JPH04145661A - 半導体記憶回路装置 - Google Patents

半導体記憶回路装置

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JPH04145661A
JPH04145661A JP2269884A JP26988490A JPH04145661A JP H04145661 A JPH04145661 A JP H04145661A JP 2269884 A JP2269884 A JP 2269884A JP 26988490 A JP26988490 A JP 26988490A JP H04145661 A JPH04145661 A JP H04145661A
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JP
Japan
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polysilicon
line
source
semiconductor memory
drain
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JP2269884A
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Keisuke Fuchigami
渕上　敬介
Yukihiko Ishikawa
幸彦 石川
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NEC IC Microcomputer Systems Co Ltd
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NEC IC Microcomputer Systems Co Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶回路装置に関し、特に電気的特性が
平衡すべき２本のデータ線に付加されるセンスアンプを
含む半導体記憶回路装置に関するものである。
〔従来の技術〕
第２図は半導体記憶回路装置におけるセンスアンプを示
す回路図である。トランジスタＱ１Ｑ２はデータ線り、
Ｄ−をバランスさせる目的で付加されたバランサを構成
するトランジスタである。トランジスタＱ３〜Ｑ６はセ
ンスアンプを構成するドライバである。バランサのトラ
ンジスタＱ＋、Ｑ２が無くてもセンスアンプを構成する
ことは可能であるが、バランサを用いたセンスアンプの
方がデータ線り、Ｄをより完全に平衡させることができ
、微弱な信号でも正確に動作する。
〔発明が解決しようとする課題〕
第３図は第２図に示すセンスアンプのマスクレイアウト
の一例を示したものである。同図からも明らかなように
、トランジスタＱｌ、Ｑ２においてはデータ線り、Ｄ−
を直接ソース・ドレインとしている。このようなセンス
アンプのトランジスタＱｌ、Ｑ２のゲート電極を構成し
ているポリシリコンのマスクの目金せずれが矢印の方向
にあると、データ線り、Ｄに付加されている拡散層の面
積に不平衡を生じ、その結果、本来バランスされるべき
データ線り、Ｄ−の静電容量に不平衡を生じさせる。
一般に半導体記憶回路装置においては、大容量になるに
つれ、メモリセルサイズも縮小化し、その結果、きわめ
て微小な信号を取り扱うことになり、わずかな不平衡を
も、無視できなくなっている。
本発明の目的は、データ線の静電容量に不平衡が生じな
い半導体記憶回路装置を提供することにある。
〔課題を解決するための手段〕
本発明の半導体記憶回路装置は、複数のメモリセルが接
続された２本のデータ線をソース・ドレインとするＭＯ
３型トランジスタを有するセンスアンプにおいて、前記
トランジスタを構成するゲート電極を形成する配線層の
一部領域が前記トランジスのソース及びドレイン領域を
介して前記ゲート電極から所定距離に設けられたことを
特徴とする。
〔実施例〕
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す平面図である。
データ線り、Ｄ、を直接ソース・ドレインとしており、
バランサを構成しているトランジスタＱｌ、Ｑ２のソー
ス・トレイン電極となる拡散層の外側にポリシリコンの
領域を配置する。このことにより、ポリシリコンのマス
クが矢印の方向に目金せずれがあっても、ゲート電極の
ポリシリコンの移動と共に拡散層の外側のポリシリコン
領域も移動し、データ線り、Ｄの電気的容量の不平衡は
生じなくなる。
尚、本実施例は、ゲート電極がポリシリコンの場合につ
いて説明したが、タングステンの様にゲート電極として
使用できる金属でも同様の効果が得られるのは言うまで
もない。
〔発明の効果〕
以上説明したように本発明はバランサを構成するトラン
ジスタのソース・ドレイン電極の拡散層の外側にポリシ
リコンを配置することにより、半導体記憶回路装置が大
容量化してきた場合に問題となる、センスアンプに接続
したデータ線り、Ｄのポリシリコンのマスクの目金せず
れによっておきる電気的容量の不平衡を無くすことが可
能となり、微弱な信号でも正確に作動するセンスアンプ
を構成することができる。
【図面の簡単な説明】
第１図は本発明の一実施例を示す平面図、第２図はセン
スアンプを示す回路図、第３図は第２図の回路による従
来のセンスアンプを示す平面図である。 Ｄ、Ｄ−・・データ線、Ｑｌ、Ｑ２・・・バランサを構
成するトランジスタ、Ｑｓ　、Ｑ４　、Ｑｓ　、Ｑ６・
・・ドライバを構成するトランジスタ。

Claims (1)

    【特許請求の範囲】
  1. 複数のメモリセルが接続された２本のデータ線をソース
    ・ドレインとするＭＯＳ型トランジスタを有するセンス
    アンプにおいて、前記トランジスタを構成するゲート電
    極を形成する配線層の一部領域が前記トランジスのソー
    ス及びドレイン領域を介して前記ゲート電極から所定距
    離に設けられたことを特徴とする半導体記憶回路装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007019552A (ja) * 2006-10-10 2007-01-25 Toshiba Corp 半導体メモリ

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60161660A (ja) * 1984-02-01 1985-08-23 Fujitsu Ltd 半導体記憶装置
JPS60167360A (ja) * 1984-02-01 1985-08-30 Fujitsu Ltd 半導体記憶装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60161660A (ja) * 1984-02-01 1985-08-23 Fujitsu Ltd 半導体記憶装置
JPS60167360A (ja) * 1984-02-01 1985-08-30 Fujitsu Ltd 半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007019552A (ja) * 2006-10-10 2007-01-25 Toshiba Corp 半導体メモリ

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