JPH0235765A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0235765A JPH0235765A JP63186001A JP18600188A JPH0235765A JP H0235765 A JPH0235765 A JP H0235765A JP 63186001 A JP63186001 A JP 63186001A JP 18600188 A JP18600188 A JP 18600188A JP H0235765 A JPH0235765 A JP H0235765A
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- 230000000694 effects Effects 0.000 claims abstract description 10
- 230000008878 coupling Effects 0.000 claims abstract description 6
- 238000010168 coupling process Methods 0.000 claims abstract description 6
- 238000005859 coupling reaction Methods 0.000 claims abstract description 6
- 230000003071 parasitic effect Effects 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 3
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- 238000010586 diagram Methods 0.000 description 7
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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- G—PHYSICS
- G11—INFORMATION STORAGE
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は半導体集積回路装置に関し、特にレイアウト上
、寄生抵抗などの対称性を考慮する必要のある半導体集
積回路装置に関する。
、寄生抵抗などの対称性を考慮する必要のある半導体集
積回路装置に関する。
［従来の技術およびその問題点］
従来、この種の半導体集積回路装置は、例えは第２図の
ようなトランジスタＴ１〜Ｔ４とメモリセル１，２とを
含む回路を実現するために第３図のようなレイアウトと
なっていた。すなわち対になるトランジスタが図中タテ
積みに配置されていた。
ようなトランジスタＴ１〜Ｔ４とメモリセル１，２とを
含む回路を実現するために第３図のようなレイアウトと
なっていた。すなわち対になるトランジスタが図中タテ
積みに配置されていた。
上述した従来の半導体集積回路装置は、対になるトラン
ジスタが第３図のようにタテ積みになっているのでトラ
ンジスタ自身を平面レイアウト上対称に作っても、外部
からの影響は非対称に受けることになる。例えば平面レ
イアウト上を通り抜ける他の信号線２１との間に生じる
カップリングによる影響は、ＤｌとＤ２が受けることに
なり、ＦＴ−、”ｆｌ−はこの影響を直接は受けない。
ジスタが第３図のようにタテ積みになっているのでトラ
ンジスタ自身を平面レイアウト上対称に作っても、外部
からの影響は非対称に受けることになる。例えば平面レ
イアウト上を通り抜ける他の信号線２１との間に生じる
カップリングによる影響は、ＤｌとＤ２が受けることに
なり、ＦＴ−、”ｆｌ−はこの影響を直接は受けない。
またこのトランジスタに近接して配置されたポンディン
グパッド、静電破壊保護回路、バッファ等の回路などブ
ロック２００から生ずるノイズなどの影響は、このブロ
ック２００に近いＤｌとＤ２がより多く受けることにな
り、了１．Ｄ２はこの影響が少ない。このように従来の
半導体集積回路装置は、対称であるべき接点対Ｄ１とＤ
ＩおよびＤ２と■フか外部からの影響を非対称に受ける
構造となっているので、回路特性を損なうという欠点が
ある。
グパッド、静電破壊保護回路、バッファ等の回路などブ
ロック２００から生ずるノイズなどの影響は、このブロ
ック２００に近いＤｌとＤ２がより多く受けることにな
り、了１．Ｄ２はこの影響が少ない。このように従来の
半導体集積回路装置は、対称であるべき接点対Ｄ１とＤ
ＩおよびＤ２と■フか外部からの影響を非対称に受ける
構造となっているので、回路特性を損なうという欠点が
ある。
［発明の従来技術に対する相違点コ
上述した、従来の対称性を必要とされるレイアウト例に
対し、本発明は、対称となる接点対が外部から受けるカ
ップリングやノイズ等の影響さえも対称に受けるような
レイアウト構造を実現しているという相違点を有する。
対し、本発明は、対称となる接点対が外部から受けるカ
ップリングやノイズ等の影響さえも対称に受けるような
レイアウト構造を実現しているという相違点を有する。
［問題点を解決するための手段］
本発明の集積回路装置は、外部からのカップリングやノ
イズ等の影響をも対称に受けるようなレイアウト構造を
実現するため、対称となるトランジスタ対Ｔ１とＴ２お
よびＴ３とＴ４をそれぞれ横に並べて配置している。
イズ等の影響をも対称に受けるようなレイアウト構造を
実現するため、対称となるトランジスタ対Ｔ１とＴ２お
よびＴ３とＴ４をそれぞれ横に並べて配置している。
［実施例コ
次に、本発明について図面を参照ｊ）で説明する。
第１図は第２図中の１００のような回路を実現するため
の第１実施例を示す。１は第１層目（下層）の金属配線
層、２は第２層目（上Ｎ）の金属配線層でスルーボール
孔３を通して第１Ｎ目の金属配線層１と接続される。４
は多結晶シリコン配線で、４１，４２，４３．４４はそ
れぞれ第２図のトランジスタＴＩ、 Ｔ２． Ｔ３
． Ｔ４−のケート電極を形成する。５は拡散層で、
コンタクト孔６を通して第１の金属配線層と接続される
。１１はこのトランジスタに電源電位を供給する第１層
目の金属配線層である。このようなレイアウト構成にす
ることによって、第２層目の金属配線層によって構成さ
れる他の信号線配線２１とのカップリングによる影響は
接点対Ｄ１とＤＩが等しく受けることになり、また近接
する他のブロック２００からのノイズ等の影響もほぼ等
しくＤＩと１丁が受ける。このとき、もう１つの接点対
Ｄ２とＤ２はともにどちらの影響をもほとんど受けない
。
の第１実施例を示す。１は第１層目（下層）の金属配線
層、２は第２層目（上Ｎ）の金属配線層でスルーボール
孔３を通して第１Ｎ目の金属配線層１と接続される。４
は多結晶シリコン配線で、４１，４２，４３．４４はそ
れぞれ第２図のトランジスタＴＩ、 Ｔ２． Ｔ３
． Ｔ４−のケート電極を形成する。５は拡散層で、
コンタクト孔６を通して第１の金属配線層と接続される
。１１はこのトランジスタに電源電位を供給する第１層
目の金属配線層である。このようなレイアウト構成にす
ることによって、第２層目の金属配線層によって構成さ
れる他の信号線配線２１とのカップリングによる影響は
接点対Ｄ１とＤＩが等しく受けることになり、また近接
する他のブロック２００からのノイズ等の影響もほぼ等
しくＤＩと１丁が受ける。このとき、もう１つの接点対
Ｄ２とＤ２はともにどちらの影響をもほとんど受けない
。
第４図は本発明の第２実施例を示すレイアウト図である
。この実施例ではＴｌ、 Ｔ２． Ｔ３． Ｔ４
の４つのトランジスタのソース（電源電位）からドレイ
ン（ＤＩ、ＤＩ、Ｄ２．Ｄ２の各接点）に流れる電流の
向きがすべて同一の方向（図中右上から左下）になるた
め、基板の結晶方向によるトランジスタ特性の相違や、
拡散プロセス上の目ズレなどによって生しるトランジス
タ特性のバラつきなどによって生じる非対称性の影響を
も受けにくいという利点がある。
。この実施例ではＴｌ、 Ｔ２． Ｔ３． Ｔ４
の４つのトランジスタのソース（電源電位）からドレイ
ン（ＤＩ、ＤＩ、Ｄ２．Ｄ２の各接点）に流れる電流の
向きがすべて同一の方向（図中右上から左下）になるた
め、基板の結晶方向によるトランジスタ特性の相違や、
拡散プロセス上の目ズレなどによって生しるトランジス
タ特性のバラつきなどによって生じる非対称性の影響を
も受けにくいという利点がある。
［発明の効果コ
以上説明したように本発明は、レイアウト上、対称性を
必要とする半導体集積回路装置において、そのトランジ
スタの形状等のみならず、外部からの影響までも対称に
受けるようなレイアウト構造とすることにより、スピー
ドや電源動作マージンなど、回路特性上重要な特性を損
なうことなくレイアウトを実現できる効果がある。
必要とする半導体集積回路装置において、そのトランジ
スタの形状等のみならず、外部からの影響までも対称に
受けるようなレイアウト構造とすることにより、スピー
ドや電源動作マージンなど、回路特性上重要な特性を損
なうことなくレイアウトを実現できる効果がある。
第１図は本発明の第１実施例を示すレイアウト図、第２
図は実現対称となっている回路を示す回路図、第３図は
従来例を示すレイアウト図、第４図は本発明の第２実施
例を示すレイアラＩ・図である。 １・・・・第１層目（下層）の金属配線、１１・・・第
１Ｎ目の電源電位金属配線、２・・・・第２層目く上Ｎ
）の金属配線、２１・・・第２Ｎ目の金属配線からなる
池の信号線配線、 ３・・・・スルーホール孔、 ４・・・・多結晶シリコン配線、 ４１・・・第２図中のＴ１のトランジスタのゲート電極
、 ４２・・・第２図中のＴ２のトランジスタのゲート電極
、 ４３・・・第２図中のＴ３のトランジスタのゲート電極
、 ４４・・・第２図中のＴ４のトランジスタのゲー６ ・
・ ２００ ・ ト電極、 ・拡散層、 ・コンタクト孔、 ・・第１図、第３図、第４図のレイアウトの回路図、 ・・このブロックに近接して配置された他のブロック。
図は実現対称となっている回路を示す回路図、第３図は
従来例を示すレイアウト図、第４図は本発明の第２実施
例を示すレイアラＩ・図である。 １・・・・第１層目（下層）の金属配線、１１・・・第
１Ｎ目の電源電位金属配線、２・・・・第２層目く上Ｎ
）の金属配線、２１・・・第２Ｎ目の金属配線からなる
池の信号線配線、 ３・・・・スルーホール孔、 ４・・・・多結晶シリコン配線、 ４１・・・第２図中のＴ１のトランジスタのゲート電極
、 ４２・・・第２図中のＴ２のトランジスタのゲート電極
、 ４３・・・第２図中のＴ３のトランジスタのゲート電極
、 ４４・・・第２図中のＴ４のトランジスタのゲー６ ・
・ ２００ ・ ト電極、 ・拡散層、 ・コンタクト孔、 ・・第１図、第３図、第４図のレイアウトの回路図、 ・・このブロックに近接して配置された他のブロック。
Claims (1)
- レイアウト上、寄生抵抗や寄生容量などの影響の対称性
を考慮する必要のある一対の素子対に対して同一信号線
の下に対称性を必要とする素子対を配置することによっ
て、他の信号線との間に生じるカップリングの影響や、
近接する他のブロックから発生するノイズなどの影響の
非対称性をも排除することができるような素子の配置を
含む半導体集積回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63186001A JPH0235765A (ja) | 1988-07-26 | 1988-07-26 | 半導体集積回路装置 |
| US07/382,890 US5060199A (en) | 1988-07-26 | 1989-07-21 | Semiconductor device with component circuits under symmetric influence of undesirable turbulence |
| DE68922939T DE68922939T2 (de) | 1988-07-26 | 1989-07-21 | Halbleiterbauelement mit Schaltkreiskomponenten unter symmetrischem Einfluss unerwünschter Störungen. |
| EP89307448A EP0352985B1 (en) | 1988-07-26 | 1989-07-21 | Semiconductor device with component circuits under symmetric influence of undesirable turbulence |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63186001A JPH0235765A (ja) | 1988-07-26 | 1988-07-26 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0235765A true JPH0235765A (ja) | 1990-02-06 |
Family
ID=16180635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63186001A Pending JPH0235765A (ja) | 1988-07-26 | 1988-07-26 | 半導体集積回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5060199A (ja) |
| EP (1) | EP0352985B1 (ja) |
| JP (1) | JPH0235765A (ja) |
| DE (1) | DE68922939T2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4287571A (en) * | 1979-09-11 | 1981-09-01 | International Business Machines Corporation | High density transistor arrays |
| KR900005667B1 (ko) * | 1984-11-20 | 1990-08-03 | 후지쓰 가부시끼가이샤 | 반도체 기억장치 |
| JPS63104296A (ja) * | 1986-10-21 | 1988-05-09 | Nec Corp | 半導体記憶装置 |
-
1988
- 1988-07-26 JP JP63186001A patent/JPH0235765A/ja active Pending
-
1989
- 1989-07-21 US US07/382,890 patent/US5060199A/en not_active Expired - Lifetime
- 1989-07-21 DE DE68922939T patent/DE68922939T2/de not_active Expired - Fee Related
- 1989-07-21 EP EP89307448A patent/EP0352985B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0352985B1 (en) | 1995-06-07 |
| DE68922939T2 (de) | 1995-10-19 |
| DE68922939D1 (de) | 1995-07-13 |
| EP0352985A2 (en) | 1990-01-31 |
| EP0352985A3 (en) | 1991-02-20 |
| US5060199A (en) | 1991-10-22 |
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