JP3711027B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関し、特に、複数の半導体チップが支持基板上に設置された半導体装置に関する。
【０００２】
【従来の技術】
近年、絶縁基板上に異なる機能を有する複数の半導体チップを高密度に実装して１つの半導体装置として機能するようにシステム化したマルチチップモジュール（ＭＣＭ:Multi Chip Module）が開発されている。これらは、たとえば、特開平９−２３２５０５号などに開示されている。
【０００３】
図１５は、従来の半導体装置（マルチチップモジュール）を示した概略図である。図１５を参照して、従来の半導体装置では、絶縁基板からなる支持基板１０３上に、ＤＲＡＭチップ１０１と、ロジックチップ１０２と、他の機能チップ１０５および１０６とが設置されている。支持基板１０３の表面の外周部分には、複数の入出力端子１０３ａが所定の間隔を隔てて設けられている。
【０００４】
また、ＤＲＡＭチップ１０１、ロジックチップ１０２、チップ１０５および１０６の上面には、それぞれ、複数の入出力端子１０１ａ、１０２ａ、１０５ａおよび１０６ａが設けられている。また、ＤＲＡＭチップ１０１とロジックチップ１０２とは、入出力端子１０１ａおよび１０２ａを配線１０７により接続することによって直接接続されている。
【０００５】
また、ＤＲＡＭチップ１０１は、配線１０８によって支持基板１０３と接続されており、ロジックチップ１０２は、配線１０９によって支持基板１０３と接続されている。また、チップ１０５は、配線１１０によってＤＲＡＭチップ１０１と接続されており、チップ１０６は、配線１１１および１１２によって、それぞれ、ロジックチップ１０２および支持基板１０３と接続されている。
【０００６】
図１６は、図１５に示した従来の半導体装置（マルチチップモジュール）における半導体チップの入出力回路の構成を示した回路図である。図１６を参照して、従来の半導体装置では、ＤＲＡＭチップ１０１およびロジックチップ１０２の全ての入出力端子１０１ａ（１０２ａ）に、静電破壊防止用トランジスタ２０１および２０２からなる静電破壊対策用回路が接続されている。また、入出力端子１０１ａ（１０２ａ）は、抵抗２０３を介してチップ内部の集積回路（図示せず）に接続されている。
【０００７】
【発明が解決しようとする課題】
上記した従来の半導体装置では、図１６に示したように、ＤＲＡＭチップ１０１およびロジックチップ１０２の全ての入出力端子１０１ａ（１０２ａ）に、静電破壊防止用トランジスタ２０１および２０２が接続されているので、その静電破壊防止用トランジスタ２０１および２０２の寄生容量によって、チップ外部との信号伝達速度が遅くなるという問題点があった。
【０００８】
また、ＤＲＡＭチップ１０１およびロジックチップ１０２の全ての入出力端子１０１ａ（１０２ａ）に、静電破壊防止用トランジスタ２０１および２０２が接続されているので、その分、ＤＲＡＭチップ１０１およびロジックチップ１０２のチップ面積が増大するという問題点もあった。
【０００９】
この発明は、上記のような課題を解決するためになされたものであり、
この発明の一つの目的は、信号の伝達速度を向上させることが可能な半導体装置を提供することである。
【００１１】
【課題を解決するための手段】
請求項１における半導体装置は、複数の半導体チップが支持基板上に設置された半導体装置であって、半導体チップのうち少なくとも１つは、第１静電破壊対策用回路を有する第１入出力端子と、第１入出力端子とは別個に設けられるとともに、第２静電破壊対策用回路を有する第２入出力端子と、第１入出力端子および第２入出力端子以外の第３入出力端子とを備えている。第１入出力端子は、半導体チップ単独での動作状態を試験するために用いられるものである。また、第２入出力端子は、半導体チップを支持基板に接続するために用いられるものである。
また、第３入出力端子は、第３静電破壊対策用回路を含み、この第３静電破壊対策用回路は、ダイオードによって構成されており、第１および第２静電破壊対策用回路は、トランジスタによって構成されている。
そして、複数の半導体チップ間を接続する際には、第３入出力端子を用いて接続する。
【００１２】
請求項１では、このように構成することによって、複数の半導体チップ間を接続する際に、試験用の第１入出力端子に設けられている第１静電破壊対策用回路および支持基板接続用の第２入出力端子に設けられている第２静電破壊対策用回路に付加されている寄生容量を排除することができ、その結果、信号伝達速度を向上させることができる。
【００２０】
更に請求項１では、静電破壊が起こりにくい半導体チップ間を接続する第３入出力端子の第３静電破壊対策用回路を、寄生容量の少ないダイオードによって構成し、静電破壊が起こりやすい試験用および支持基板接続用の第１および第２静電破壊対策用回路を、寄生容量の大きいトランジスタによって構成することにより、半導体チップ間を接続する第３入出力端子の第３静電破壊対策用回路の寄生容量を減少させることができる。その結果、半導体チップ間の信号伝達速度を向上させることができる。なお、ダイオードからなる第３静電破壊対策用回路は、トランジスタからなる第１および静電破壊対策用回路に比べて耐性は低いが、半導体チップ間では、静電破壊が起こりにくいので問題はない。
【００２１】
【発明の実施の形態】
以下、本発明を具体化した実施形態を図面に基づいて説明する。
【００２２】
（第１実施形態）
図１は、本発明の第１実施形態による半導体装置（マルチチップモジュール）を示した概略図であり、図２〜図４は、図１に示した第１実施形態による半導体装置の構成を説明するための回路図である。
【００２３】
図１〜図４を参照して、以下に第１実施形態による半導体装置について説明する。
【００２４】
まず、図１を参照して、この第１実施形態による半導体装置（マルチチップモジュール）では、絶縁基板からなる支持基板３上に、ＤＲＡＭチップ１と、ロジックチップ２と、他の機能チップ５および６とが設置されている。なお、ＤＲＡＭチップ１およびロジックチップ２が、本発明の「半導体チップ」に相当する。
【００２５】
支持基板３の表面の外周には、複数の入出力端子３ａが所定の間隔を隔てて設けられている。また、ＤＲＡＭチップ１、ロジックチップ２、チップ５および６の上面には、それぞれ、複数の入出力端子１ａ、１ｂ、１ｃ、２ａ、２ｂ、２ｃ、５ａおよび６ａが設けられている。
【００２６】
ここで、入出力端子１ｂおよび２ｂは、支持基板３と接続するための入出力端子である。また、入出力端子１ｃおよび２ｃは、チップ完成後のチップ単独での動作状態を確認するための試験用の入出力端子である。また、入出力端子１ａおよび２ａは、上記した試験用および基板への接続用以外の入出力端子である。なお、入出力端子１ｃおよび２ｃは、本発明の「第１入出力端子」に相当し、入出力端子１ｂおよび２ｂは、本発明の「第２入出力端子」に相当し、入出力端子１ａおよび２ａは、本発明の「第３入出力端子」に相当する。
【００２７】
この第１実施形態では、図２に示すように、試験用の入出力端子１ｃおよび２ｃには、静電破壊防止用トランジスタ２１および２２からなる静電破壊対策用回路と抵抗２３とが接続されている。また、図４に示すように、支持基板への接続用の入出力端子１ｂおよび２ｂにも、静電破壊防止用トランジスタ２１および２２からなる静電破壊対策用回路と抵抗２３とが接続されている。
【００２８】
これに対して、試験用および支持基板接続用以外の入出力端子１ａおよび２ａには、図３に示すように、静電破壊防止用トランジスタが接続されておらず、抵抗２３のみ接続されている。この第１実施形態では、この静電破壊防止用トランジスタが接続されていない入出力端子１ａおよび２ａを用いて、ＤＲＡＭチップ１とロジックチップ２との間を接続している。すなわち、ＤＲＡＭチップ１の入出力端子１ａとロジックチップ２の入出力端子２ａとを、配線７によって接続する。
【００２９】
なお、ＤＲＡＭチップ１とチップ５とは、配線１０によって接続されており、ＤＲＡＭチップ１とチップ６とは、配線１３によって接続されている。また、ＤＲＡＭチップ１の入出力端子１ｂは、配線８によって支持基板３の入出力端子３ａと接続されており、ロジックチップ２の入出力端子２ｂは、配線９によって支持基板３の入出力端子３ａと接続されている。また、チップ６の入出力端子６ｂは、配線１２によって支持基板３の入出力端子３ａと接続されている。なお、この第１実施形態における配線は、図１に示すように、２層の配線である。
【００３０】
第１実施形態では、上記のように、ＤＲＡＭチップ１とロジックチップ２との接続を、試験用および支持基板接続用以外の入出力端子１ａおよび２ａにより行うことによって、試験用および支持基板接続用の静電破壊対策用回路の寄生容量を、ＤＲＡＭチップ１とロジックチップ２とのチップ間経路では排除することができる。これに加えて、入出力端子１ａおよび２ａは、静電破壊対策用回路を含まないので、ＤＲＡＭチップ１とロジックチップ２とのチップ間の経路では静電破壊対策用回路の寄生容量を完全に排除することができる。その結果、ＤＲＡＭチップ１とロジックチップ２との間の信号伝達速度を向上させることができる。
【００３１】
なお、静電破壊が起こりやすいのは、試験時および半導体装置完成後であるので、試験用および支持基板接続用の入出力端子以外の入出力端子１ａおよび２ａに静電破壊対策用回路が接続されていなくても、それほど、問題にならない。
【００３２】
また、第１実施形態では、上記のように、入出力端子１ａおよび２ａに静電破壊対策用回路が接続されていないので、その分、ＤＲＡＭチップ１およびロジックチップ２の面積を削減することができる。これにより、ＤＲＡＭチップ１およびロジックチップ２の製造コストも低減することができる。
【００３３】
（第２実施形態）
図５は、本発明の第２実施形態による半導体装置（マルチチップモジュール）を示した概略図であり、図６〜図８は、図５に示した第２実施形態による半導体装置の構成を説明するための回路図である。
【００３４】
図５〜図８を参照して、この第２実施形態では、上記した第１実施形態とは異なり、チップ間の接続を、小さいゲート電極幅を有する静電破壊防止用トランジスタからなる静電破壊対策用回路を含む入出力端子により行う。なお、その他の構成は、第１実施形態とほぼ同様である。
【００３５】
具体的には、この第２実施形態による半導体装置では、図５に示すように、絶縁基板からなる支持基板３上に、ＤＲＡＭチップ２１と、ロジックチップ２２と、他の機能チップ５および６とが設置されている。そして、ＤＲＡＭチップ２１およびロジックチップ２２の上面には、それぞれ、複数の入出力端子２１ａ、２１ｂ、２１ｃ、２２ａ、２２ｂ、および２２ｃが設けられている。
【００３６】
ここで、入出力端子２１ｂおよび２２ｂは、支持基板３と接続するための入出力端子である。また、入出力端子２１ｃおよび２２ｃは、チップ完成後のチップ単独での動作状態を確認するための試験用の入出力端子である。また、入出力端子２１ａおよび２２ａは、上記した試験用および支持基板接続用以外の入出力端子である。なお、入出力端子２１ｃおよび２２ｃは、本発明の「第１入出力端子」に相当し、入出力端子２１ｂおよび２２ｂは、本発明の「第２入出力端子」に相当し、入出力端子２１ａおよび２２ａは、本発明の「第３入出力端子」に相当する。
【００３７】
この第２実施形態では、図６に示すように、試験用の入出力端子２１ｃおよび２２ｃに、静電破壊防止用トランジスタ４１および４２からなる静電破壊対策用回路と抵抗４３とが接続されている。また、図８に示すように、支持基板接続用の入出力端子２１ｂおよび２２ｂにも、静電破壊防止用トランジスタ４１および４２からなる静電破壊対策用回路と抵抗４３とが接続されている。
【００３８】
これに対して、試験用および支持基板接続用以外の入出力端子２１ａおよび２２ａには、図７に示すように、静電破壊防止用トランジスタ４１および４２よりも大きさの小さい静電破壊防止用トランジスタ４４および４５からなる静電破壊対策用回路が接続されている。すなわち、静電破壊防止用トランジスタ４４および４５を構成するゲート電極の幅は、静電破壊防止用トランジスタ４１および４２を構成するゲート電極の幅よりも小さくなるように形成されている。
【００３９】
なお、試験用および支持基板接続用の静電破壊防止用トランジスタ４１および４２からなる静電破壊対策用回路は、本発明の「第１および第２静電破壊対策用回路」に相当する。また、静電破壊防止用トランジスタ４４および４５からなる静電破壊対策用回路は、本発明の「第３静電破壊対策用回路」に相当する。
【００４０】
そして、この第２実施形態では、上記した小さいゲート電極幅を有する静電破壊防止用トランジスタ４４および４５が接続された入出力端子２１ａおよび２２ａを用いて、ＤＲＡＭチップ２１とロジックチップ２２との間を接続している。すなわち、ＤＲＡＭチップ２１の入出力端子２１ａとロジックチップ２２の入出力端子２２ａとを、配線７によって接続する。
【００４１】
第２実施形態では、上記のように、ＤＲＡＭチップ２１とロジックチップ２２との接続を、小さいゲート電極幅を有する静電破壊防止用トランジスタ４４および４５を含む入出力端子２１ａおよび２２ａにより行うことによって、ＤＲＡＭチップ２１とロジックチップ２２とのチップ間経路では静電破壊対策用回路の寄生容量を小さくすることができる。その結果、チップ間の信号伝達速度を向上させることができる。
【００４２】
なお、静電破壊が起こりやすいのは、試験時および半導体装置完成後であるので、試験用および支持基板接続用の入出力端子以外の入出力端子２１ａおよび２２ａの静電破壊対策用回路を小さくしても、それほど、問題にならない。
【００４３】
また、第２実施形態では、上記のように、入出力端子２１ａおよび２２ａには、小さいゲート電極幅を有する静電破壊防止用トランジスタ４４および４５が接続されているので、その分、ＤＲＡＭチップ２１およびロジックチップ２２の面積を削減することができる。
【００４４】
（第３実施形態）
図９は、本発明の第３実施形態による半導体装置（マルチチップモジュール）を示した概略図であり、図１０〜図１２は、図９に示した第３実施形態による半導体装置の構成を説明するための回路図である。
【００４５】
この第３実施形態は、上記した第１および第２実施形態とは異なり、チップ間の接続を、ダイオードからなる静電破壊対策用回路を含む入出力端子により行う。なお、その他の構成は、第２実施形態とほぼ同様である。
【００４６】
具体的には、この第３実施形態による半導体装置では、図９に示すように、絶縁基板からなる支持基板３上に、ＤＲＡＭチップ５１と、ロジックチップ５２と、他の機能チップ５および６とが設置されている。そして、ＤＲＡＭチップ５１およびロジックチップ５２の上面には、それぞれ、複数の入出力端子５１ａ、５１ｂ、５１ｃ、５２ａ、５２ｂ、および５２ｃが設けられている。
【００４７】
ここで、入出力端子５１ｂおよび５２ｂは、支持基板３と接続するための入出力端子である。また、入出力端子５１ｃおよび５２ｃは、チップ完成後のチップ単独での動作状態を確認するための試験用の入出力端子である。また、入出力端子５１ａおよび５２ａは、上記した試験用および基板への接続用以外の入出力端子である。なお、入出力端子５１ｃおよび５２ｃは、本発明の「第１入出力端子」に相当し、入出力端子５１ｂおよび５２ｂは、本発明の「第２入出力端子」に相当し、入出力端子５１ａおよび５２ａは、本発明の「第３入出力端子」に相当する。
【００４８】
この第３実施形態では、図１０に示すように、試験用の入出力端子５１ｃおよび５２ｃには、静電破壊防止用トランジスタ６１および６２からなる静電破壊対策用回路と抵抗６３とが接続されている。また、図１２に示すように、支持基板接続用の入出力端子５１ｂおよび５２ｂにも、静電破壊防止用トランジスタ６１および６２からなる静電破壊対策用回路と抵抗６３とが接続されている。
【００４９】
これに対して、試験用および支持基板接続用以外の入出力端子５１ａおよび５２ａには、図１１に示すように、ダイオード６４からなる静電破壊対策用回路と抵抗６３とが接続されている。なお、ダイオード６４からなる静電破壊対策用回路は、静電破壊防止用トランジスタ６１および６２からなる静電破壊対策用回路に比べて、素子面積が小さいとともに、寄生容量が小さく、かつ、耐性が低い。
【００５０】
そして、この第３実施形態では、このダイオード６４からなる静電破壊対策用回路が接続された入出力端子５１ａおよび５２ａを用いて、ＤＲＡＭチップ５１とロジックチップ５２との間を接続している。すなわち、ＤＲＡＭチップ５１の入出力端子５１ａとロジックチップ５２の入出力端子５２ａとを、配線７によって接続する。
【００５１】
第３実施形態では、上記のように、ＤＲＡＭチップ５１とロジックチップ５２との接続を、寄生容量の小さいダイオード６４からなる静電破壊対策用回路を含む入出力端子５１ａおよび５２ａにより行うことによって、ＤＲＡＭチップ５１とロジックチップ５２とのチップ間経路では静電破壊対策用回路の寄生容量を小さくすることができる。その結果、ＤＲＡＭチップ５１とロジックチップ５２との間の信号伝達速度を向上させることができる。
【００５２】
なお、静電破壊が起こりやすいのは、試験時および半導体装置完成後であるので、試験用および支持基板接続用の入出力端子以外の入出力端子５１ａおよび５２ａの静電破壊対策用回路を耐性の低いダイオード６４により構成しても、それほど、問題にならない。
【００５３】
また、第３実施形態では、上記のように、入出力端子５１ａおよび５２ａには、素子面積の小さいダイオード６４からなる静電破壊対策用回路が接続されているので、その分、ＤＲＡＭチップ５１およびロジックチップ５２の面積を削減することができる。
【００５４】
（参考例）
図１３は、本発明の参考例による半導体装置（マルチチップモジュール）の構成を説明するための回路図である。
【００５５】
この参考例では、上記した第１〜第３実施形態とは異なり、入出力端子の静電破壊対策用回路をオンオフするためのスイッチを設けている。
【００５６】
具体的には、この参考例による半導体装置では、図１３に示すように、入出力端子７１ａに、静電破壊防止用トランジスタ７２および７３からなる静電破壊対策用回路と抵抗７４とが接続されている。そして、入出力端子７１ａと、静電破壊防止用トランジスタ７２および７３からなる静電破壊対策用回路との間には、静電破壊防止スイッチ７５が接続されている。また、静電破壊防止スイッチ７５には、静電破壊防止スイッチ７５をチップ外部からオンオフ制御するためのスイッチ制御用入出力端子７１ｂが接続されている。
【００５７】
また、静電破壊防止スイッチ７５は、インバータ７５ａと、Ｐチャネルトランジスタ７５ｂおよびＮチャネルトランジスタ７５ｃと、Ｐチャネルトランジスタ７５ｄおよびＮチャネルトランジスタ７５ｅとを含む。Ｐチャネルトランジスタ７５ｂおよびＮチャネルトランジスタ７５ｃは、各々のソースおよびドレインが互いに接続されている。また、Ｐチャネルトランジスタ７５ｄおよびＮチャネルトランジスタ７５ｅは、各々のソースおよびドレインが互いに接続されている。
【００５８】
インバータ７５ａは、スイッチ制御用入出力端子７１ｂからＮチャネルトランジスタ７５ｃおよび７５ｅに至る経路に配置されており、スイッチ制御用入出力端子７１ｂに印加される電圧を反転する。また、Ｐチャネルトランジスタ７５ｂおよびＮチャネルトランジスタ７５ｃは、静電破壊防止用トランジスタ７２と入出力端子７１ａとの間に接続されており、Ｐチャネルトランジスタ７５ｄおよびＮチャネルトランジスタ７５ｅは、静電破壊防止用トランジスタ７３と入出力端子７１ａとの間に接続されている。
【００５９】
また、スイッチ制御用入出力端子７１ｂと、静電破壊防止スイッチ７５との間には、静電破壊防止用トランジスタ８１および８２からなる静電破壊対策用回路と抵抗８３とが接続されている。
【００６０】
この参考例の動作としては、静電破壊対策が必要であるチップの製造工程中は、スイッチ制御用入出力端子７１ｂに電圧が印加されない。入出力端子７１ａに外部から正の過渡電圧が入力されたときは、Ｐチャネルトランジスタ７５ｂおよびＰチャネルトランジスタ７５ｄがオン状態になる。また、入出力端子７１ａに外部から負の過渡電圧が入力されたときは、Ｎチャネルトランジスタ７５ｃおよびＮチャネルトランジスタ７５ｅがオン状態になる。これにより、いずれの場合も、静電破壊防止用トランジスタ７２および７３からなる静電破壊対策用回路がオン状態になる。
【００６１】
また、半導体チップ製造後のチップ間接続工程完了後には、スイッチ制御用入出力端子７１ｂに電源電圧（ＶＤＤ）を印加することにより、Ｐチャネルトランジスタ７５ｂおよびＰチャネルトランジスタ７５ｄがオフ状態になるとともに、Ｎチャネルトランジスタ７５ｃおよびＮチャネルトランジスタ７５ｅもオフ状態に固定される。これにより、静電破壊防止用トランジスタ７２および７３からなる静電破壊対策用回路がオフ状態になる。
【００６２】
参考例では、上記のように、静電破壊対策が必要な半導体チップの製造工程中では静電破壊防止用トランジスタ７２および７３からなる静電破壊対策用回路をオンにし、静電破壊対策が必要でなくなるチップ完成後のチップ間接続工程終了後では静電破壊対策用回路をオフに切り換えることができる。これにより、チップ間接続工程終了後では静電破壊対策用回路の寄生容量を削除することができ、その結果、信号伝達速度を向上させることができる。
【００６３】
また、参考例では、上記のように、スイッチ制御用入出力端子７１ｂに、静電破壊防止用トランジスタ８１および８２からなる静電破壊対策用回路が接続されているので、スイッチ制御用入出力端子７１ｂの静電破壊も有効に防止することができる。
【００６４】
図１４は、本発明の参考例の変形例による半導体装置（マルチチップモジュール）の構成を説明するための回路図である。図１４を参照して、この参考例の変形例では、図１３に示した参考例と同様、静電破壊防止用トランジスタ７６および７７からなる入出力端子７１ａの静電破壊対策用回路をオンオフするための静電破壊防止スイッチ７５を設けている。
【００６５】
この場合、図１３に示した参考例では、静電破壊防止スイッチ７５が４つのトランジスタ７５ｂ、７５ｃ、７５ｄおよび７５ｅによって構成されているのに対して、図１４に示した参考例の変形例では、静電破壊防止スイッチ７５を２つのトランジスタ７５ｂおよび７５ｃによって構成している。これにより、寄生容量をさらに低減することができる。
【００６６】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００６７】
たとえば、上記第１〜第３実施形態では、異なる機能を有するチップを同一平面上に配置する場合への適用例を示しているが、本発明はこれに限らず、異なる機能を有するチップを上下方向に配置する場合にも適用可能である。
【００６８】
また、上記第１〜第３実施形態では、チップ完成後の配線数が１層または２層の場合を示したが、本発明はこれに限らず、３層以上の配線を用いる場合に適用しても同様の効果を得ることができる。
【００６９】
【発明の効果】
以上のように、本発明によれば、信号の伝達速度を向上させることができる。
【図面の簡単な説明】
【図１】 本発明の第１実施形態による半導体装置（マルチチップモジュール）を示した概略図である。
【図２】 図１に示した第１実施形態による半導体装置（マルチチップモジュール）の構成を説明するための回路図である。
【図３】 図１に示した第１実施形態による半導体装置（マルチチップモジュール）の構成を説明するための回路図である。
【図４】 図１に示した第１実施形態による半導体装置（マルチチップモジュール）の構成を説明するための回路図である。
【図５】 本発明の第２実施形態による半導体装置（マルチチップモジュール）を示した概略図である。
【図６】 図５に示した第２実施形態による半導体装置（マルチチップモジュール）の構成を説明するための回路図である。
【図７】 図５に示した第２実施形態による半導体装置（マルチチップモジュール）の構成を説明するための回路図である。
【図８】 図５に示した第２実施形態による半導体装置（マルチチップモジュール）の構成を説明するための回路図である。
【図９】 本発明の第３実施形態による半導体装置（マルチチップモジュール）を示した概略図である。
【図１０】 図９に示した第３実施形態による半導体装置（マルチチップモジュール）の構成を説明するための回路図である。
【図１１】 図９に示した第３実施形態による半導体装置（マルチチップモジュール）の構成を説明するための回路図である。
【図１２】 図９に示した第３実施形態による半導体装置（マルチチップモジュール）の構成を説明するための回路図である。
【図１３】 本発明の参考例による半導体装置（マルチチップモジュール）の構成を説明するための回路図である。
【図１４】 本発明の参考例の変形例による半導体装置（マルチチップモジュール）の構成を説明するための回路図である。
【図１５】 従来の半導体装置（マルチチップモジュール）を示した概略図である。
【図１６】 図１５に示した従来の半導体装置（マルチチップモジュール）における半導体チップの入出力回路の構成を示した概略図である。
【符号の説明】
１ ＤＲＡＭチップ（半導体チップ）
２ ロジックチップ（半導体チップ）
１ａ、２ａ、２１ａ、２２ａ、５１ａ、５２ａ 入出力端子（第３入出力端子）
１ｂ、２ｂ、２１ｂ、２２ｂ、５１ｂ、５２ｂ 入出力端子（第２入出力端子）
１ｃ、２ｃ、２１ｃ、２２ｃ、５１ｃ、５２ｃ 入出力端子（第１入出力端子）
２１、２２、４１、４２、６１、６２ 静電破壊防止用トランジスタ
２３、４３、６３ 抵抗
【発明の属する技術分野】
この発明は、半導体装置に関し、特に、複数の半導体チップが支持基板上に設置された半導体装置に関する。
【０００２】
【従来の技術】
近年、絶縁基板上に異なる機能を有する複数の半導体チップを高密度に実装して１つの半導体装置として機能するようにシステム化したマルチチップモジュール（ＭＣＭ:Multi Chip Module）が開発されている。これらは、たとえば、特開平９−２３２５０５号などに開示されている。
【０００３】
図１５は、従来の半導体装置（マルチチップモジュール）を示した概略図である。図１５を参照して、従来の半導体装置では、絶縁基板からなる支持基板１０３上に、ＤＲＡＭチップ１０１と、ロジックチップ１０２と、他の機能チップ１０５および１０６とが設置されている。支持基板１０３の表面の外周部分には、複数の入出力端子１０３ａが所定の間隔を隔てて設けられている。
【０００４】
また、ＤＲＡＭチップ１０１、ロジックチップ１０２、チップ１０５および１０６の上面には、それぞれ、複数の入出力端子１０１ａ、１０２ａ、１０５ａおよび１０６ａが設けられている。また、ＤＲＡＭチップ１０１とロジックチップ１０２とは、入出力端子１０１ａおよび１０２ａを配線１０７により接続することによって直接接続されている。
【０００５】
また、ＤＲＡＭチップ１０１は、配線１０８によって支持基板１０３と接続されており、ロジックチップ１０２は、配線１０９によって支持基板１０３と接続されている。また、チップ１０５は、配線１１０によってＤＲＡＭチップ１０１と接続されており、チップ１０６は、配線１１１および１１２によって、それぞれ、ロジックチップ１０２および支持基板１０３と接続されている。
【０００６】
図１６は、図１５に示した従来の半導体装置（マルチチップモジュール）における半導体チップの入出力回路の構成を示した回路図である。図１６を参照して、従来の半導体装置では、ＤＲＡＭチップ１０１およびロジックチップ１０２の全ての入出力端子１０１ａ（１０２ａ）に、静電破壊防止用トランジスタ２０１および２０２からなる静電破壊対策用回路が接続されている。また、入出力端子１０１ａ（１０２ａ）は、抵抗２０３を介してチップ内部の集積回路（図示せず）に接続されている。
【０００７】
【発明が解決しようとする課題】
上記した従来の半導体装置では、図１６に示したように、ＤＲＡＭチップ１０１およびロジックチップ１０２の全ての入出力端子１０１ａ（１０２ａ）に、静電破壊防止用トランジスタ２０１および２０２が接続されているので、その静電破壊防止用トランジスタ２０１および２０２の寄生容量によって、チップ外部との信号伝達速度が遅くなるという問題点があった。
【０００８】
また、ＤＲＡＭチップ１０１およびロジックチップ１０２の全ての入出力端子１０１ａ（１０２ａ）に、静電破壊防止用トランジスタ２０１および２０２が接続されているので、その分、ＤＲＡＭチップ１０１およびロジックチップ１０２のチップ面積が増大するという問題点もあった。
【０００９】
この発明は、上記のような課題を解決するためになされたものであり、
この発明の一つの目的は、信号の伝達速度を向上させることが可能な半導体装置を提供することである。
【００１１】
【課題を解決するための手段】
請求項１における半導体装置は、複数の半導体チップが支持基板上に設置された半導体装置であって、半導体チップのうち少なくとも１つは、第１静電破壊対策用回路を有する第１入出力端子と、第１入出力端子とは別個に設けられるとともに、第２静電破壊対策用回路を有する第２入出力端子と、第１入出力端子および第２入出力端子以外の第３入出力端子とを備えている。第１入出力端子は、半導体チップ単独での動作状態を試験するために用いられるものである。また、第２入出力端子は、半導体チップを支持基板に接続するために用いられるものである。
また、第３入出力端子は、第３静電破壊対策用回路を含み、この第３静電破壊対策用回路は、ダイオードによって構成されており、第１および第２静電破壊対策用回路は、トランジスタによって構成されている。
そして、複数の半導体チップ間を接続する際には、第３入出力端子を用いて接続する。
【００１２】
請求項１では、このように構成することによって、複数の半導体チップ間を接続する際に、試験用の第１入出力端子に設けられている第１静電破壊対策用回路および支持基板接続用の第２入出力端子に設けられている第２静電破壊対策用回路に付加されている寄生容量を排除することができ、その結果、信号伝達速度を向上させることができる。
【００２０】
更に請求項１では、静電破壊が起こりにくい半導体チップ間を接続する第３入出力端子の第３静電破壊対策用回路を、寄生容量の少ないダイオードによって構成し、静電破壊が起こりやすい試験用および支持基板接続用の第１および第２静電破壊対策用回路を、寄生容量の大きいトランジスタによって構成することにより、半導体チップ間を接続する第３入出力端子の第３静電破壊対策用回路の寄生容量を減少させることができる。その結果、半導体チップ間の信号伝達速度を向上させることができる。なお、ダイオードからなる第３静電破壊対策用回路は、トランジスタからなる第１および静電破壊対策用回路に比べて耐性は低いが、半導体チップ間では、静電破壊が起こりにくいので問題はない。
【００２１】
【発明の実施の形態】
以下、本発明を具体化した実施形態を図面に基づいて説明する。
【００２２】
（第１実施形態）
図１は、本発明の第１実施形態による半導体装置（マルチチップモジュール）を示した概略図であり、図２〜図４は、図１に示した第１実施形態による半導体装置の構成を説明するための回路図である。
【００２３】
図１〜図４を参照して、以下に第１実施形態による半導体装置について説明する。
【００２４】
まず、図１を参照して、この第１実施形態による半導体装置（マルチチップモジュール）では、絶縁基板からなる支持基板３上に、ＤＲＡＭチップ１と、ロジックチップ２と、他の機能チップ５および６とが設置されている。なお、ＤＲＡＭチップ１およびロジックチップ２が、本発明の「半導体チップ」に相当する。
【００２５】
支持基板３の表面の外周には、複数の入出力端子３ａが所定の間隔を隔てて設けられている。また、ＤＲＡＭチップ１、ロジックチップ２、チップ５および６の上面には、それぞれ、複数の入出力端子１ａ、１ｂ、１ｃ、２ａ、２ｂ、２ｃ、５ａおよび６ａが設けられている。
【００２６】
ここで、入出力端子１ｂおよび２ｂは、支持基板３と接続するための入出力端子である。また、入出力端子１ｃおよび２ｃは、チップ完成後のチップ単独での動作状態を確認するための試験用の入出力端子である。また、入出力端子１ａおよび２ａは、上記した試験用および基板への接続用以外の入出力端子である。なお、入出力端子１ｃおよび２ｃは、本発明の「第１入出力端子」に相当し、入出力端子１ｂおよび２ｂは、本発明の「第２入出力端子」に相当し、入出力端子１ａおよび２ａは、本発明の「第３入出力端子」に相当する。
【００２７】
この第１実施形態では、図２に示すように、試験用の入出力端子１ｃおよび２ｃには、静電破壊防止用トランジスタ２１および２２からなる静電破壊対策用回路と抵抗２３とが接続されている。また、図４に示すように、支持基板への接続用の入出力端子１ｂおよび２ｂにも、静電破壊防止用トランジスタ２１および２２からなる静電破壊対策用回路と抵抗２３とが接続されている。
【００２８】
これに対して、試験用および支持基板接続用以外の入出力端子１ａおよび２ａには、図３に示すように、静電破壊防止用トランジスタが接続されておらず、抵抗２３のみ接続されている。この第１実施形態では、この静電破壊防止用トランジスタが接続されていない入出力端子１ａおよび２ａを用いて、ＤＲＡＭチップ１とロジックチップ２との間を接続している。すなわち、ＤＲＡＭチップ１の入出力端子１ａとロジックチップ２の入出力端子２ａとを、配線７によって接続する。
【００２９】
なお、ＤＲＡＭチップ１とチップ５とは、配線１０によって接続されており、ＤＲＡＭチップ１とチップ６とは、配線１３によって接続されている。また、ＤＲＡＭチップ１の入出力端子１ｂは、配線８によって支持基板３の入出力端子３ａと接続されており、ロジックチップ２の入出力端子２ｂは、配線９によって支持基板３の入出力端子３ａと接続されている。また、チップ６の入出力端子６ｂは、配線１２によって支持基板３の入出力端子３ａと接続されている。なお、この第１実施形態における配線は、図１に示すように、２層の配線である。
【００３０】
第１実施形態では、上記のように、ＤＲＡＭチップ１とロジックチップ２との接続を、試験用および支持基板接続用以外の入出力端子１ａおよび２ａにより行うことによって、試験用および支持基板接続用の静電破壊対策用回路の寄生容量を、ＤＲＡＭチップ１とロジックチップ２とのチップ間経路では排除することができる。これに加えて、入出力端子１ａおよび２ａは、静電破壊対策用回路を含まないので、ＤＲＡＭチップ１とロジックチップ２とのチップ間の経路では静電破壊対策用回路の寄生容量を完全に排除することができる。その結果、ＤＲＡＭチップ１とロジックチップ２との間の信号伝達速度を向上させることができる。
【００３１】
なお、静電破壊が起こりやすいのは、試験時および半導体装置完成後であるので、試験用および支持基板接続用の入出力端子以外の入出力端子１ａおよび２ａに静電破壊対策用回路が接続されていなくても、それほど、問題にならない。
【００３２】
また、第１実施形態では、上記のように、入出力端子１ａおよび２ａに静電破壊対策用回路が接続されていないので、その分、ＤＲＡＭチップ１およびロジックチップ２の面積を削減することができる。これにより、ＤＲＡＭチップ１およびロジックチップ２の製造コストも低減することができる。
【００３３】
（第２実施形態）
図５は、本発明の第２実施形態による半導体装置（マルチチップモジュール）を示した概略図であり、図６〜図８は、図５に示した第２実施形態による半導体装置の構成を説明するための回路図である。
【００３４】
図５〜図８を参照して、この第２実施形態では、上記した第１実施形態とは異なり、チップ間の接続を、小さいゲート電極幅を有する静電破壊防止用トランジスタからなる静電破壊対策用回路を含む入出力端子により行う。なお、その他の構成は、第１実施形態とほぼ同様である。
【００３５】
具体的には、この第２実施形態による半導体装置では、図５に示すように、絶縁基板からなる支持基板３上に、ＤＲＡＭチップ２１と、ロジックチップ２２と、他の機能チップ５および６とが設置されている。そして、ＤＲＡＭチップ２１およびロジックチップ２２の上面には、それぞれ、複数の入出力端子２１ａ、２１ｂ、２１ｃ、２２ａ、２２ｂ、および２２ｃが設けられている。
【００３６】
ここで、入出力端子２１ｂおよび２２ｂは、支持基板３と接続するための入出力端子である。また、入出力端子２１ｃおよび２２ｃは、チップ完成後のチップ単独での動作状態を確認するための試験用の入出力端子である。また、入出力端子２１ａおよび２２ａは、上記した試験用および支持基板接続用以外の入出力端子である。なお、入出力端子２１ｃおよび２２ｃは、本発明の「第１入出力端子」に相当し、入出力端子２１ｂおよび２２ｂは、本発明の「第２入出力端子」に相当し、入出力端子２１ａおよび２２ａは、本発明の「第３入出力端子」に相当する。
【００３７】
この第２実施形態では、図６に示すように、試験用の入出力端子２１ｃおよび２２ｃに、静電破壊防止用トランジスタ４１および４２からなる静電破壊対策用回路と抵抗４３とが接続されている。また、図８に示すように、支持基板接続用の入出力端子２１ｂおよび２２ｂにも、静電破壊防止用トランジスタ４１および４２からなる静電破壊対策用回路と抵抗４３とが接続されている。
【００３８】
これに対して、試験用および支持基板接続用以外の入出力端子２１ａおよび２２ａには、図７に示すように、静電破壊防止用トランジスタ４１および４２よりも大きさの小さい静電破壊防止用トランジスタ４４および４５からなる静電破壊対策用回路が接続されている。すなわち、静電破壊防止用トランジスタ４４および４５を構成するゲート電極の幅は、静電破壊防止用トランジスタ４１および４２を構成するゲート電極の幅よりも小さくなるように形成されている。
【００３９】
なお、試験用および支持基板接続用の静電破壊防止用トランジスタ４１および４２からなる静電破壊対策用回路は、本発明の「第１および第２静電破壊対策用回路」に相当する。また、静電破壊防止用トランジスタ４４および４５からなる静電破壊対策用回路は、本発明の「第３静電破壊対策用回路」に相当する。
【００４０】
そして、この第２実施形態では、上記した小さいゲート電極幅を有する静電破壊防止用トランジスタ４４および４５が接続された入出力端子２１ａおよび２２ａを用いて、ＤＲＡＭチップ２１とロジックチップ２２との間を接続している。すなわち、ＤＲＡＭチップ２１の入出力端子２１ａとロジックチップ２２の入出力端子２２ａとを、配線７によって接続する。
【００４１】
第２実施形態では、上記のように、ＤＲＡＭチップ２１とロジックチップ２２との接続を、小さいゲート電極幅を有する静電破壊防止用トランジスタ４４および４５を含む入出力端子２１ａおよび２２ａにより行うことによって、ＤＲＡＭチップ２１とロジックチップ２２とのチップ間経路では静電破壊対策用回路の寄生容量を小さくすることができる。その結果、チップ間の信号伝達速度を向上させることができる。
【００４２】
なお、静電破壊が起こりやすいのは、試験時および半導体装置完成後であるので、試験用および支持基板接続用の入出力端子以外の入出力端子２１ａおよび２２ａの静電破壊対策用回路を小さくしても、それほど、問題にならない。
【００４３】
また、第２実施形態では、上記のように、入出力端子２１ａおよび２２ａには、小さいゲート電極幅を有する静電破壊防止用トランジスタ４４および４５が接続されているので、その分、ＤＲＡＭチップ２１およびロジックチップ２２の面積を削減することができる。
【００４４】
（第３実施形態）
図９は、本発明の第３実施形態による半導体装置（マルチチップモジュール）を示した概略図であり、図１０〜図１２は、図９に示した第３実施形態による半導体装置の構成を説明するための回路図である。
【００４５】
この第３実施形態は、上記した第１および第２実施形態とは異なり、チップ間の接続を、ダイオードからなる静電破壊対策用回路を含む入出力端子により行う。なお、その他の構成は、第２実施形態とほぼ同様である。
【００４６】
具体的には、この第３実施形態による半導体装置では、図９に示すように、絶縁基板からなる支持基板３上に、ＤＲＡＭチップ５１と、ロジックチップ５２と、他の機能チップ５および６とが設置されている。そして、ＤＲＡＭチップ５１およびロジックチップ５２の上面には、それぞれ、複数の入出力端子５１ａ、５１ｂ、５１ｃ、５２ａ、５２ｂ、および５２ｃが設けられている。
【００４７】
ここで、入出力端子５１ｂおよび５２ｂは、支持基板３と接続するための入出力端子である。また、入出力端子５１ｃおよび５２ｃは、チップ完成後のチップ単独での動作状態を確認するための試験用の入出力端子である。また、入出力端子５１ａおよび５２ａは、上記した試験用および基板への接続用以外の入出力端子である。なお、入出力端子５１ｃおよび５２ｃは、本発明の「第１入出力端子」に相当し、入出力端子５１ｂおよび５２ｂは、本発明の「第２入出力端子」に相当し、入出力端子５１ａおよび５２ａは、本発明の「第３入出力端子」に相当する。
【００４８】
この第３実施形態では、図１０に示すように、試験用の入出力端子５１ｃおよび５２ｃには、静電破壊防止用トランジスタ６１および６２からなる静電破壊対策用回路と抵抗６３とが接続されている。また、図１２に示すように、支持基板接続用の入出力端子５１ｂおよび５２ｂにも、静電破壊防止用トランジスタ６１および６２からなる静電破壊対策用回路と抵抗６３とが接続されている。
【００４９】
これに対して、試験用および支持基板接続用以外の入出力端子５１ａおよび５２ａには、図１１に示すように、ダイオード６４からなる静電破壊対策用回路と抵抗６３とが接続されている。なお、ダイオード６４からなる静電破壊対策用回路は、静電破壊防止用トランジスタ６１および６２からなる静電破壊対策用回路に比べて、素子面積が小さいとともに、寄生容量が小さく、かつ、耐性が低い。
【００５０】
そして、この第３実施形態では、このダイオード６４からなる静電破壊対策用回路が接続された入出力端子５１ａおよび５２ａを用いて、ＤＲＡＭチップ５１とロジックチップ５２との間を接続している。すなわち、ＤＲＡＭチップ５１の入出力端子５１ａとロジックチップ５２の入出力端子５２ａとを、配線７によって接続する。
【００５１】
第３実施形態では、上記のように、ＤＲＡＭチップ５１とロジックチップ５２との接続を、寄生容量の小さいダイオード６４からなる静電破壊対策用回路を含む入出力端子５１ａおよび５２ａにより行うことによって、ＤＲＡＭチップ５１とロジックチップ５２とのチップ間経路では静電破壊対策用回路の寄生容量を小さくすることができる。その結果、ＤＲＡＭチップ５１とロジックチップ５２との間の信号伝達速度を向上させることができる。
【００５２】
なお、静電破壊が起こりやすいのは、試験時および半導体装置完成後であるので、試験用および支持基板接続用の入出力端子以外の入出力端子５１ａおよび５２ａの静電破壊対策用回路を耐性の低いダイオード６４により構成しても、それほど、問題にならない。
【００５３】
また、第３実施形態では、上記のように、入出力端子５１ａおよび５２ａには、素子面積の小さいダイオード６４からなる静電破壊対策用回路が接続されているので、その分、ＤＲＡＭチップ５１およびロジックチップ５２の面積を削減することができる。
【００５４】
（参考例）
図１３は、本発明の参考例による半導体装置（マルチチップモジュール）の構成を説明するための回路図である。
【００５５】
この参考例では、上記した第１〜第３実施形態とは異なり、入出力端子の静電破壊対策用回路をオンオフするためのスイッチを設けている。
【００５６】
具体的には、この参考例による半導体装置では、図１３に示すように、入出力端子７１ａに、静電破壊防止用トランジスタ７２および７３からなる静電破壊対策用回路と抵抗７４とが接続されている。そして、入出力端子７１ａと、静電破壊防止用トランジスタ７２および７３からなる静電破壊対策用回路との間には、静電破壊防止スイッチ７５が接続されている。また、静電破壊防止スイッチ７５には、静電破壊防止スイッチ７５をチップ外部からオンオフ制御するためのスイッチ制御用入出力端子７１ｂが接続されている。
【００５７】
また、静電破壊防止スイッチ７５は、インバータ７５ａと、Ｐチャネルトランジスタ７５ｂおよびＮチャネルトランジスタ７５ｃと、Ｐチャネルトランジスタ７５ｄおよびＮチャネルトランジスタ７５ｅとを含む。Ｐチャネルトランジスタ７５ｂおよびＮチャネルトランジスタ７５ｃは、各々のソースおよびドレインが互いに接続されている。また、Ｐチャネルトランジスタ７５ｄおよびＮチャネルトランジスタ７５ｅは、各々のソースおよびドレインが互いに接続されている。
【００５８】
インバータ７５ａは、スイッチ制御用入出力端子７１ｂからＮチャネルトランジスタ７５ｃおよび７５ｅに至る経路に配置されており、スイッチ制御用入出力端子７１ｂに印加される電圧を反転する。また、Ｐチャネルトランジスタ７５ｂおよびＮチャネルトランジスタ７５ｃは、静電破壊防止用トランジスタ７２と入出力端子７１ａとの間に接続されており、Ｐチャネルトランジスタ７５ｄおよびＮチャネルトランジスタ７５ｅは、静電破壊防止用トランジスタ７３と入出力端子７１ａとの間に接続されている。
【００５９】
また、スイッチ制御用入出力端子７１ｂと、静電破壊防止スイッチ７５との間には、静電破壊防止用トランジスタ８１および８２からなる静電破壊対策用回路と抵抗８３とが接続されている。
【００６０】
この参考例の動作としては、静電破壊対策が必要であるチップの製造工程中は、スイッチ制御用入出力端子７１ｂに電圧が印加されない。入出力端子７１ａに外部から正の過渡電圧が入力されたときは、Ｐチャネルトランジスタ７５ｂおよびＰチャネルトランジスタ７５ｄがオン状態になる。また、入出力端子７１ａに外部から負の過渡電圧が入力されたときは、Ｎチャネルトランジスタ７５ｃおよびＮチャネルトランジスタ７５ｅがオン状態になる。これにより、いずれの場合も、静電破壊防止用トランジスタ７２および７３からなる静電破壊対策用回路がオン状態になる。
【００６１】
また、半導体チップ製造後のチップ間接続工程完了後には、スイッチ制御用入出力端子７１ｂに電源電圧（ＶＤＤ）を印加することにより、Ｐチャネルトランジスタ７５ｂおよびＰチャネルトランジスタ７５ｄがオフ状態になるとともに、Ｎチャネルトランジスタ７５ｃおよびＮチャネルトランジスタ７５ｅもオフ状態に固定される。これにより、静電破壊防止用トランジスタ７２および７３からなる静電破壊対策用回路がオフ状態になる。
【００６２】
参考例では、上記のように、静電破壊対策が必要な半導体チップの製造工程中では静電破壊防止用トランジスタ７２および７３からなる静電破壊対策用回路をオンにし、静電破壊対策が必要でなくなるチップ完成後のチップ間接続工程終了後では静電破壊対策用回路をオフに切り換えることができる。これにより、チップ間接続工程終了後では静電破壊対策用回路の寄生容量を削除することができ、その結果、信号伝達速度を向上させることができる。
【００６３】
また、参考例では、上記のように、スイッチ制御用入出力端子７１ｂに、静電破壊防止用トランジスタ８１および８２からなる静電破壊対策用回路が接続されているので、スイッチ制御用入出力端子７１ｂの静電破壊も有効に防止することができる。
【００６４】
図１４は、本発明の参考例の変形例による半導体装置（マルチチップモジュール）の構成を説明するための回路図である。図１４を参照して、この参考例の変形例では、図１３に示した参考例と同様、静電破壊防止用トランジスタ７６および７７からなる入出力端子７１ａの静電破壊対策用回路をオンオフするための静電破壊防止スイッチ７５を設けている。
【００６５】
この場合、図１３に示した参考例では、静電破壊防止スイッチ７５が４つのトランジスタ７５ｂ、７５ｃ、７５ｄおよび７５ｅによって構成されているのに対して、図１４に示した参考例の変形例では、静電破壊防止スイッチ７５を２つのトランジスタ７５ｂおよび７５ｃによって構成している。これにより、寄生容量をさらに低減することができる。
【００６６】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００６７】
たとえば、上記第１〜第３実施形態では、異なる機能を有するチップを同一平面上に配置する場合への適用例を示しているが、本発明はこれに限らず、異なる機能を有するチップを上下方向に配置する場合にも適用可能である。
【００６８】
また、上記第１〜第３実施形態では、チップ完成後の配線数が１層または２層の場合を示したが、本発明はこれに限らず、３層以上の配線を用いる場合に適用しても同様の効果を得ることができる。
【００６９】
【発明の効果】
以上のように、本発明によれば、信号の伝達速度を向上させることができる。
【図面の簡単な説明】
【図１】 本発明の第１実施形態による半導体装置（マルチチップモジュール）を示した概略図である。
【図２】 図１に示した第１実施形態による半導体装置（マルチチップモジュール）の構成を説明するための回路図である。
【図３】 図１に示した第１実施形態による半導体装置（マルチチップモジュール）の構成を説明するための回路図である。
【図４】 図１に示した第１実施形態による半導体装置（マルチチップモジュール）の構成を説明するための回路図である。
【図５】 本発明の第２実施形態による半導体装置（マルチチップモジュール）を示した概略図である。
【図６】 図５に示した第２実施形態による半導体装置（マルチチップモジュール）の構成を説明するための回路図である。
【図７】 図５に示した第２実施形態による半導体装置（マルチチップモジュール）の構成を説明するための回路図である。
【図８】 図５に示した第２実施形態による半導体装置（マルチチップモジュール）の構成を説明するための回路図である。
【図９】 本発明の第３実施形態による半導体装置（マルチチップモジュール）を示した概略図である。
【図１０】 図９に示した第３実施形態による半導体装置（マルチチップモジュール）の構成を説明するための回路図である。
【図１１】 図９に示した第３実施形態による半導体装置（マルチチップモジュール）の構成を説明するための回路図である。
【図１２】 図９に示した第３実施形態による半導体装置（マルチチップモジュール）の構成を説明するための回路図である。
【図１３】 本発明の参考例による半導体装置（マルチチップモジュール）の構成を説明するための回路図である。
【図１４】 本発明の参考例の変形例による半導体装置（マルチチップモジュール）の構成を説明するための回路図である。
【図１５】 従来の半導体装置（マルチチップモジュール）を示した概略図である。
【図１６】 図１５に示した従来の半導体装置（マルチチップモジュール）における半導体チップの入出力回路の構成を示した概略図である。
【符号の説明】
１ ＤＲＡＭチップ（半導体チップ）
２ ロジックチップ（半導体チップ）
１ａ、２ａ、２１ａ、２２ａ、５１ａ、５２ａ 入出力端子（第３入出力端子）
１ｂ、２ｂ、２１ｂ、２２ｂ、５１ｂ、５２ｂ 入出力端子（第２入出力端子）
１ｃ、２ｃ、２１ｃ、２２ｃ、５１ｃ、５２ｃ 入出力端子（第１入出力端子）
２１、２２、４１、４２、６１、６２ 静電破壊防止用トランジスタ
２３、４３、６３ 抵抗
Claims (1)
- 複数の半導体チップが支持基板上に設置された半導体装置であって、
前記半導体チップのうち少なくとも１つは、
前記半導体チップ単独での動作状態を試験するために用いられ、第１静電破壊対策用回路を有する第１入出力端子と、
前記第１入出力端子とは別個に設けられるとともに、前記半導体チップを前記支持基板に接続するために用いられ、第２静電破壊対策用回路を有する第２入出力端子と、
前記第１入出力端子および前記第２入出力端子以外の第３入出力端子とを備え、
前記第３入出力端子は、第３静電破壊対策用回路を含み、
前記第３静電破壊対策用回路は、ダイオードによって構成されており、
前記第１および第２静電破壊対策用回路は、トランジスタによって構成されており、
前記複数の半導体チップ間を接続する際には、前記第３入出力端子を用いて接続する、半導体装置。
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