JPH0548022A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0548022A JPH0548022A JP3231066A JP23106691A JPH0548022A JP H0548022 A JPH0548022 A JP H0548022A JP 3231066 A JP3231066 A JP 3231066A JP 23106691 A JP23106691 A JP 23106691A JP H0548022 A JPH0548022 A JP H0548022A
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- gate electrode
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- type diffusion
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 230000000295 complement effect Effects 0.000 claims description 4
- 238000009792 diffusion process Methods 0.000 abstract description 22
- 230000035515 penetration Effects 0.000 abstract 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 基本セルを構成する相補型ＭＯＳトランジス
タの入力信号時間差に基づく貫通電流を抑制したマスタ
ースライス方式の半導体装置を提供する。 【構成】 ＰチャネルＭＯＳトランジスタを構成するＰ
型拡散領域２とＮチャネルＭＯＳトランジスタを構成す
るＮ型拡散領域３に共通ゲート電極１を配置し、Ｐ型拡
散領域２とＮ型拡散領域３の間の領域に存在するゲート
電極の幅を該両領域２，３に存在するゲート電極の幅よ
り大にして、その幅広のゲート電極１上に、ゲート電極
１と第１層配線とを接続するコンタクト５と、第１層配
線と第２層配線とを接続するスルーホール４を設ける。
タの入力信号時間差に基づく貫通電流を抑制したマスタ
ースライス方式の半導体装置を提供する。 【構成】 ＰチャネルＭＯＳトランジスタを構成するＰ
型拡散領域２とＮチャネルＭＯＳトランジスタを構成す
るＮ型拡散領域３に共通ゲート電極１を配置し、Ｐ型拡
散領域２とＮ型拡散領域３の間の領域に存在するゲート
電極の幅を該両領域２，３に存在するゲート電極の幅よ
り大にして、その幅広のゲート電極１上に、ゲート電極
１と第１層配線とを接続するコンタクト５と、第１層配
線と第２層配線とを接続するスルーホール４を設ける。
Description
【０００１】
【産業上の利用分野】この発明は、複数の基本セルを配
列してなるマスタースライス方式の半導体装置に関す
る。
列してなるマスタースライス方式の半導体装置に関す
る。
【０００２】
【従来の技術】従来のマスタースライス方式の半導体装
置における基本セルの構造は、例えば特開昭５４−９３
３７５号公報等に開示されており、その基本セルのレイ
アウトを図３に概略的に示す。図において、51はポリシ
リコンで形成した共通ゲート電極、52は第１層配線（第
１アルミ配線）で形成された電源ライン、53は同じく第
１層配線で形成されたグランドライン、54はＰ型拡散領
域、55はＮ型拡散領域、56はゲート電極51と第１層配線
とを接続するためのコンタクトである。そして基本セル
は、ゲート電極51とＰ型拡散領域54からなる１個のＰチ
ャネルＭＯＳトランジスタと、ゲート電極51とＮ型拡散
領域55からなる１個のＮチャネルＭＯＳトランジスタと
で構成され、ゲート電極51と第１層配線との接続のため
のコンタクト56は、ゲート電極51の両端とＰチャネルＭ
ＯＳトランジスタとＮチャネルＭＯＳトランジスタの間
の領域に、それぞれ１個ずつ設けられている。またＰチ
ャネルＭＯＳトランジスタ領域上に設けられた電源ライ
ン52でＰチャネルＭＯＳトランジスタのウェルに電源電
位を供給し、ＮチャネルＭＯＳトランジスタ領域上に設
けられたグランドライン53でＮチャネルＭＯＳトランジ
スタのウェルにグランド電位を供給するようになってい
る。
置における基本セルの構造は、例えば特開昭５４−９３
３７５号公報等に開示されており、その基本セルのレイ
アウトを図３に概略的に示す。図において、51はポリシ
リコンで形成した共通ゲート電極、52は第１層配線（第
１アルミ配線）で形成された電源ライン、53は同じく第
１層配線で形成されたグランドライン、54はＰ型拡散領
域、55はＮ型拡散領域、56はゲート電極51と第１層配線
とを接続するためのコンタクトである。そして基本セル
は、ゲート電極51とＰ型拡散領域54からなる１個のＰチ
ャネルＭＯＳトランジスタと、ゲート電極51とＮ型拡散
領域55からなる１個のＮチャネルＭＯＳトランジスタと
で構成され、ゲート電極51と第１層配線との接続のため
のコンタクト56は、ゲート電極51の両端とＰチャネルＭ
ＯＳトランジスタとＮチャネルＭＯＳトランジスタの間
の領域に、それぞれ１個ずつ設けられている。またＰチ
ャネルＭＯＳトランジスタ領域上に設けられた電源ライ
ン52でＰチャネルＭＯＳトランジスタのウェルに電源電
位を供給し、ＮチャネルＭＯＳトランジスタ領域上に設
けられたグランドライン53でＮチャネルＭＯＳトランジ
スタのウェルにグランド電位を供給するようになってい
る。
【０００３】
【発明が解決しようとする課題】しかしながら従来の構
成のマスタースライス方式の半導体装置における基本セ
ルにおいては、ゲート電極の両端のコンタクトを介して
接続された第１層配線より信号が入力されると、Ｐチャ
ネルＭＯＳトランジスタとＮチャネルＭＯＳトランジス
タとに信号が伝搬する時間が、ゲート電極を構成するポ
リシリコンの抵抗分のために差が生じ、貫通電流もその
分多く流れる。また複数層の配線を用いる場合、基本セ
ルの領域外にその接続のためのスルーホールを設ける必
要があるため、その分配線領域に制限が生ずる。また自
動配置配線でゲートを配線として用いる場合があるが、
その場合ゲート電極のポリシリコンの抵抗分のため、ゲ
ート電極通過後の信号はゲート電極通過前の信号より遅
れ、同じ信号でタイミングのずれが生ずる。
成のマスタースライス方式の半導体装置における基本セ
ルにおいては、ゲート電極の両端のコンタクトを介して
接続された第１層配線より信号が入力されると、Ｐチャ
ネルＭＯＳトランジスタとＮチャネルＭＯＳトランジス
タとに信号が伝搬する時間が、ゲート電極を構成するポ
リシリコンの抵抗分のために差が生じ、貫通電流もその
分多く流れる。また複数層の配線を用いる場合、基本セ
ルの領域外にその接続のためのスルーホールを設ける必
要があるため、その分配線領域に制限が生ずる。また自
動配置配線でゲートを配線として用いる場合があるが、
その場合ゲート電極のポリシリコンの抵抗分のため、ゲ
ート電極通過後の信号はゲート電極通過前の信号より遅
れ、同じ信号でタイミングのずれが生ずる。
【０００４】本発明は、従来のマスタースライス方式の
半導体装置における上記問題点を解消するためになされ
たもので、配線領域を有効に利用でき、且つ相補型ＭＯ
Ｓトランジスタへの入力信号時間差を少なくできるよう
にしたマスタースライス方式の半導体装置を提供するこ
とを目的とする。
半導体装置における上記問題点を解消するためになされ
たもので、配線領域を有効に利用でき、且つ相補型ＭＯ
Ｓトランジスタへの入力信号時間差を少なくできるよう
にしたマスタースライス方式の半導体装置を提供するこ
とを目的とする。
【０００５】
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、少なくとも１個のＰチャネルＭ
ＯＳトランジスタと少なくとも１個のＮチャネルＭＯＳ
トランジスタを一対としそれぞれのゲート電極を共通に
して構成されている基本セルを備えたマスタースライス
方式の半導体装置において、前記基本セルを構成するゲ
ート電極を共通とした相補型ＭＯＳトランジスタのフィ
ールド領域に存在するゲート電極の幅を、アクティブ領
域に存在するゲート電極の幅より広く構成し、前記フィ
ールド領域のゲート電極上に、第１層配線とゲート電極
とを接続するためのコンタクトと、第１層配線と第２層
配線とを接続するスルーホールを設けるものである。
決するため、本発明は、少なくとも１個のＰチャネルＭ
ＯＳトランジスタと少なくとも１個のＮチャネルＭＯＳ
トランジスタを一対としそれぞれのゲート電極を共通に
して構成されている基本セルを備えたマスタースライス
方式の半導体装置において、前記基本セルを構成するゲ
ート電極を共通とした相補型ＭＯＳトランジスタのフィ
ールド領域に存在するゲート電極の幅を、アクティブ領
域に存在するゲート電極の幅より広く構成し、前記フィ
ールド領域のゲート電極上に、第１層配線とゲート電極
とを接続するためのコンタクトと、第１層配線と第２層
配線とを接続するスルーホールを設けるものである。
【０００６】このように構成した半導体装置の基本セル
においては、ゲート電極への入力はＰチャネルＭＯＳト
ランジスタとＮチャネルＭＯＳトランジスタの間に設け
られたコンタクトから行われるので、両トランジスタへ
の入力時間差は少なくなり貫通電流を抑えることができ
る。またスルーホールもゲート電極上に設けられている
ので配線領域も有効に利用できる。更にはまた両トラン
ジスタ間の領域のゲート電極幅は広く形成されているの
で、コンタクト及びスルーホールはゲート電極上に確実
に配置することができる。
においては、ゲート電極への入力はＰチャネルＭＯＳト
ランジスタとＮチャネルＭＯＳトランジスタの間に設け
られたコンタクトから行われるので、両トランジスタへ
の入力時間差は少なくなり貫通電流を抑えることができ
る。またスルーホールもゲート電極上に設けられている
ので配線領域も有効に利用できる。更にはまた両トラン
ジスタ間の領域のゲート電極幅は広く形成されているの
で、コンタクト及びスルーホールはゲート電極上に確実
に配置することができる。
【０００７】
【実施例】次に実施例について説明する。図１は、本発
明に係る半導体装置の基本的な実施例の基本セルの構成
を示す図である。図において、１はポリシリコンで形成
した共通ゲート電極、２はＰ型拡散領域、３はＮ型拡散
領域、４は第１層配線と第２層配線との接続用のスルー
ホール、５は共通ゲート電極と第１配線との接続用のコ
ンタクトであり、前記共通ゲート電極１とＰ型拡散領域
２とで構成されるＰチャネルＭＯＳトランジスタと、共
通ゲート電極１とＮ型拡散領域３とで構成されるＮチャ
ネルＭＯＳトランジスタとで基本セルを構成している。
そして本発明においては、ＰチャネルＭＯＳトランジス
タとＮチャネルＭＯＳトランジスタとの間でスルーホー
ル４とコンタクト５がゲート電極１上に確実に配設でき
るように、両トランジスタ間の領域、すなわちフィール
ド領域に存在するゲート電極１の幅が、両トランジスタ
のアクティブ領域に存在するゲート電極１の幅よりも広
く形成されている。
明に係る半導体装置の基本的な実施例の基本セルの構成
を示す図である。図において、１はポリシリコンで形成
した共通ゲート電極、２はＰ型拡散領域、３はＮ型拡散
領域、４は第１層配線と第２層配線との接続用のスルー
ホール、５は共通ゲート電極と第１配線との接続用のコ
ンタクトであり、前記共通ゲート電極１とＰ型拡散領域
２とで構成されるＰチャネルＭＯＳトランジスタと、共
通ゲート電極１とＮ型拡散領域３とで構成されるＮチャ
ネルＭＯＳトランジスタとで基本セルを構成している。
そして本発明においては、ＰチャネルＭＯＳトランジス
タとＮチャネルＭＯＳトランジスタとの間でスルーホー
ル４とコンタクト５がゲート電極１上に確実に配設でき
るように、両トランジスタ間の領域、すなわちフィール
ド領域に存在するゲート電極１の幅が、両トランジスタ
のアクティブ領域に存在するゲート電極１の幅よりも広
く形成されている。
【０００８】このように構成した基本セルにおいては、
ゲート電極１への入力はコンタクト５を通して行われ、
コンタクト５からＰチャネルＭＯＳトランジスタとＮチ
ャネルＭＯＳトランジスタへ伝達される信号経路のポリ
シリコン抵抗はほぼ同一となるため、入力信号の時間差
はなくなり貫通電流は抑制される。またコンタクト５及
びスルーホール４の形成領域はゲート電極１の中央部領
域のみとなるので、配線領域も有効に使用できる。
ゲート電極１への入力はコンタクト５を通して行われ、
コンタクト５からＰチャネルＭＯＳトランジスタとＮチ
ャネルＭＯＳトランジスタへ伝達される信号経路のポリ
シリコン抵抗はほぼ同一となるため、入力信号の時間差
はなくなり貫通電流は抑制される。またコンタクト５及
びスルーホール４の形成領域はゲート電極１の中央部領
域のみとなるので、配線領域も有効に使用できる。
【０００９】次に本発明の具体的な実施例を図２に基づ
いて説明する。図において、11はポリシリコンで形成し
た共通ゲート電極、12はＰ型拡散領域、13はＮ型拡散領
域、14は第１層配線15とゲート電極11とを接続するため
のコンタクト、16は第１層配線15と第２層配線17とを接
続するためのスルーホールである。18はＰ型拡散領域12
と第１層配線15とを接続するためのコンタクト、19はＮ
型拡散領域13と第１層配線15とを接続するためのコンタ
クト、20はＰ型拡散領域12を横切って配置される第１層
配線で形成された電源ライン、21はＮ型拡散領域13を横
切って配置される同じく第１層配線で形成されたグラン
ドラインである。
いて説明する。図において、11はポリシリコンで形成し
た共通ゲート電極、12はＰ型拡散領域、13はＮ型拡散領
域、14は第１層配線15とゲート電極11とを接続するため
のコンタクト、16は第１層配線15と第２層配線17とを接
続するためのスルーホールである。18はＰ型拡散領域12
と第１層配線15とを接続するためのコンタクト、19はＮ
型拡散領域13と第１層配線15とを接続するためのコンタ
クト、20はＰ型拡散領域12を横切って配置される第１層
配線で形成された電源ライン、21はＮ型拡散領域13を横
切って配置される同じく第１層配線で形成されたグラン
ドラインである。
【００１０】この実施例における基本セルは、図示のよ
うに第１層配線及び第２層配線で配線され、インバータ
を構成しているもので、第２層配線17より入力され、Ｐ
型拡散領域12のコンタクト18及びＮ型拡散領域13のコン
タクト19に接続されている第１層配線15より、反転信号
が出力されるようになっている。ゲート電極11への入力
は、第２層配線17→第１層配線15→ゲート電極11への順
で入力され、第１層配線15と第２層配線17の接続、及び
第１層配線15とゲート電極11の接続は、それぞれ幅広に
形成されているゲート電極11上に配置されたスルーホー
ル16とコンタクト14で行われている。そして共通ゲート
電極11のほぼ中央部から入力を行っているので、Ｐチャ
ネルＭＯＳトランジスタとＮチャネルＭＯＳトランジス
タのスイッチングはほぼ同時に行われ、貫通電流を低減
することができる。
うに第１層配線及び第２層配線で配線され、インバータ
を構成しているもので、第２層配線17より入力され、Ｐ
型拡散領域12のコンタクト18及びＮ型拡散領域13のコン
タクト19に接続されている第１層配線15より、反転信号
が出力されるようになっている。ゲート電極11への入力
は、第２層配線17→第１層配線15→ゲート電極11への順
で入力され、第１層配線15と第２層配線17の接続、及び
第１層配線15とゲート電極11の接続は、それぞれ幅広に
形成されているゲート電極11上に配置されたスルーホー
ル16とコンタクト14で行われている。そして共通ゲート
電極11のほぼ中央部から入力を行っているので、Ｐチャ
ネルＭＯＳトランジスタとＮチャネルＭＯＳトランジス
タのスイッチングはほぼ同時に行われ、貫通電流を低減
することができる。
【００１１】
【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、共通ゲート電極への入力はゲート電極
のほぼ中央部に配設されたコンタクトを介して行われる
ので、基本セルを構成する相補型ＭＯＳトランジスタの
貫通電流を抑制することができ、またスルーホールとコ
ンタクトは幅広にしたゲート電極領域上に配設されるの
で、スルーホールとコンタクトは確実に形成することが
でき、配線領域を効果的に使用することができる。
本発明によれば、共通ゲート電極への入力はゲート電極
のほぼ中央部に配設されたコンタクトを介して行われる
ので、基本セルを構成する相補型ＭＯＳトランジスタの
貫通電流を抑制することができ、またスルーホールとコ
ンタクトは幅広にしたゲート電極領域上に配設されるの
で、スルーホールとコンタクトは確実に形成することが
でき、配線領域を効果的に使用することができる。
【図１】本発明に係る半導体装置の基本的な実施例の基
本セルの構成を示す図である。
本セルの構成を示す図である。
【図２】本発明の具体的な実施例における基本セルの構
成を示す図である。
成を示す図である。
【図３】従来のマスタースライス方式の半導体装置の基
本セルの構成例を示す図である。
本セルの構成例を示す図である。
１ 共通ゲート電極 ２ Ｐ型拡散領域 ３ Ｎ型拡散領域 ４ スルーホール ５ コンタクト
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8225−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｇ
Claims (1)
- 【請求項１】 少なくとも１個のＰチャネルＭＯＳトラ
ンジスタと少なくとも１個のＮチャネルＭＯＳトランジ
スタを一対としそれぞれのゲート電極を共通にして構成
されている基本セルを備えたマスタースライス方式の半
導体装置において、前記基本セルを構成するゲート電極
を共通とした相補型ＭＯＳトランジスタのフィールド領
域に存在するゲート電極の幅を、アクティブ領域に存在
するゲート電極の幅より広く構成し、前記フィールド領
域のゲート電極上に、第１層配線とゲート電極とを接続
するためのコンタクトと、第１層配線と第２層配線とを
接続するスルーホールを設けたことを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3231066A JPH0548022A (ja) | 1991-08-20 | 1991-08-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3231066A JPH0548022A (ja) | 1991-08-20 | 1991-08-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0548022A true JPH0548022A (ja) | 1993-02-26 |
Family
ID=16917755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3231066A Withdrawn JPH0548022A (ja) | 1991-08-20 | 1991-08-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0548022A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6861705B2 (en) | 2000-03-07 | 2005-03-01 | Seiko Epson Corporation | Driver circuits and methods for manufacturing driver circuits |
| US7557408B2 (en) | 2006-08-03 | 2009-07-07 | Nec Electronics Corporation | Semiconductor device and method of manufacturing the same |
-
1991
- 1991-08-20 JP JP3231066A patent/JPH0548022A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6861705B2 (en) | 2000-03-07 | 2005-03-01 | Seiko Epson Corporation | Driver circuits and methods for manufacturing driver circuits |
| US7557408B2 (en) | 2006-08-03 | 2009-07-07 | Nec Electronics Corporation | Semiconductor device and method of manufacturing the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981112 |