JPH10341145A - パストランジスタバッファ回路 - Google Patents
パストランジスタバッファ回路Info
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- JPH10341145A JPH10341145A JP9151401A JP15140197A JPH10341145A JP H10341145 A JPH10341145 A JP H10341145A JP 9151401 A JP9151401 A JP 9151401A JP 15140197 A JP15140197 A JP 15140197A JP H10341145 A JPH10341145 A JP H10341145A
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- JP
- Japan
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- circuit
- buffer circuit
- threshold voltage
- pass transistor
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Abstract
(57)【要約】
【課題】パストランジスタロジック回路において、パス
トランジスタツリー回路の信号を受けるバッファ回路は
信号を帰還する方式の場合は信号が衝突する際の遅延と
短絡電流が流れる課題があり、また信号を帰還しない単
なるインバータ回路の場合には静止時においてリーク電
流が流れるという課題があった。 【解決手段】インバータ回路によりパストランジスタバ
ッファ回路を構成するＰ型ＭＯＳＦＥＴのスレッショル
ド電圧を通常のＰ型ＭＯＳＦＥＴのスレッショルド電圧
より高く設定して、確実にパストランジスタツリー回路
を構成するＮ型ＭＯＳＦＥＴのスレッショルド電圧を越
えるようにした。 【効果】少ないトランジスタ数で、静止時のリーク電流
もなく、信号同士の衝突による遅延と短絡電流がなく、
かつ安定して製造しやすいパストランジスタ回路を含む
集積回路装置が提供できる。
トランジスタツリー回路の信号を受けるバッファ回路は
信号を帰還する方式の場合は信号が衝突する際の遅延と
短絡電流が流れる課題があり、また信号を帰還しない単
なるインバータ回路の場合には静止時においてリーク電
流が流れるという課題があった。 【解決手段】インバータ回路によりパストランジスタバ
ッファ回路を構成するＰ型ＭＯＳＦＥＴのスレッショル
ド電圧を通常のＰ型ＭＯＳＦＥＴのスレッショルド電圧
より高く設定して、確実にパストランジスタツリー回路
を構成するＮ型ＭＯＳＦＥＴのスレッショルド電圧を越
えるようにした。 【効果】少ないトランジスタ数で、静止時のリーク電流
もなく、信号同士の衝突による遅延と短絡電流がなく、
かつ安定して製造しやすいパストランジスタ回路を含む
集積回路装置が提供できる。
Description
【０００１】
【発明の属する技術分野】本発明は絶縁ゲート電界効果
型トランジスタ（以下ＭＯＳＦＥＴと略す）を用い、パ
ストランジスタロジック回路を有する半導体集積回路装
置において、前記パストランジスタロジック回路の中の
論理を構成するパストランジスタツリー回路の信号をバ
ッファ回路に転送する際に、少ないトランジスタ数で高
速かつリーク電流を防止する回路構成に関する。
型トランジスタ（以下ＭＯＳＦＥＴと略す）を用い、パ
ストランジスタロジック回路を有する半導体集積回路装
置において、前記パストランジスタロジック回路の中の
論理を構成するパストランジスタツリー回路の信号をバ
ッファ回路に転送する際に、少ないトランジスタ数で高
速かつリーク電流を防止する回路構成に関する。
【０００２】
【従来の技術】従来の代表的なパストランジスタロジッ
ク回路において、論理を構成するパストランジスタツリ
ー回路とその信号のバッファ回路との関係例を図２、図
３、図４に示す。図２はＤＣＶＳＰＧ（Ｄｉｆｆｅｒｅ
ｎｔｉａｌ ＣａｓｃｏｄｅｓＶｏｌｔａｇｅ Ｓｗｉ
ｔｃｈ ｗｉｔｈ Ｐａｓｓ−Ｇａｔｅ）と呼ばれるも
ので１９９３年ＩＢＭ社が発表した方式である。図３は
ＳＲＰＬ（ＳｗｉｎｇＲｅｓｔｏｒｅｄ Ｐａｓｓ−ｔ
ｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ）と呼ばれるもので１
９９４年に東芝が発表した方式である。図５はＳＰＬ
（Ｓｉｎｇｌｅ−ｒａｉｌ Ｐａｓｓ−ｔｒａｎｓｉｓ
ｔｏｒ Ｌｏｇｉｃ）と呼ばれるもので１９９５年に神
戸大学が発表した方式である。図２、図３、図４におい
て、破線で囲まれた回路を示す、それぞれ２１１、３１
１、４１１はＮ型ＭＯＳＦＥＴからなる論理を構成する
パストランジスタツリー回路であり、またそれぞれ２１
０、３１０、４１０は信号電圧の補正、もしくはバッフ
ァ回路の役目をしている回路である。なお、図２、図３
については、参考文献として、１９９４年日経ＢＰ社、
日経マイクロデバイス編集の別冊「低電力ＬＳＩ」の技
術白書９８頁−１０４頁に掲載され、図４については電
子情報通信学会技術研究報告ＶＬＤ９５−１１５，Ｖｏ
ｌ．９５，Ｎｏ．１１９，ｐｐ９１−９６，Ｄｅｃｅｍ
ｂｅｒ １９９５．季副烈、瀧和男を参照、また図４の
バッファ回路は日本電気が特開平０１−１２６１５号公
報として出願されている。
ク回路において、論理を構成するパストランジスタツリ
ー回路とその信号のバッファ回路との関係例を図２、図
３、図４に示す。図２はＤＣＶＳＰＧ（Ｄｉｆｆｅｒｅ
ｎｔｉａｌ ＣａｓｃｏｄｅｓＶｏｌｔａｇｅ Ｓｗｉ
ｔｃｈ ｗｉｔｈ Ｐａｓｓ−Ｇａｔｅ）と呼ばれるも
ので１９９３年ＩＢＭ社が発表した方式である。図３は
ＳＲＰＬ（ＳｗｉｎｇＲｅｓｔｏｒｅｄ Ｐａｓｓ−ｔ
ｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ）と呼ばれるもので１
９９４年に東芝が発表した方式である。図５はＳＰＬ
（Ｓｉｎｇｌｅ−ｒａｉｌ Ｐａｓｓ−ｔｒａｎｓｉｓ
ｔｏｒ Ｌｏｇｉｃ）と呼ばれるもので１９９５年に神
戸大学が発表した方式である。図２、図３、図４におい
て、破線で囲まれた回路を示す、それぞれ２１１、３１
１、４１１はＮ型ＭＯＳＦＥＴからなる論理を構成する
パストランジスタツリー回路であり、またそれぞれ２１
０、３１０、４１０は信号電圧の補正、もしくはバッフ
ァ回路の役目をしている回路である。なお、図２、図３
については、参考文献として、１９９４年日経ＢＰ社、
日経マイクロデバイス編集の別冊「低電力ＬＳＩ」の技
術白書９８頁−１０４頁に掲載され、図４については電
子情報通信学会技術研究報告ＶＬＤ９５−１１５，Ｖｏ
ｌ．９５，Ｎｏ．１１９，ｐｐ９１−９６，Ｄｅｃｅｍ
ｂｅｒ １９９５．季副烈、瀧和男を参照、また図４の
バッファ回路は日本電気が特開平０１−１２６１５号公
報として出願されている。
【０００３】
【発明が解決しようとする課題】さて、前述した図２、
図３、図４のバッファ回路はすべてラッチ回路であり、
かつパストランジスタツリー回路からの信号と前の状態
を記憶している信号が過渡期に互いに衝突するので、遅
延が大きくなると同時にその過渡期においては短絡電流
が流れ消費電力が大きくなる問題点があった。
図３、図４のバッファ回路はすべてラッチ回路であり、
かつパストランジスタツリー回路からの信号と前の状態
を記憶している信号が過渡期に互いに衝突するので、遅
延が大きくなると同時にその過渡期においては短絡電流
が流れ消費電力が大きくなる問題点があった。
【０００４】また、前述した図２、図３のバッファ回路
では２本の信号をパストランジスタツリー回路から必要
とし、いわゆるダブルレール（Ｄｏｕｂｌｅ Ｒａｉ
ｌ）方式に限定され、パストランジスタツリー回路のト
ランジスタ数が増加するという問題点があった。
では２本の信号をパストランジスタツリー回路から必要
とし、いわゆるダブルレール（Ｄｏｕｂｌｅ Ｒａｉ
ｌ）方式に限定され、パストランジスタツリー回路のト
ランジスタ数が増加するという問題点があった。
【０００５】また、図４はシングルレール（Ｓｉｎｇｌ
ｅ Ｒａｉｌ）方式であり、前述したダブルレール方式
に比較すればパストランジスタツリー回路のトランジス
タ数が減少しているがバッファ回路が図２の回路に比較
してトランジスタが１個増加しており、かつ電圧補正の
為に入力に帰還されたＰ型ＭＯＳＦＥＴは入力信号と競
合するので能力を落とす目的でチャネル長をかなり大き
く設計する必要がある。そして、これらのバッファ回路
は集積回路としては膨大な数が使用されるので全体では
大きな問題となった。
ｅ Ｒａｉｌ）方式であり、前述したダブルレール方式
に比較すればパストランジスタツリー回路のトランジス
タ数が減少しているがバッファ回路が図２の回路に比較
してトランジスタが１個増加しており、かつ電圧補正の
為に入力に帰還されたＰ型ＭＯＳＦＥＴは入力信号と競
合するので能力を落とす目的でチャネル長をかなり大き
く設計する必要がある。そして、これらのバッファ回路
は集積回路としては膨大な数が使用されるので全体では
大きな問題となった。
【０００６】また図４において、電圧補正の為に入力に
帰還されたＰ型ＭＯＳＦＥＴを単純にそのまま取り除く
と、パストランジスタツリー回路の出力が高電位（Ｈｉ
ｇｈ信号）の場合にはパストランジスタツリーを構成す
るＭＯＳＦＥＴがＮ型であるので、Ｎ型ＭＯＳＦＥＴの
スレッショルド電圧分だけ電圧効果した信号電圧がバッ
ファであるインバータ回路のゲートに伝達され、インバ
ータ回路のゲート電位がオフ（ＯＦＦ）するには充分な
電位でない場合に微弱であってもインバータ回路での短
絡電流によるリークが生じるという問題があった。ま
た、このリーク電流を防ぐ為に集積回路のＰ型ＭＯＳＦ
ＥＴのスレッショルド電圧を全体的に高くすると、Ｐ型
ＭＯＳＦＥＴの駆動能力を必要とする回路の能力が低下
したり、Ｐ、Ｎのバランスが重要な回路では動作が不安
定になるという問題点があった。
帰還されたＰ型ＭＯＳＦＥＴを単純にそのまま取り除く
と、パストランジスタツリー回路の出力が高電位（Ｈｉ
ｇｈ信号）の場合にはパストランジスタツリーを構成す
るＭＯＳＦＥＴがＮ型であるので、Ｎ型ＭＯＳＦＥＴの
スレッショルド電圧分だけ電圧効果した信号電圧がバッ
ファであるインバータ回路のゲートに伝達され、インバ
ータ回路のゲート電位がオフ（ＯＦＦ）するには充分な
電位でない場合に微弱であってもインバータ回路での短
絡電流によるリークが生じるという問題があった。ま
た、このリーク電流を防ぐ為に集積回路のＰ型ＭＯＳＦ
ＥＴのスレッショルド電圧を全体的に高くすると、Ｐ型
ＭＯＳＦＥＴの駆動能力を必要とする回路の能力が低下
したり、Ｐ、Ｎのバランスが重要な回路では動作が不安
定になるという問題点があった。
【０００７】そこで本発明はこのような問題点を解決す
るもので、その目的とするところは少ないトランジスタ
数で、静止時におけるリーク電流もなく、信号同士の衝
突による遅延がなく、かつ信号の衝突による余計な電力
消費のないパストランジスタツリー回路のバッファ回路
を提供することである。
るもので、その目的とするところは少ないトランジスタ
数で、静止時におけるリーク電流もなく、信号同士の衝
突による遅延がなく、かつ信号の衝突による余計な電力
消費のないパストランジスタツリー回路のバッファ回路
を提供することである。
【０００８】
【課題を解決するための手段】本発明のパストランジス
タバッファ回路はＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴ
によるインバータ回路で構成し、このＰ型ＭＯＳＦＥＴ
のスレッショルド電圧をパストランジスタロジック回路
を含む半導体集積回路の一般にかつ標準的に用いている
Ｐ型ＭＯＳＦＥＴのスレッショルド電圧より高く設定し
たことを特徴とする。
タバッファ回路はＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴ
によるインバータ回路で構成し、このＰ型ＭＯＳＦＥＴ
のスレッショルド電圧をパストランジスタロジック回路
を含む半導体集積回路の一般にかつ標準的に用いている
Ｐ型ＭＯＳＦＥＴのスレッショルド電圧より高く設定し
たことを特徴とする。
【０００９】
【作用】本発明の上記の構成によれば、パストランジス
タツリー回路の出力信号が高電位（Ｈｉｇｈ信号）であ
って、かつＮ型ＭＯＳＦＥＴのスレッショルド電圧分だ
け電圧降下した場合にもインバータ回路のＰ型ＭＯＳＦ
ＥＴのスレッショルド電圧が高いので静止時においてリ
ーク電流が生じない。また、インバータ回路の出力を入
力に帰還していないので信号変化時においても前の状態
記憶信号と入力信号の衝突もなく、それによる遅延や短
絡電流も生じない。またインバータ回路だけの構成であ
るのでトランジスタ数が少ない。
タツリー回路の出力信号が高電位（Ｈｉｇｈ信号）であ
って、かつＮ型ＭＯＳＦＥＴのスレッショルド電圧分だ
け電圧降下した場合にもインバータ回路のＰ型ＭＯＳＦ
ＥＴのスレッショルド電圧が高いので静止時においてリ
ーク電流が生じない。また、インバータ回路の出力を入
力に帰還していないので信号変化時においても前の状態
記憶信号と入力信号の衝突もなく、それによる遅延や短
絡電流も生じない。またインバータ回路だけの構成であ
るのでトランジスタ数が少ない。
【００１０】
【発明の実施の形態】以下、実施例により本発明の詳細
を示す。図１は本発明の実施例を示す回路図である。図
１において破線１０に囲まれた回路がパストランジスタ
バッファ回路であり、破線１１に囲まれた回路がパスト
ランジスタツリー回路である。破線１０の中において１
２はＰ型ＭＯＳＦＥＴであり、１３はＮ型ＭＯＳＦＥＴ
である。
を示す。図１は本発明の実施例を示す回路図である。図
１において破線１０に囲まれた回路がパストランジスタ
バッファ回路であり、破線１１に囲まれた回路がパスト
ランジスタツリー回路である。破線１０の中において１
２はＰ型ＭＯＳＦＥＴであり、１３はＮ型ＭＯＳＦＥＴ
である。
【００１１】Ｐ型ＭＯＳＦＥＴ１２のソース電極は正極
の電源端子＋ＶＤＤに接続され、Ｎ型ＭＯＳＦＥＴ１３
のソース電極は負極の電源端子−ＶＳＳに接続されてい
る。Ｐ型ＭＯＳＦＥＴ１２とＮ型ＭＯＳＦＥＴ１３のそ
れぞれのゲート電極とドレイン電極はそれぞれ互いに接
続され、インバータ回路を構成している。ここでＰ型Ｍ
ＯＳＦＥＴ１２のスレッショルド電圧はリン等のＮ型不
純物元素のイオン打ち込みにより、他の回路のＰ型ＭＯ
ＳＦＥＴのスレッショルド電圧より高く設定してある。
の電源端子＋ＶＤＤに接続され、Ｎ型ＭＯＳＦＥＴ１３
のソース電極は負極の電源端子−ＶＳＳに接続されてい
る。Ｐ型ＭＯＳＦＥＴ１２とＮ型ＭＯＳＦＥＴ１３のそ
れぞれのゲート電極とドレイン電極はそれぞれ互いに接
続され、インバータ回路を構成している。ここでＰ型Ｍ
ＯＳＦＥＴ１２のスレッショルド電圧はリン等のＮ型不
純物元素のイオン打ち込みにより、他の回路のＰ型ＭＯ
ＳＦＥＴのスレッショルド電圧より高く設定してある。
【００１２】パストランジスタツリー回路１１は複数個
のＮ型ＭＯＳＦＥＴ１４、１５、１６、１７の直列もし
くは並列に接続された構成からなる。なお、ここの構成
は論理毎によって変化するので単なる一例に過ぎず、本
質的な意味合は無い。
のＮ型ＭＯＳＦＥＴ１４、１５、１６、１７の直列もし
くは並列に接続された構成からなる。なお、ここの構成
は論理毎によって変化するので単なる一例に過ぎず、本
質的な意味合は無い。
【００１３】さて、信号端子２０、２１、２２、２３、
２４によりパストランジスタツリー回路の出力１８には
高電位（Ｈｉｇｈ信号）、もしくは低電位（Ｌｏｗ信
号）が得られる。このときバッファ回路１０はインバー
タ回路としての機能は当然果しているのであるが、パス
トランジスタツリー回路はＮ型ＭＯＳＦＥＴから構成さ
れているので低電位（−ＶＳＳ）の信号を伝える場合に
はこの電位をほぼ忠実に出力１８に伝達するので問題は
ないが、高電位（＋ＶＤＤ）の信号を伝える場合にはＮ
型ＭＯＳＦＥＴの為にＮ型ＭＯＳＦＥＴのスレッショル
ド電圧分の電圧降下した電位しか出力１８に出て来ない
という事態が生ずる。しかしながらバッファ回路１０の
中のＰ型ＭＯＳＦＥＴ１２のスレッショルド電圧は高く
設定されているのでゲート電位が＋ＶＤＤに達せずＮ型
ＭＯＳＦＥＴのスレッショルド電圧分低くともＰ型ＭＯ
ＳＦＥＴ１２はオフ（ＯＦＦ）することが出来て静止時
のリーク電流は流れない。
２４によりパストランジスタツリー回路の出力１８には
高電位（Ｈｉｇｈ信号）、もしくは低電位（Ｌｏｗ信
号）が得られる。このときバッファ回路１０はインバー
タ回路としての機能は当然果しているのであるが、パス
トランジスタツリー回路はＮ型ＭＯＳＦＥＴから構成さ
れているので低電位（−ＶＳＳ）の信号を伝える場合に
はこの電位をほぼ忠実に出力１８に伝達するので問題は
ないが、高電位（＋ＶＤＤ）の信号を伝える場合にはＮ
型ＭＯＳＦＥＴの為にＮ型ＭＯＳＦＥＴのスレッショル
ド電圧分の電圧降下した電位しか出力１８に出て来ない
という事態が生ずる。しかしながらバッファ回路１０の
中のＰ型ＭＯＳＦＥＴ１２のスレッショルド電圧は高く
設定されているのでゲート電位が＋ＶＤＤに達せずＮ型
ＭＯＳＦＥＴのスレッショルド電圧分低くともＰ型ＭＯ
ＳＦＥＴ１２はオフ（ＯＦＦ）することが出来て静止時
のリーク電流は流れない。
【００１４】なお、集積回路全体のＰ型ＭＯＳＦＥＴの
スレッショルド電圧を高くしてしまうとＮ型ＭＯＳＦＥ
Ｔとのアンバランスによる回路動作の不安定さが生じた
り、駆動能力がＰ側だけ低下したり、低電圧動作範囲が
狭くなったり、製造上のバラツキの影響を受けやすくな
る。そこで本発明では集積回路で一般に使用しているＰ
型ＭＯＳＦＥＴのスレッショルド電圧はそのままにし
て、バストランジスタバッファ回路１０のＰ型ＭＯＳＦ
ＥＴだけスレッショルド電圧を高くしている。
スレッショルド電圧を高くしてしまうとＮ型ＭＯＳＦＥ
Ｔとのアンバランスによる回路動作の不安定さが生じた
り、駆動能力がＰ側だけ低下したり、低電圧動作範囲が
狭くなったり、製造上のバラツキの影響を受けやすくな
る。そこで本発明では集積回路で一般に使用しているＰ
型ＭＯＳＦＥＴのスレッショルド電圧はそのままにし
て、バストランジスタバッファ回路１０のＰ型ＭＯＳＦ
ＥＴだけスレッショルド電圧を高くしている。
【００１５】また、バッファ回路１０はインバータ回路
の構成のみであって出力を入力側に帰還していないの
で、パストランジスタツリー回路１１の出力信号との衝
突もなく、衝突による信号遅延や短絡電流もない。
の構成のみであって出力を入力側に帰還していないの
で、パストランジスタツリー回路１１の出力信号との衝
突もなく、衝突による信号遅延や短絡電流もない。
【００１６】以上において、Ｐ型ＭＯＳＦＥＴのスレッ
ショルド電圧を高くする方法として該Ｐ型ＭＯＳＦＥＴ
にＮ型であるリン元素をドープする例を挙げたが、全体
のＰ型ＭＯＳＦＥＴのスレッショルド電圧が高くなるよ
うな基板の不純物濃度の構成にしておいて、パストラン
ジスタバッファ回路１０に用いるＰ型ＭＯＳＦＥＴのみ
を除いて全体のＰ型ＭＯＳＦＥＴにＰ型であるボロン元
素をドープして通常のスレッショルド電圧にしてもよ
い。
ショルド電圧を高くする方法として該Ｐ型ＭＯＳＦＥＴ
にＮ型であるリン元素をドープする例を挙げたが、全体
のＰ型ＭＯＳＦＥＴのスレッショルド電圧が高くなるよ
うな基板の不純物濃度の構成にしておいて、パストラン
ジスタバッファ回路１０に用いるＰ型ＭＯＳＦＥＴのみ
を除いて全体のＰ型ＭＯＳＦＥＴにＰ型であるボロン元
素をドープして通常のスレッショルド電圧にしてもよ
い。
【００１７】また、以上はパストランジスタツリー回路
をＮ型ＭＯＳＦＥＴで構成する場合を例示したが、パス
トランジスタツリー回路をＰ型ＭＯＳＦＥＴで構成して
もよく、この場合にはパストランジスタバッファ回路の
Ｎ型ＭＯＳＦＥＴのスレッショルド電圧を高く設定する
ことになる。
をＮ型ＭＯＳＦＥＴで構成する場合を例示したが、パス
トランジスタツリー回路をＰ型ＭＯＳＦＥＴで構成して
もよく、この場合にはパストランジスタバッファ回路の
Ｎ型ＭＯＳＦＥＴのスレッショルド電圧を高く設定する
ことになる。
【００１８】
【発明の効果】以上、述べたように本発明によれば、少
ないトランジスタ数で、静止時におけるリーク電流もな
く、信号同士の衝突による遅延がなく、かつ信号の衝突
による余計な電力消費のないパストランジスタツリー回
路のバッファ回路が提供できるという効果がある。
ないトランジスタ数で、静止時におけるリーク電流もな
く、信号同士の衝突による遅延がなく、かつ信号の衝突
による余計な電力消費のないパストランジスタツリー回
路のバッファ回路が提供できるという効果がある。
【００１９】また、該パストランジスタバッファ回路を
含む集積回路の一般的に使用されているＰ型ＭＯＳＦＥ
Ｔは通常のスレッショルド電圧にして、バッファ回路の
Ｐ型ＭＯＳＦＥＴを高く設定しているので前記リーク等
に起因する製造上の歩留まり低下はなく、安定して製造
がしやすいという効果がある。
含む集積回路の一般的に使用されているＰ型ＭＯＳＦＥ
Ｔは通常のスレッショルド電圧にして、バッファ回路の
Ｐ型ＭＯＳＦＥＴを高く設定しているので前記リーク等
に起因する製造上の歩留まり低下はなく、安定して製造
がしやすいという効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】従来の第１のパストランジスタロジック回路と
パストランジスタバッファ回路例を示す回路図である。
パストランジスタバッファ回路例を示す回路図である。
【図３】従来の第２のパストランジスタロジック回路と
パストランジスタバッファ回路例を示す回路図である。
パストランジスタバッファ回路例を示す回路図である。
【図４】従来の第３のパストランジスタロジック回路と
パストランジスタバッファ回路例を示す回路図である。
パストランジスタバッファ回路例を示す回路図である。
１０、２１０、３１０、４１０・・・パストランジスタ
バッファ回路 １１、２１１、３１１、４１１・・・パストランジスタ
ツリー回路 １２・・・Ｐ型ＭＯＳＦＥＴ １３、１４、１５、１６、１７・・・Ｎ型ＭＯＳＦＥＴ １８、１９、２０、２１、２２、２３、２４、２５、２
６・・・端子
バッファ回路 １１、２１１、３１１、４１１・・・パストランジスタ
ツリー回路 １２・・・Ｐ型ＭＯＳＦＥＴ １３、１４、１５、１６、１７・・・Ｎ型ＭＯＳＦＥＴ １８、１９、２０、２１、２２、２３、２４、２５、２
６・・・端子
Claims (3)
- 【請求項１】ａ）絶縁ゲート電界効果型トランジスタを
用い、第２導電型のトランジスタを複数個直列もしくは
並列に多段に組み合わせて論理を形成するパストランジ
スタツリー回路と該回路の出力信号を反転するバッファ
回路を少なくとも有するパストランジスタロジック半導
体集積回路装置において、 ｂ）前記バッファ回路が第１導電型の絶縁ゲート電界効
果型トランジスタと第２導電型の絶縁ゲート電界効果型
トランジスタからなるインバータ回路で構成され、 ｃ）前記バッファ回路を構成する第１導電型の絶縁ゲー
ト電界効果型トランジスタのスレッショルド電圧が前記
パストランジスタロジック半導体集積回路装置で標準的
に用いている第１導電型の絶縁ゲート電界効果型トラン
ジスタのスレッショルド電圧より高いことを特徴とする
パストランジスタバッファ回路。 - 【請求項２】請求項１記載のバッファ回路を構成する第
１導電型の絶縁ゲート電界効果型トランジスタのスレッ
ショルド電圧を該絶縁ゲート電界効果型トランジスタに
イオン打ち込みを行なうことにより高くしたことを特徴
とするパストランジスタバッファ回路。 - 【請求項３】請求項１記載のバッファ回路を構成する第
１導電型の絶縁ゲート電界効果型トランジスタのスレッ
ショルド電圧を該絶縁ゲート電界効果型トランジスタ以
外の第１導電型の絶縁ゲート電界効果型トランジスタに
イオン打ち込みを行なうことにより、相対的に高くした
ことを特徴とするパストランジスタバッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9151401A JPH10341145A (ja) | 1997-06-09 | 1997-06-09 | パストランジスタバッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9151401A JPH10341145A (ja) | 1997-06-09 | 1997-06-09 | パストランジスタバッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10341145A true JPH10341145A (ja) | 1998-12-22 |
Family
ID=15517793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9151401A Withdrawn JPH10341145A (ja) | 1997-06-09 | 1997-06-09 | パストランジスタバッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10341145A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001211065A (ja) * | 2000-01-26 | 2001-08-03 | Sanyo Electric Co Ltd | レベルシフト回路 |
-
1997
- 1997-06-09 JP JP9151401A patent/JPH10341145A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001211065A (ja) * | 2000-01-26 | 2001-08-03 | Sanyo Electric Co Ltd | レベルシフト回路 |
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