JPS594787B2 - 低インピ−ダンス感知増幅器を有し読取専用メモリ及び読取一書込メモリに共用可能なメモリ装置 - Google Patents

低インピ−ダンス感知増幅器を有し読取専用メモリ及び読取一書込メモリに共用可能なメモリ装置

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JPS594787B2
JPS594787B2 JP55157760A JP15776080A JPS594787B2 JP S594787 B2 JPS594787 B2 JP S594787B2 JP 55157760 A JP55157760 A JP 55157760A JP 15776080 A JP15776080 A JP 15776080A JP S594787 B2 JPS594787 B2 JP S594787B2
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transistor
memory
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emitter
transistors
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シヤン・ダ−ル・マラビヤ
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
    • G—PHYSICS
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    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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    • G11C11/411—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only
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  • Semiconductor Memories (AREA)

Description

【発明の詳細な説明】 １０本発明は改良されたバイポーラ・メモリ・アレイに
係り、更に具体的に言えば、読取専用メモリ・アレイ又
は読取一書込メモリ・アレイとして用いられる様に製造
中に容易に修正され得る新規な改良されたデータ・メモ
リに係る。
１５ダイオード又はバイポーラ・トランジスタ・メモリ
・セルを用いたデータ・メモリは周知である。
それらのメモリは相互に直角のワード線及びビット線の
アレイを有している。便宜上、ワード線が行にそしてビ
ット線が列に配置されているものと■０ する。読取専
用メモリに於ては、ダイオード回路がワード線とビット
線との各交差位置に配置されており、ワード線とビット
線との間に於て接続されたとき２進１の記憶状態を表わ
しそして接続されていないとき２進ｏの記憶状態を表わ
す。上記− ノ５ アレイのワード線がワード駆動回路
により付勢されると、その選択されたワード線の回路及
びダイオードの相互接続が存在するビット線中に電流が
流れる。選択されたワードのセルの記憶状態を読取るた
めには、各ビット線に於ける電流の有無が、’、■ｏ
感知される。読取専用メモリは、情報が一般に変化され
ない場合、例えば記憶処理システムのＣＰＵに於て機械
レベルの命令を実行するための一連のマイクロ命令を保
持する制御メモリとして用いられる場合に有用である。
二 ”５ 読取一書込メモリに於ては、各セルは双安定
回路を形成する様にコレクタ端子及びベース端子が相互
接続されている２つのバイポーラ・トランジ：０−スタ
を有し得る。
後に詳述されるデータ・メモリに於ては、メモリ・セル
の各列に２つのビツト線が存在し、２進１及びＯの２つ
の記憶状態は、ワード線と２つのビツト線の一方との間
に於ける、セルの２つのトランジスタの一方又は他方の
コレクターエミツタ回路に於ける導通によつて表わされ
る。読取動作に於ては、選択されたワード線上の電圧又
は電流が、導通しているトランジスタに接続されている
各ビツト線上に電流の増加を生ぜしめる値に上昇される
。書込動作に於ては、選択されたワード線上及び各ビツ
ト線対の一方又は他方上の電圧又は電流が、アドレスさ
れたメモリ・セルが選択された記憶状態にスイツチされ
得る様に又は該記憶状態を維持し得る様に変化される。
本発明の目的は、読取専用メモリ・アレイ又は読取一書
込メモリ・アレイとして用いられる様に製造中に容易に
修正され得る新規な改良されたバイボーラ・メモリ・ア
レイを提供することである。上記読取一書込メモリ・ア
レイは、双安定回路の２つのトランジスタの間の交差接
続を除いて、２つのビツト線を有する２つのトランジス
タの回路が２つの別個のビツト線を有する２つの独立し
たダイオード回路になる様にすることによつて、読取専
用メモリ・アレイに変換され得る。読取専用の機能は、
各双安定トランジスタのエミツタ端子が関連するビツト
線に接続されそして該トランジスタのベースーエミツタ
接合が従来の読取専用メモリ・アレイに於ける如きダイ
オードを形成するアレイによつて達成される。
従来知られているその１例に於ては、各トランジスタは
２つのエミツタ端子を有している。その一方のエミツタ
端子はセルが記憶秋態にあるとき導通される様に接地さ
れ、他方のエミツタ端子は書込動作中に入力端子として
働きそして読取動作のためにビツト電流を供給する様に
ビツト線に接続されている。本発明に於ては、各トラン
ジスタがビツト線に接続された単一のエミツタ端子を有
している新規な改良されたデータ・メモリが達成される
。その単一エミツタ端子のトランジスタに於ける１つの
利点は、そのエミツタ構造に関連して製造中に生じる欠
陥の数が減少することである。本発明のデータ・メモリ
に於ては、各メモリ・セルの２つのバイポーラ・トラン
ジスタは関連するビツト線の電位を有する様に接続され
た単一のエミツタ端子を有している。
ビツト線は、各セルの２つのエミツタ端子と電流源のノ
ード又は基準電位点との間に低インピーダンス路を設け
る様に配置された感知増幅器に接続されている。この感
知増幅器がメモリ・セルと相互接続されていることによ
り、低エミツタ電圧が維持され、従つて各セルの最大コ
レクタ電圧差が維持され得る。更に、その回路は、各セ
ルの２つのエミツタ端子に同一の電圧を維持することを
助ける。これらの２つの要素は、ビツト線及びワード線
上の電気的ノイズに応答してセルの記憶状態が意図に反
してスイツチされることを防ぐ。次に図面を参照して、
本発明のデータ・メモリをその好実施例について更に詳
細に説明する。
４つの代表的なメモリ・セル１２乃至１５がワード線１
７，１８とビツト線対２０，２１及び２２，２３とのア
レイに接続されている。
各ワード線１７，１８は、読取、書込及び記憶動作に適
した電圧をワード線上に維持するワード駆動回路２５，
２６を有している。ワード駆動回路はワード・デコーダ
回路（図示せず）からの線２７又は２８上の信号によつ
て選択される。各ビツト位置の２つのビツト線は感知増
幅器３０又は３１に接続されており、読取動作に於て各
感知増幅器は、選択されたワードの対応するビツト位置
のメモリ・セルが１又はＯを記憶していることを示すた
めに、２つの関連する出力線３３又は３４及び３５又は
３６の一方の出力線上に信号を生じる。上記アレイは又
、読取動作中に該アレイの１つ又はそれ以上の選択され
た感知増幅器が応答することを可能にするビツト選択回
路４０を有し得る。
上記アレイは又、書込動作のために各ビツト位置の２つ
のビツト線の一方又は他方に信号を生ぜしめるビツト駆
動回路（図示せず）を含む。代表的なメモリ・セル１２
は２つのバイポーラ・トランジスタ４２，４３を有し、
それらのトランジスタはワード線１７から電流を受取る
ためにシヨツトキ・ダイオード又は他の適当な負荷素子
４４，４５に接続されている。
トランジスタ４２，４３のベース端子及びコレクタ端子
は双安定回路を形成する様に相互接続されている。上記
メモリ・セルは又、トランジスタ４２，４３が飽和され
ることを防ぐために接続されているシヨツトキ・ダイオ
ード４６，４７を含み得る。上述の如きメモリ・セルは
従来のものであり、そのセルの読取及び書込動作は容易
に理解されよう。
データの記憶に於ては、一方のトランジスタ４２又は４
３がターン・オンされそして他方のトランジスタがター
ン・オフされる。オン状態のトランジスタはその関連す
るビツト線２０又は２１を有する回路に於て導通する。
読取動作に於ては、ワード線上の電圧がセルを低い導通
状態から高い導通状態に変化させる様に上昇され、一方
又は他方のトランジスタのエミツタ電流に於ける対応す
る増加が関連するビツト線の一方又は他方に於ける電流
の増加として検出される。書込動作に於ては、セルの選
択されたトランジスタを導通させるために、２つのビツ
ト線の選択された一方のビツト線上の電圧が上昇されそ
して／又は他方のビツト線上の電圧が低下される。ワー
ド駆動回路２５に於て、抵抗５０が該抵抗とワード線１
７との接続点に電流源を形成する様に或る電位点に接続
されている。
その電流源は、低電流記憶状態に於てワードの各セルに
必要とされる電流を供給する様に配置されている。コレ
クタ抵抗５３及び５４並びに飽和防止シヨツトキ・ダイ
オード５５が、読取動作に必要とされるより高い電流を
ワード線に供給するために接続されている。記憶に於て
は、線２７−ヒのアツプ・レベル電圧により、トランジ
スタ５２がオフにされそしてトランジスタ５１がオンに
維持される。線２７上の信号が低下されると、トランジ
スタ５１はターン・オフされそしてトランジスタ５２は
ターン・オンされて、更に電流が抵抗５４を経てワード
線に供給される。書込動作には、別個の駆動回路（図示
せず）が用いられる。次に、感知増幅器について説明す
ると、ビツト線２０はトランジスタ５８のコレクタ端子
に接続されており、ビツト線２１は同様にトランジスタ
５９に接続されている。
トランジスタ５８，５９のエミツタ端子は、抵抗６０及
び電位点６１により形成された電流源に接続されており
、又はエミツタ抵抗を有しそしてコレクタ端子に於ける
電流を限定するためにベースーエミツタ回路と上記エミ
ツタ抵抗との両端に基準電位を有しているトランジスタ
の如き他の周知の手段によつて形成された電流源に接続
されている。抵抗６３は、トランジスタ５８及びトラン
ジスタ６５のためのベース電流を限定する様にトランジ
スタ５８のベース端子と電位点６４との間に接続されて
いる。それらのトランジスタのベース端子及びエミツタ
端子は同一の電圧を有するため、それらのコレクタ電流
は本質的に同一であり、トランジスタ５８のコレクタに
於けるビツト線電流に於ける変化は、トランジスタ６５
のコレクタ電流そしてトランジスタ６５のコレクタ端子
に接続されている出力線３３に於て対応する変化を生じ
る。読取動作に於て、ワード線１７が選択され、メモリ
・セル１２に於てトランジスタ４２がオンであり、トラ
ンジスタ４３がオフであると仮定する。
ワード線１７上の電圧の増加は、トランジスタ４２のコ
レクターエミツタ回路中にそしてビツト線２０中に更に
電流が流れることを可能にする。この例に於てはトラン
ジスタ４３がオフであるので、ビツト線２１に於ける電
流は増加しない。抵抗６３の値及び電位点６４は、読取
動作中に上記ビツト線２０に於て増加した電流に相当す
る量のベース電流をトランジスタ５８に供給する様に選
択されている。従つて、トランジスタ５８のコレクタ端
子に於ける電圧の変化が低く保たれる。ビツト選択回路
４０に於けるトランジスタ６８は、その読取動作中、ト
ランジスタ５８，６５（又は５９，７０）のための電流
源を形成するためにターン・オンされる。メモリ・セル
１２と、ノード７１と、トランジスタ５８及び５９の代
りの受動抵抗とのみから成る回路について考えてみる。
この単純化された回路は周知のエミツタ結合フリツプ・
フロツプである。その様な回路に於ては、スイツチング
動作は、２つのトランジスタ４２，４３のベースーコレ
クタ相互接続とともにエミツタ結合によつて達成される
。オン状態のトランジスタ、例えばトランジスタ４２が
オフ状態になり始めるに従つて、その電流の低下は他方
のトランジスタ４３のエミツタ端子にスイツチされる。
同様に、オフ状態になりつつあるトランジスタ４２のエ
ミツタ端子に於ける電圧の低下はオン状態になりつつあ
るトランジスタ４３のベースーエミツタ電圧を増加させ
て、トランジスタ４３をターン・オンさせる。この単純
化された回路に於けるトランジスタ５８及び５９に相当
する抵抗は、ベースーエミツタ特性に於ける変化が補償
される様にエミツタ電圧を分離するためにしばしば用い
られるが、それらの抵抗の値は２つのエミツタ端子を分
離させることによつて結合効果及びスイツチング速度を
低下させる。この効果は又、その様な抵抗によつて生じ
た負のフイードバツクによつても説明され得る。従つて
、本発明による回路は、ビツト線接続に於けるメモリ・
セル・トランジスタのエミツタ端子の分離を可能にする
が、トランジスタ５８及び５９により生じる最小電位差
のみを用いてアレイ全体の中でその結合を維持する。
エミツタ端子をメモリ・セル内で分離させておく１つの
利点は、各セルのビツト線へのエミツタ接続の１つを選
択的に切断することによつてアレイが読取専用メモリと
して用いられ得ることである。
そのアレイは適当なデータ・パターンを生ぜしめる際に
読取一書込メモリ・アレイとして有利に用いられ、その
後に同一のチツプ設計が読取専用メモリ・アレイとして
用いられ得る。読取一書込メモリ セル１２は、トラン
ジスタ４２，４３のコレクタ端子に接続を形成しないこ
とにより（又は他の方法で切断することにより）２つの
読取専用メモリ・セルに変換され得る。
一方の読取専用メモリ・セルはシヨツトキ・ダイオード
４５とトランジスタ４２のベースーエミツタ接合により
形成されたダイオードとの直列接続によつて形成され、
他方の読取専用メモリ・セルはシヨツトキ・ダイオード
４４及びトランジスタ４３のベースーエミツタ回路によ
つて形成される。この様にワード線１７とビツト線２０
又は２１との間に形成された回路は一方の２進値の記憶
状態を表わし、その回路が切断（好ましくは、シヨツト
キ・ダイオード４４又は４５の金属アノードを形成しな
いことにより）されているときは他方の２進値の記憶状
態を表わす。読取専用メモリ・アレイに於て、トランジ
スタ５８，６５及び関連素子はビツト線２０のための感
知回路を形成し、トランジスタ５９，７０及び関連素子
はビツト線２１のための独立した感知回路を形成する。
【図面の簡単な説明】
図面は本発明のデータ・メモリの一好実施例を示す回路
図である。 １２，１３，１４，１５・・・・・・メモリ・セル、１
７，１８・・・・・・ワード線、２０，２１，２２、２
３・・・・・・ビツト線、２５，２６・・・・・・ワー
ド駆動回路、２７，２８・・・・・・線、３０，３１・
・・・・・感知増幅器、３３，３４，３５，３６・・・
・・出力線、４０・・・・・・ビツト選択回路、４２，
４３・・・・・・バイポーラ・トランジスタ、４４，４
５，４６，４７，５５・・・・・・シヨツトヰ・ダイオ
ード、５０，５３，５４，６０，６３・・・・・抵抗、
５１，５２，５８，５９，６５，６８，７０・・・・・
・トランジスタ、６１，６４・・・・・・電位点、７１
・・・・・・ノード。

Claims (1)

    【特許請求の範囲】
  1. １ ベース及びコレクタを交差接続した単一エミッタ端
    子の２つのバイポーラ・トランジスタを含むメモリセル
    であつて、コレクタをワード線に一方のトランジスタの
    エミッタを１対のビット線の一方に他方のトランジスタ
    のエミッタを１対のビット線の他方に接続したものと、
    前記１対のビット線のそれぞれに接続した感知増幅器と
    を備えるメモリ装置において、前記感知増幅器はコレク
    タが前記ビット線に接続された第１トランジスタと、エ
    ミッタ及びベースを第１トランジスタと共通接続しコレ
    クタを感知出力とする第２トランジスタと、ビット線に
    於て増加した電流に相当するベース電流を第１トランジ
    スタに供給して第１トランジスタのコレクターエミッタ
    回路を低インピーダンスに維持する第１及び第２トラン
    ジスタの共通のベースに接続された電流源と、を備え、
    前記１対のビット線に接続された２つの前記感知増幅器
    の第１トランジスタのエミッタは前記メモリ・セルの２
    つのトランジスタのエミッタを低インピーダンスを結合
    させるよう共通に接続されていることを特徴とするメモ
    リ装置。
JP55157760A 1979-12-28 1980-11-11 低インピ−ダンス感知増幅器を有し読取専用メモリ及び読取一書込メモリに共用可能なメモリ装置 Expired JPS594787B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10781279A 1979-12-28 1979-12-28
US107812 1979-12-28

Publications (2)

Publication Number Publication Date
JPS5698778A JPS5698778A (en) 1981-08-08
JPS594787B2 true JPS594787B2 (ja) 1984-01-31

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ID=22318616

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EP (1) EP0031492B1 (ja)
JP (1) JPS594787B2 (ja)

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Also Published As

Publication number Publication date
JPS5698778A (en) 1981-08-08
EP0031492A2 (de) 1981-07-08
EP0031492A3 (en) 1981-07-22
EP0031492B1 (de) 1983-03-09

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