DE19818779A1

DE19818779A1 - Halbleitervorrichtung

Info

Publication number: DE19818779A1
Application number: DE19818779A
Authority: DE
Inventors: Shigeru Kusunoki
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1997-08-26
Filing date: 1998-04-27
Publication date: 1999-03-11
Also published as: KR19990023084A; US6492676B2; US20030034520A1; JPH1168105A; US6963100B2; US20020153572A1; US6066880A; KR100271745B1

Description

Die vorliegende Erfindung betrifft eine Halbleitervorrichtung und insbesondere eine Gate-Elektrode eines Transistors mit isoliertem Gate oder Isolierschicht-Transistors und eine Elektrode eines Kondensators.

In einem Isolierschicht-Transistor nach dem Stand der Technik wurde eine sogenannte Skalierung durchgeführt, bei der eine Betriebsversorgungsspannung im Hinblick auf den Hot-Carrier- Widerstand und die Zuverlässigkeit einer Gate-Isolierschicht bzw. eines Gate-Isolierfilms im Zusammenhang mit einer feine ren Struktur eines Elements niedrig eingestellt wird.

In einem Kurzkanal-Transistor, der eine geringe Kanallänge hat, ist ein Sättigungsstrom IDsat allgemein proportional zu einer Differenz (VG-Vth) zwischen einer Gate-Spannung VG und einer Schwellenspannung Vth. Aus diesem Grund ist dann, wenn die Gate-Spannung VG gleich einer Versorgungsspannung VDD ist, der Sättigungsstrom IDsat proportional zu einer Diffe renz (VDD-Vth) zwischen der Versorgungsspannung und der Schwellenspannung.

Um einen Kurzschlußstrom einer Schaltung zu unterdrücken und einen Transistor sicher abzuschalten, sollte Strom, der zwi schen einem Gate und einer Source fließt, wenn die Gate-Spannung VG gleich oder kleiner ist als die Schwellenspan nung, das heißt ein Unter-Schwellenwert-Strom bzw. Unter schwellenstrom, unterdrückt werden.

Ein Strom IOFF, der fließt, wenn die Gate-Spannung 0 V ist, das heißt im AUS-Zustand, wird durch Gleichung 1 berechnet, in der eine zum Erhöhen des Unterschwellenstromes um eine Ziffer erforderliche Gate-Spannung VG, das heißt ein Unter schwellenkoeffizient, durch S dargestellt ist und eine Schwellenspannung Vth auf VG eingestellt ist, die angelegt wird, wenn ein Drain-Strom ID für 1,0 µm einer Gate-Breite W gleich 0,1 µA ist:
Der Unterschwellenkoeffizient wird physikalisch durch Glei chung 2 berechnet:

IOFF = 0,1 µA × 10^-(Vth/S) (1)

worin k die Boltzmann-Konstante bezeichnet, q eine Elementar ladung bezeichnet, e die Basis eines natürlichen Logarithmus bezeichnet, T eine absolute Temperatur bezeichnet, CB die Ka pazität einer Verarmungsschicht zwischen einem Kanal und ei nem Substrat bezeichnet, Cit eine Kapazität auf der Basis ei nes Grenzflächenzustandes eines Gate-Oxidfilms bezeichnet und COX eine Kapazität des Gate-Oxidfilms bezeichnet.

Wenn CB und Cit gleich 0 sind, wird S = 60 mV/Dekade bei ei ner Raumtemperatur von 300 K erhalten. Wenn CB und Cit nicht gleich 0 sind, wird S = 70 bis 100 mV/Dekade erhalten. Bei spielsweise wird dann, wenn ein Strom IOFF im AUS-Zustand für eine Gate-Breite von 1,0 µm in einem allgemeinen Transistor auf 0,1 pA eingestellt ist und ein Unterschwellenkoeffizient S auf 85 mV/Dekade eingestellt ist, Vth durch Gleichung 3 auf 0,51 V eingestellt, wenn eine Drain-Spannung VD eine Versor gungsspannung VDD ist. Dieser Wert wird nicht variiert, wenn ein Standard des Stromes IOFF im AUS-Zustand und ein Wert des Unterschwellenkoeffizienten S nicht geändert werden, auch wenn die Versorgungsspannung VDD verringert wird.

Demgemäß wird auch dann, wenn die Versorgungsspannung niedrig eingestellt ist, wenn eine feinere Struktur hergestellt wird, die Schwellenspannung Vth nicht der Skalierung unterzogen, da der Strom IOFF im AUS-Zustand beschränkt ist. Andererseits ist der Sättigungsstrom IDsat proportional zu (VDD-Vth). Daher wird eine Stromansteuerungskraft reduziert und eine Ar beitsgeschwindigkeit eines Elements wird in einigen Fällen verringert, wenn eine feinere Struktur geschaffen wird.

In einem Transistor, der eine niedrige Schwellenspannung Vth hat, ist nach der Erzeugung einer feineren Struktur die Stör stellenkonzentration eines Kanals niedrig. Aus diesem Grund wird ein Durchgriff verursacht, so daß ein Strom fließt, der nicht durch die Gate-Spannung VG gesteuert werden kann. Folg lich führt eine Schaltung eine fehlerhafte Operation aus.

In dem Fall, in dem ein Transistor für die Ausgangsstufe der Schaltung oder dergleichen verwendet wird, wird eine Versor gungsspannung VDD1, die an den Transistor angelegt ist, manch mal höher eingestellt als eine Versorgungsspannung VDD von anderen Schaltungsabschnitten. In demselben Transistor wird beispielsweise eine Spannung von 0 V bis VDD als eine Gate-Spannung VG und eine Spannung von 0 V bis VDD1 als eine Drain-Spannung VD angelegt. In diesem Fall ist eine maximale Spannung, die an eine Gate-Isolierschicht angelegt wird, VDD1, wenn die Gate-Spannung VG 0 V ist und die Drain-Spannung VD VDD1 ist. In einem derartigen Transistor sollte daher die Dicke des Gate-Isolierfilms für ein elektrisches Feld beständig sein, das eine Intensität hat, die aus VDD1/tOX erhalten wird.

Die vorstehend genannten Tatsachen werden weiter unter Bezug auf Fig. 72 bis 74 beschrieben. In Fig. 72 bilden ein p-Kanal-MOS-Transistor M1 und ein n-Kanal-MOS-Transistor M2 ei nen Inverter. Eine an einen Eingangsanschluß des Inverters angelegte Eingangsspannung VIN hat einen Wert von 0 V oder 2,5 V. Eine Spannung von 5 V wird an eine Source des Trans istors M1 angelegt und eine Erdspannung VSS (0 V) wird an ei ne Source des Transistors M2 angelegt. Mit einer derartigen Struktur beträgt eine Ausgangsspannung VOUT 5 V, wenn die Eingangsspannung VIN 0 V ist, und eine maximale Spannung (5 V) wird zwischen einem Drain und einem Gate des Transistors M2 angelegt. Dabei wird die maximale Spannung (5 V) ebenfalls zwischen einem Drain und einem Gate des Transistors M1 ange legt.

In Fig. 73 bilden p-Kanal-MOS-Transistoren M3 und M5 und n-Kanal-MOS-Transistoren M4 und M6 eine ODER-Schaltung. Die Transistoren M4 und M6 sind parallelgeschaltet. Parallelge schaltete Elemente, die die Transistoren M4 und M6 sowie die Transistoren M3 und M5 enthalten, sind in Reihe geschaltet. Eine Versorgungsspannung VG wird an eine Source des Trans istors M5 angelegt. Ein Verbindungspunkt der Drains der par allelgeschalteten Elemente und des Transistors M3 wirkt als ein Ausgangsanschluß. Eine Eingangsspannung VIN1, die an die Gates der Transistoren M3 und M4 angelegt wird, und eine Ein gangsspannung VIN2, die an die Gates der Transistoren M5 und M6 angelegt wird, werden gemeinsam innerhalb eines Bereiches von 0 V bis 2,5 V geändert. Aus diesem Grund wird eine maxi male Spannung (5 V) zwischen den Gates und den Drains der Transistoren M4 und M6 angelegt, wenn die Eingangsspannungen VIN1 und VIN2 0 V sind, und die maximale Spannung (5 V) wird zwischen Gate und Source des Transistors M5 angelegt, wenn die Eingangsspannung VIN2 beispielsweise 0 V ist.

In Fig. 74 bilden p-Kanal-MOS-Transistoren M7 und M9 und n-Kanal-MOS-Transistoren M8 und M10 eine NAND-Schaltung. Die Transistoren M7 und M9 sind parallelgeschaltet. Parallelge schaltete Elemente, die die Transistoren M7 und M9 bzw. die Transistoren M8 und M10 enthalten, sind in Reihe geschaltet. Eine Versorgungsspannung VDD ist an die Sources der Trans istoren M7 und M9 angelegt. Die Drains der Transistoren M7 und M9 sind mit einem Ausgangsanschluß verbunden. Ein Drain des Transistors M8 ist ebenfalls mit demselben Ausgangsan schluß verbunden. Eine Erdspannung VSS (0 V) wird an eine Source des Transistors M10 angelegt. Eine Eingangsspannung VIN1, die an die Gates der Transistoren M7 und M8 abgegeben wird, und eine Eingangsspannung VIN2, die an die Gates der Transistoren M9 und M10 abgegeben wird, werden gemeinsam in nerhalb eines Bereiches von 0 V bis 2,5 V geändert. Aus die sem Grund wird eine maximale Spannung (5 V) zwischen dem Gate und dem Drain des Transistors M8 angelegt und die maximale Spannung wird ebenfalls zwischen die Gates und die Drains der Transistoren M7 und M9 angelegt, wenn eine der Eingangsspan nungen VIN1 oder VIN2 beispielsweise 0 V ist.

Fig. 75 zeigt einen typischen Querschnitt eines Hauptteiles des Isolierschicht-Transistors nach dem Stand der Technik. In dem Fall, in dem der in Fig. 75 gezeigte Transistor ein n-Kanal-MOS-Transistor ist, bezeichnet Bezugszeichen 1 ein Si liziumsubstrat des p-Typs, das einen spezifischen Widerstand von einigen Ωcm bis einigen 10 Ωcm und eine kristallographi sche Achse <100< hat, Bezugszeichen 2 bezeichnet eine p-Quellschicht bzw. ein p-Well, das in der Nähe einer Oberflä che des Siliziumsubstrats 1 gebildet ist, Bezugszeichen 3 be zeichnet eine Kanaldotierungszone, die in dem p-Well 2 gebil det ist und zur Steuerung eines Schwellenwertes und zum Ver hindern des Durchgriffs dient, Bezugszeichen 4 bezeichnet ei nen Gate-Isolierfilm, der auf einer der Hauptebenen des Sili ziumsubstrats unter Verwendung eines Siliziumoxidfilms als Material gebildet ist, Bezugszeichen 5 bezeichnet eine Gate-Elektrode, die auf dem Gate-Isolierfilm unter Verwendung ei nes polykristallinen Siliziumfilms als Material gebildet ist, der mit Phosphor mit hoher Konzentration dotiert ist, Bezugs zeichen 6 bezeichnet eine Drain-Region, die auf einer der Hauptebenen des p-Well 2 gebildet ist und eine Drain-Region 61 enthält, die eine hohe Störstellenkonzentration hat, und eine Drain-Region 62, die eine niedrige Störstellenkonzentra tion hat, Bezugszeichen 7 bezeichnet eine Source-Region, die auf einer der Hauptebenen des p-Well 2 gebildet ist und eine Source-Region 71, die eine hohe Störstellenkonzentration hat, und eine Source-Region 72 hat, die eine niedrige Störstellen konzentration hat, Bezugszeichen 8 bezeichnet eine Substrat elektrode des p-Typs, die eine hohe Störstellenkonzentration hat, um dem Siliziumsubstrat 1 oder dem p-Well 2 von einer der Hauptebenen des Siliziumsubstrats 1 ein elektrisches po tential zu geben, Bezugszeichen 9 bezeichnet einen Isolier film zum Isolieren des in der Zeichnung dargestellten Iso lierschicht-Transistors von anderen Bauteilen, wie z. B. der Substratelektrode 8 und dergleichen, Bezugszeichen 10 be zeichnet eine Region, die in der Nähe der Gate-Elektrode 5 vorgesehen ist, deren Leitfähigkeitstyp umgekehrt ist, um ei nen Kanal zu bilden, wenn eine positive Spannung an die Gate-Elektrode 5 angelegt wird, und Bezugszeichen 11 bezeichnet eine Seitenwand, die an einer Seite der Gate-Elektrode 5 vor gesehen ist und gewöhnlich aus einem Siliziumoxidfilm oder einem Siliziumnitridfilm gebildet ist.

Fig. 76 und 77 sind vergrößerte typische Ansichten, die ei nen Querschnitt eines Hauptteils einer Struktur des Siliziumsubstrats 1 zeigen, das in der Nähe des Gate-Isolierfilms 4 in Fig. 75 gemäß Beispielen vorgesehen ist, die voneinander verschieden sind. Die Kanaldotierungsregion 3 wird nur durch eine Halbleiterregion 3p des p-Typs gebildet, wie in Fig. 76 gezeigt, oder durch eine Halbleiterregion 3n des n-Typs und die Halbleiterregion 3p des p-Typs gebildet, wie Fig. 77 zeigt.

Wenn ein in Fig. 77 dargestellter Transistor eingeschaltet wird, wird unter der Halbleiterregion 3n ein Kanal gebildet.

Fig. 78 zeigt einen typischen Querschnitt eines Hauptteiles eines n-Kanal-MOS-Transistors, der mit einer hohen Spannung arbeitet und einer der MOS-Leistungs-Transistoren des verti kalen Typs gemäß dem Stand der Technik ist. In Fig. 78 be zeichnet Bezugszeichen 1A ein Siliziumsubstrat, Bezugszeichen 3A bezeichnet eine Kanaldotierungsregion, die auf einer der Hauptebenen des Siliziumsubstrats 1A gebildet ist und dazu dient, einen Schwellenwert zu steuern und einen Durchgriff zu verhindern, Bezugszeichen 4A bezeichnet einen Gate-Isolier film, der an den Seiten einer Vielzahl von Gräben gebildet ist, die senkrecht zu der Zeichnungsebene verlaufen, und zwar unter Verwendung eines Siliziumoxidfilms als Material, Be zugszeichen 5A bezeichnet eine Gate-Elektrode, die so vorge sehen ist, daß sie die Gräben auffüllt, auf welchen der Gate-Isolierfilm 4A gebildet ist, Bezugszeichen 61A bezeichnet ei ne Drain-Region, die durch Dotieren der anderen Hauptebenen des Siliziumsubstrats 1A mit einer Störstelle des n-Typs ge bildet ist, die eine hohe Konzentration hat, Bezugszeichen 62A bezeichnet eine Drain-Region, die mit einer Störstelle des n-Typs dotiert ist, die eine vergleichsweise niedrigere Konzentration als die der Drain-Region 61A hat, die eine hohe Störstellenkonzentration hat und in Kontakt mit dieser steht, Bezugszeichen 71A bezeichnet eine Source-Region, die in Kon takt mit dem Gate-Isolierfilm 4A durch Dotieren einer der Hauptebenen des Siliziumsubstrats 1A mit Störstellen des n-Typs, die eine hohe Konzentration haben, gebildet wird, Be zugszeichen 8A bezeichnet eine Substratelektrode des p-Typs, die eine hohe Störstellenkonzentration hat, die vorgesehen ist, um dem Siliziumsubstrat 1A oder dem p-Well 2A von einer der Hauptebenen des Siliziumsubstrats 1A ein elektrisches Po tential zu verleihen, Bezugszeichen 10A bezeichnet eine Regi on, die in der Nähe der Gate-Elektrode 5A vorgesehen ist, de ren Leitfähigkeitstyp umgekehrt wird, um einen Kanal zu bil den, wenn eine positive Spannung an die Gate-Elektrode 5A an gelegt wird, und Bezugszeichen 11A bezeichnet eine Seiten wand, die an beiden Seiten der Gate-Elektrode 5A auf dem Si liziumsubstrat 1A vorgesehen ist und gewöhnlich aus einem Si liziumoxidfilm oder einem Siliziumnitridfilm gebildet ist.

Fig. 79 ist eine Kurve, die die Beziehung zwischen einer Ga te-Spannung und einem Source-Drain-Strom in dem in Fig. 75 oder 78 gezeigten MOS-Transistor zeigt, die erhalten wird, wenn eine Source eine Spannung von 0 V hat, eine optionale positive Spannung an ein Drain abgegeben wird und ein Sub strat eine Spannung von 0 V hat oder eine optionale negative Spannung. In Fig. 79 bezeichnet eine strichpunktierte Linie einen Fall, in dem die Gate-Isolierfilme 4 und 4A dünn sind und beispielsweise eine Dicke von 8 nm haben, und eine unter brochene Linie bezeichnet den Fall, in dem die Strukturen von Abschnitten, die von den Gate-Isolierfilmen 4 und 4A ver schieden sind, identisch sind, und nur die Gate-Isolierfilme 4 und 4A dick sind, beispielsweise eine Dicke von 20 nm ha ben. Aus Fig. 79 ist ersichtlich, daß eine Gate-Source-Spannung zum Ein-/Ausschalten des Transistors mit isoliertem Gate bzw. Isolierschicht-Transistors, das heißt eine Schwel lenspannung, angehoben wird, wenn die Dicke des Gate-Isolier films erhöht wird, und abgesenkt wird, wenn diese Dicke ver ringert wird.

Wenn der Transistor im AUS-Zustand ist und in einen EIN-Zustand gebracht wird, ist die Dicke des Gate-Isolierfilms konstant. Daher erfüllt ein Unterschwellenkoeffizient S, der ein Kehrwert jedes der maximalen Gradienten S1 und S2 einer Kurve in Fig. 79 ist, physikalisch Gleichung 4 und die maxi malen Gradienten S1 und S2 werden nicht verändert. In Glei chung 4 bezeichnet k eine Boltzmann-Konstante, T bezeichnet eine absolute Temperatur und q bezeichnet eine Elementarla dung.

Fig. 80 zeigt eine Beziehung zwischen einer Gate-Spannung und einer Gate-Drain-Kapazität CGD und einer Gate-Source-Kapa zität CGS und eine Beziehung zwischen der Gate-Spannung und einer Gate-Substratkapazität CGB in dem MOS-Transistor in Fig. 75 oder 78.

Die Gate-Kapazität wird nachfolgend beschrieben. Die Gate-Kapazität schließt die Gate-Drain-Kapazität CGD, die Gate-Source-Kapazität CGS und die Gate-Substratkapazität CGB ein. Allgemein ist die Gate-Drain-Kapazität CGD eine Summe einer Streukapazität, die auf der Seite einer Gate-Elektrode er zeugt wird, und einer Überlappungskapazität eines Abschnitts, in dem das Gate mit dem Drain überlappt, wenn die Gate-Spannung VG kleiner ist als die Schwellenspannung Vth, und ist gleich einer Oxidfilmkapazität COX, wenn die Gate-Spannung VG größer ist als die Schwellenspannung Vth.

Die Gate-Source-Kapazität ist eine Summe der Streukapazität und der Überlappungskapazität innerhalb des gesamten Gate-Spannungsbereichs.

Die Gate-Substratkapazität CGB ist gleich einem Wert, der durch Subtrahieren einer Überlappungskapazität COV von der Oxidfilmkapazität COX innerhalb eines Bereiches erhalten wird, in dem der Kanal angereichert ist, das heißt die Gate-Spannung VG ist kleiner als eine Flachbandspannung VFB und wird beinahe durch (COX-COV) × CB/(COX + CB) erhalten, wenn VFB < VG < Vth, und wird auf 0 gesetzt, wenn VG < Vth.

Aus Fig. 80 ist ersichtlich, daß die Gate-Kapazität mit der Oxidfilmkapazität COX zusammenfällt, wenn der Transistor in einem stabilen Zustand außerhalb eines Übergangsbereiches ist, in dem sein EIN/AUS-Zustand geschaltet wird.

In dem vorstehend beschriebenen Isolierschicht-Transistor nach dem Stand der Technik wird polykristallines Silizium, das einen niedrigen spezifischen Widerstand und eine hohe Konzentration hat, für die Gate-Elektrode 5 verwendet. In dem Isolierschicht-Transistor nach dem Stand der Technik wird ferner ein Siliziumoxidfilm, der eine kleine Grenzflächenzu stands-Trapdichte hat, hauptsächlich als der Gate-Isolierfilm verwendet. Auf diese Weise hatte der Isolierschicht-Trans istor eine hohe Zuverlässigkeit.

Die japanischen Patentoffenlegungsschriften 3-293767, 57-54372 und 54-87192 beschreiben Beispiele, bei welchen der Leitfähigkeitstyp einer Gate-Elektrode von demjenigen einer Source-Drain-Region verschieden ist und die Gate-Elektrode eine hohe Konzentration hat.

Die japanischen Patentoffenlegungsschriften 7-273212 und 7-321220 beschreiben Beispiele, bei welchen die in den vorste hend genannten Veröffentlichungen aufgezeigten Strukturen auf einen Transistor angewendet sind, der einen eingebetteten Ka nal hat.

Zusätzlich beschreibt die japanische Patentoffenlegungs schrift 6-61437 ein Beispiel, in dem ein ferroelektrischer Film für einen Gate-Isolierfilm verwendet wird, der die in den vorstehend genannten Veröffentlichungen aufgezeigten Strukturen hat.

Die japanischen Patentoffenlegungsschriften 5-235335 und 7-202178 beschreiben Beispiele, in welchen ein Material, das einen kleinen Bandabstand hat, für eine Gate-Elektrode ver wendet wird.

Die japanische Patentoffenlegungsschrift 60-32354 beschreibt ein Beispiel, in dem ein Teil einer Gate-Elektrode einen niedrigen Widerstand hat.

Der Isolierschicht-Transistor nach dem Stand der Technik hat den vorstehend beschriebenen Aufbau. Der Unterschwellen koeffizient S ist größer als 60 mV/Dekade bei Raumtemperatur während des EIN-/AUS-Schaltens. Daher wird auch dann, wenn die Versorgungsspannung durch Skalierung verringert wird, die Schwellenspannung nicht der Skalierung unterzogen, wenn der Strom im AUS-Zustand konstant gehalten wird. Folglich wird die Stromansteuerungskraft reduziert.

Im Gegensatz dazu wird der Strom im AUS-Zustand erhöht, wenn die Schwellenspannung der Skalierung unterzogen wird. Folg lich wird eine logische Amplitude verringert, die Verlustlei stung wird gesteigert und der im Standby-Zustand verbrauchte Strom, das heißt ein Standby-Strom wird erhöht und eine Spei cherfähigkeit wird verringert, wenn der Transistor für ein DRAM oder dergleichen verwendet wird.

In einem in Fig. 78 dargestellten Leistungselement sind bei spielsweise eine Kapazität, die in einem Zustand erhalten wird, in dem ein Gate aus ist, das heißt eine Überlappungska pazität, und eine Gate-Substratkapazität gesteigert. Zusätz lich ist eine Versorgungsspannung höher als eine Gate-Span nung in dem Leistungselement. Daher ist ein Verstärkungsfak tor groß und eine Gate-Kapazität, die als eine Miller-Kapa zität wirkt, wird stark erhöht. Auf diese Weise wird in dem Fall, in dem die Gate-Kapazität groß ist, die Schaltgeschwin digkeit vermindert, so daß der Schaltverlust erhöht wird.

Ferner ist in dem Fall, in dem eine Vielzahl von Schaltungen, die verschiedene Versorgungsspannungen haben, auf einem Chip vorgesehen sind, die Versorgungsspannung manchmal höher als die Versorgungsspannung von anderen Schaltungsabschnitten eingestellt. In Abhängigkeit von dem Transistor wird eine Spannung, die höher als die Spannungen von anderen Schal tungsabschnitten ist, an den Gate-Isolierfilm angelegt. Als Resultat sollte der Gate-Isolierfilm eines Transistors in ei ner Ausgangsstufe gegen eine Spannung beständig sein, die beispielsweise höher ist als die Spannungen von Transistoren in anderen Schaltungsabschnitten. Daher sollte die Dicke des Gate-Isolierfilms erhöht werden. Aufgrund der Reduzierung der Stromansteuerungskraft wird die Arbeitsgeschwindigkeit ver ringert und die Effizienz bei dem Anlegen eines elektrischen Gate-Feldes an einen Kanal wird reduziert, so daß ein Durch griff verursacht wird.

In Anbetracht der vorstehend genannten Probleme ist es Aufga be der vorliegenden Erfindung, eine Funktion zur Veränderung einer Gate-Kapazität zu einer Gate-Elektrode hinzuzufügen, um so zu verhindern, daß eine Stromansteuerungsfähigkeit auf grund eines Abfalles der Versorgungsspannung mit der Skalie rung abgesenkt wird, und um einen Schaltverlust zu vermin dern. Ferner ist es Aufgabe der Erfindung, eine Chip-Lei stungsfähigkeit zu verbessern, um ein elektrisches Feld eines Gate-Isolierfilms zu entlasten, wenn zwei oder mehr Arten von Versorgungsspannungen für eine auf demselben Chip gebildete integrierte Schaltung verwendet werden. Ferner ist es Aufgabe der vorliegenden Erfindung, die Leistungsfähigkeit eines Kon densators zu verbessern, der eine Kapazität und eine effekti ve Dicke eines dielektrischen Films verändern kann, um die Eigenschaften des Kondensators in Abhängigkeit von der Ver wendung zu optimieren.

Die Lösung der Aufgabe ergibt sich aus den Patentansprüchen. Unteransprüche beziehen sich auf bevorzugte Ausführungsformen der Erfindung. Dabei sind auch andere Kombinationen von Merk malen als in den Unteransprüchen beansprucht möglich.

Ein erster Aspekt der vorliegenden Erfindung ist auf eine Halbleitervorrichtung gerichtet, enthaltend eine Gate-Elektrode, die einer ersten Halbleiterregion gegenüberliegend vorgesehen ist, in der ein Kanal zu bilden ist, wobei ein Ga te-Isolierfilm dazwischen gelegt ist, welche Gate-Elektrode eine zweite Halbleiterregion enthält, die in Kontakt mit dem Gate-Isolierfilm vorgesehen ist, wobei eine Verarmungsschicht in der zweiten Halbleiterregion erzeugt wird, wenn der Kanal isolierend ist, und eine Breite der Verarmungsschicht kleiner ist als in dem Fall, in dem der Kanal isolierend ist, oder die Verarmungsschicht verschwindet, wenn der Kanal leitend ist.

Ein zweiter Aspekt der vorliegenden Erfindung ist auf die Halbleitervorrichtung gemäß dem ersten Aspekt der vorliegen den Erfindung gerichtet, wobei die zweite Halbleiterregion einen Leitfähigkeitstyp hat, der einem Leitfähigkeitstyp ei ner Source-Region oder einer Drain-Region entgegengesetzt ist, die in Kontakt mit der ersten Halbleiterregion vorgese hen sind.

Ein dritter Aspekt der vorliegenden Erfindung ist auf die Halbleitervorrichtung gemäß dem ersten Aspekt der vorliegen den Erfindung gerichtet, wobei die Gate-Elektrode eine Wider standsschicht hat, die einen Widerstandswert hat, der niedri ger ist als ein Widerstandswert der zweiten Halbleiterregion, welche Widerstandsschicht von einem Bereich des Gate-Isolier films getrennt ist, unter welchem Bereich der Kanal leitend sein soll.

Ein vierter Aspekt der vorliegenden Erfindung ist auf die Halbleitervorrichtung gemäß dem dritten Aspekt der vorliegen den Erfindung gerichtet, wobei eine Störstellenkonzentration der zweiten Halbleiterregion lokal an einem Ende der zweiten Halbleiterregion angereichert ist, das der Drain-Region nahe ist.

Ein fünfter Aspekt der vorliegenden Erfindung ist auf eine Halbleitervorrichtung gerichtet, enthaltend eine Gate-Elek trode, die einer ersten Halbleiterregion gegenüberliegend an geordnet ist, in der ein Kanal zu bilden ist, wobei ein Gate-Isolierfilm zwischen diese gelegt ist, welche Gate-Elektrode eine zweite Halbleiterregion enthält, die in Kontakt mit dem Gate-Isolierfilm vorgesehen ist, wobei eine Verarmungsschicht in der zweiten Halbleiterregion erzeugt wird, wenn der Kanal leitend ist, und eine Breite der Verarmungsschicht kleiner als in dem Fall ist, in dem der Kanal leitend ist, oder die Verarmungsschicht verschwindet, wenn der Kanal isolierend ist, und eine Verarmungsschicht unter der Bedingung gebildet wird, daß eine Höchstspannung, die der Halbleitervorrichtung zuzuführen ist, zwischen der Gate-Elektrode und einer Source-/Drain-Elektrode der Halbleitervorrichtung angelegt wird.

Ein sechster Aspekt der vorliegenden Erfindung ist auf die Halbleitervorrichtung gemäß dem ersten Aspekt der vorliegen den Erfindung gerichtet, wobei die erste Halbleiterregion in einer Halbleiterschicht gebildet ist, die auf einem Isolator vorgesehen ist.

Ein siebter Aspekt der vorliegenden Erfindung ist auf eine Halbleitervorrichtung gerichtet, enthaltend eine erste Gate-Elektrode, die eine erste Ebene hat, die einer ersten Halb leiterregion gegenüberliegend vorgesehen ist, in der ein Ka nal zu bilden ist, wobei ein erster Gate-Isolierfilm zwischen diese gelegt ist, einen zweiten Gate-Isolierfilm, der auf ei ner zweiten Ebene der ersten Gate-Elektrode gebildet ist, die der ersten Ebene gegenüberliegend vorgesehen ist, und eine zweite Gate-Elektrode, die der ersten Gate-Elektrode durch den zweiten Gate-Isolierfilm entgegengesetzt gebildet ist, wobei die zweite Gate-Elektrode eine zweite Halbleiterregion hat, die in Kontakt mit dem zweiten Gate-Isolierfilm vorgese hen ist, eine Verarmungsschicht in der zweiten Halbleiterre gion erzeugt wird, wenn eine erste Spannung angelegt wird, und eine Breite der Verarmungsschicht kleiner als in dem Fall ist, in dem die erste Spannung angelegt wird, oder die Verar mungsschicht verschwindet, wenn eine zweite Spannung angelegt wird, und die zweite Spannung einen stärkeren Stromfluß durch den Kanal als die erste Spannung verursacht.

Ein achter Aspekt der vorliegenden Erfindung ist auf die Halbleitervorrichtung gemäß einem der Aspekte von 1 bis 7 ge mäß vorliegender Erfindung gerichtet, wobei die Gate-Elek trode ein ferroelektrisches Material enthält.

Ein neunter Aspekt der vorliegenden Erfindung ist auf eine Halbleitervorrichtung gerichtet, enthaltend einen dielektri schen Film, der eine erste und eine zweite Hauptebene hat, eine erste Elektrode, die auf der ersten Hauptebene vorgese hen ist und aus einem Halbleiter gebildet ist, der einen er sten Leitfähigkeitstyp hat, und eine zweite Elektrode, die auf der zweiten Hauptebene vorgesehen ist und aus einem Halb leiter gebildet ist, der einen zweiten Leitfähigkeitstyp hat, der dem ersten Leitfähigkeitstyp entgegengesetzt ist, wobei die erste und die zweite Elektrode eine größere Breite der Verarmungsschichten haben, wenn eine Spannung, die einem Halbleiter des p-Typs ein positives Potential verleiht und einem Halbleiter des n-Typs ein negatives Potential verleiht, nicht angelegt wird, als wenn die Spannung angelegt wird.

Ein zehnter Aspekt der vorliegenden Erfindung ist auf die Halbleitervorrichtung gemäß dem achten Aspekt der vorliegen den Erfindung gerichtet, wobei der dielektrische Film ein ferroelektrisches Material enthält.

Gemäß dem ersten Aspekt der vorliegenden Erfindung kann eine virtuelle Dicke des Gate-Isolierfilms mit einer Veränderung der Verarmungsschicht, die auf der Gate-Elektrode gebildet ist, variiert werden, und Durchbruchspannungen des Kanals und des Gate-Isolierfilms eines Isolierschicht-Transistors können gesteuert werden. Folglich kann eine Charakteristik des Tran sistors verbessert werden.

Gemäß dem zweiten Aspekt der vorliegenden Erfindung wird das Fließen eines stärkeren Stromes durch den Kanal veranlaßt, wenn die zweite Spannung an die erste Halbleiterregion ange legt wird, als in dem Fall, in dem die erste Spannung an die erste Halbleiterregion angelegt wird. Mit anderen Worten ist die Breite der Verarmungsschicht in einem EIN-Zustand des Transistors kleiner als in einem AUS-Zustand desselben oder ist Null. Daher kann eine hohe Stromansteuerungskraft erzielt werden und ein Schaltverlust kann reduziert werden.

Gemäß dem dritten Aspekt der vorliegenden Erfindung ist es möglich, den Widerstandswert der Gate-Elektrode zu reduzie ren, deren Widerstand mit einer Verringerung der Störstellen konzentration vergleichsweise erhöht wird, die durch die Bil dung der Verarmungsschicht verursacht ist. Auf diese Weise kann verhindert werden, daß eine Arbeitsgeschwindigkeit ver mindert wird.

Gemäß dem vierten Aspekt der vorliegenden Erfindung wird der Abschnitt der Gate-Elektrode, der nahe der Drain-Region ist, aufgrund des Vorhandenseins der Widerstandsschicht unter Schwierigkeiten verarmt. Das Absenken der Stromansteuerungs kraft kann bedingt durch die Verarmungsschicht, die in der Drain-Region erzeugt wird, wenn der Transistor eingeschaltet wird, verhindert werden.

Gemäß dem fünften Aspekt der vorliegenden Erfindung wird eine wirksame Dicke des Gate-Isolierfilms mit einer Höchstspannung durch die erzeugte Verarmungsschicht gesteigert, so daß eine Durchbruchspannung des Gate-Isolierfilms des Transistors ver bessert werden kann.

Gemäß dem sechsten Aspekt der vorliegenden Erfindung ist der Kanal auf einer auf dem Isolator gebildeten Epitaxial-Schicht gebildet. Daher können die Effekte der Verarmung der Gate-Elektrode stärker gesteigert werden als in dem Fall, in dem ein ganzes Substrat aus einem Halbleiter gebildet wird.

Gemäß dem siebten Aspekt der vorliegenden Erfindung kann eine virtuelle Dicke des zweiten Gate-Isolierfilms mit einer Ver änderung der auf der zweiten Gate-Elektrode gebildeten Verar mungsschicht variiert werden und Durchbruchspannungen des Ka nals und des zweiten Gate-Isolierfilms des Isolierschicht-Tran sitors können gesteuert werden. Folglich kann eine Cha rakteristik des Transistors verbessert werden.

Gemäß dem achten Aspekt der vorliegenden Erfindung polari siert sich der Gate-Isolierfilm selbst spontan durch Ladun gen, die auf dem Gate-Isolierfilm durch ein Dielektrikum er zeugt werden. Folglich kann eine Schwellenspannung gesteigert werden, wenn der Isolierschicht-Transistor von einem EIN-Zustand in einen AUS-Zustand gebracht wird, und ein geringe rer Verluststrom kann erzielt werden. Durch die spontane Po larisierung des Gate-Isolierfilms kann die Schwellenspannung reduziert werden, wenn der Isolierschicht-Transistor von dem AUS-Zustand in den EIN-Zustand gebracht wird.

Gemäß dem neunten Aspekt der vorliegenden Erfindung kann eine Kapazität durch die Verarmungsschicht variiert werden und ei ne wirksame Dicke des dielektrischen Films kann verändert werden. Beispielsweise kann in dem Fall, in dem die Halblei tervorrichtung für eine Speicherzelle verwendet wird, ein Re fresh-Intervall erhöht werden und eine Kapazität einer Zelle, auf die nicht zugegriffen wird, wird reduziert, so daß die Schreibgeschwindigkeit und die Zuverlässigkeit verbessert werden können. Die Kapazität wird während des Lesens redu ziert. Folglich kann die Lesegeschwindigkeit gesteigert wer den.

Gemäß dem zehnten Aspekt der vorliegenden Erfindung kann eine Spannung, die angelegt wird, wenn in dem EIN- und AUS-Zustand die Verarmungsschicht erzeugt wird bzw. verschwindet, durch Ladungen gesteuert werden, die auf dem Gate-Isolierfilm durch das Dielektrikum erzeugt werden. Folglich können durch die Verarmungsschicht mehr Effekte erzielt werden.

Diese und weitere Merkmale, Aufgaben, Aspekte und Vorteile der vorliegenden Erfindung werden aus der folgenden detail lierten Beschreibung der vorliegenden Erfindung im Zusammen hang mit den beiliegenden Zeichnungen deutlich.

Fig. 1 ist eine schematische Ansicht, die ein Beispiel eines Isolierschicht-Transistors gemäß der ersten Ausführungsform zeigt;

Fig. 2 und 3 sind schematische Ansichten zur Erläuterung des Betriebsablaufes des Isolierschicht-Transistors in Fig. 1;

Fig. 4 ist eine Kurve, die eine Beziehung zwischen einer Ga te-Spannung und einem Source-Drain-Strom in dem Isolier schicht-Transistor in Fig. 1 zeigt;

Fig. 5 ist eine Kurve, die eine Beziehung zwischen einer Ga te-Spannung und einer Gate-Kapazität in dem Isolierschicht-Tran sistor in Fig. 1 zeigt;

Fig. 6 ist eine schematische Ansicht, die einen Querschnitt eines MOS-Kondensators zur Erläuterung eines Verfahrens zum Einstellen einer Verarmungsschicht zeigt;

Fig. 7 ist eine schematische Ansicht, die ein Beispiel eines Querschnitts eines Hauptteiles eines Isolierschicht-Trans istors gemäß einer zweiten Ausführungsform zeigt;

Fig. 8 ist eine schematische Ansicht, die ein Beispiel eines Querschnitts eines Hauptteiles eines Isolierschicht-Trans istors gemäß einer dritten Ausführungsform zeigt;

Fig. 9 ist eine schematische Ansicht, die ein Beispiel eines Querschnitts eines Hauptteiles eines Isolierschicht-Trans istors gemäß einer vierten Ausführungsform zeigt;

Fig. 10 ist eine Kurve, die eine Beziehung zwischen einer Gate-Spannung und einem Source-Drain-Strom gemäß der vierten Ausführungsform zeigt;

Fig. 11 bis 14 sind Prinzipdarstellungen zur Erläuterung des Betriebsablaufes des in Fig. 10 gezeigten Isolierschicht-Tran sistors;

Fig. 15A und 15B sind schematische Ansichten, die ein Bei spiel eines Querschnitts eines Gate-Isolierfilms gemäß der vierten Ausführungsform zeigen;

Fig. 16A und 16B sind schematische Ansichten, die ein weite res Beispiel des Querschnitts des Gate-Isolierfilms gemäß der vierten Ausführungsform zeigen;

Fig. 17A und 17B sind schematische Ansichten, die ein weite res Beispiel des Querschnitts des Gate-Isolierfilms gemäß der vierten Ausführungsform zeigen;

Fig. 18A und 18B sind schematische Ansichten, die ein weite res Beispiel des Querschnitts des Gate-Isolierfilms gemäß der vierten Ausführungsform zeigen;

Fig. 19 ist eine schematische Ansicht, die ein weiteres Bei spiel des Querschnitts des Hauptteiles des Isolier schicht-Transistors gemäß der vierten Ausführungsform zeigt;

Fig. 20 ist eine schematische Ansicht, die ein weiteres Bei spiel des Querschnitts des Hauptteiles des Isolier schicht-Transistors gemäß der vierten Ausführungsform zeigt;

Fig. 21 eine schematische Ansicht, die ein weiteres Beispiel des Querschnitts des Hauptteiles des Isolierschicht-Trans istors gemäß der vierten Ausführungsform zeigt;

Fig. 22 ist eine schematische Ansicht, die ein Beispiel ei nes Querschnitts eines Hauptteiles eines Isolier schicht-Transistors gemäß einer fünften Ausführungsform zeigt;

Fig. 23 bis 26 sind schematische Ansichten zur Erläuterung des Betriebsablaufes des in Fig. 21 gezeigten Isolier schicht-Transistors;

Fig. 27 ist eine schematische Ansicht, die ein weiteres Bei spiel des Querschnitts des Hauptteiles des Isolier schicht-Transistors gemäß der fünften Ausführungsform zeigt;

Fig. 28 ist eine schematische Ansicht, die ein weiteres Bei spiel des Querschnitts des Hauptteiles des Isolier schicht-Transistors gemäß der fünften Ausführungsform zeigt;

Fig. 29 ist eine schematische Ansicht, die ein weiteres Bei spiel des Querschnitts des Hauptteiles des Isolier schicht-Transistors gemäß der fünften Ausführungsform zeigt;

Fig. 30 ist eine schematische Ansicht, die ein Beispiel ei nes Querschnitts eines Hauptteiles eines Isolier schicht-Transistors gemäß einer sechsten Ausführungsform zeigt;

Fig. 31 ist eine schematische Ansicht, die ein Beispiel ei nes Querschnitts eines Hauptteiles eines Isolierschicht-Tran sistors gemäß einer siebten Ausführungsform zeigt;

Fig. 32 ist eine schematische Ansicht, die ein Beispiel ei nes Querschnitts eines Hauptteiles eines Isolierschicht-Tran sistors gemäß einer achten Ausführungsform zeigt;

Fig. 33 ist eine schematische Ansicht, die ein Beispiel ei nes Querschnitts eines Hauptteiles eines Isolierschicht-Tran sistors gemäß einer neunten Ausführungsform zeigt;

Fig. 34 ist eine schematische Ansicht, die ein weiteres Bei spiel des Querschnitts des Hauptteiles des Isolierschicht-Tran sistors gemäß der neunten Ausführungsform zeigt;

Fig. 35 ist eine schematische Ansicht, die ein weiteres Bei spiel des Querschnitts des Hauptteiles des Isolierschicht-Tran sistors gemäß der neunten Ausführungsform zeigt;

Fig. 36 ist eine schematische Ansicht, die ein weiteres Bei spiel des Querschnitts des Hauptteiles des Isolierschicht-Tran sistors gemäß der neunten Ausführungsform zeigt;

Fig. 37 ist eine schematische Ansicht, die ein Beispiel des Querschnitts eines Hauptteiles eines Isolierschicht-Trans istors gemäß der zehnten Ausführungsform zeigt;

Fig. 38 ist eine schematische Ansicht, die ein weiteres Bei spiel des Querschnitts des Hauptteiles des Isolierschicht-Tran sistors gemäß der zehnten Ausführungsform zeigt;

Fig. 39 ist eine schematische Ansicht, die ein weiteres Bei spiel des Querschnitts des Hauptteiles des Isolierschicht-Tran sistors gemäß der zehnten Ausführungsform zeigt;

Fig. 40 ist eine schematische Ansicht, die ein Beispiel ei nes Querschnitts eines Hauptteiles eines Isolierschicht-Tran sistors gemäß der elften Ausführungsform zeigt;

Fig. 41 ist eine schematische Ansicht, die ein weiteres Bei spiel des Querschnitts des Hauptteiles eines Isolierschicht-Tran sistors gemäß der elften Ausführungsform zeigt;

Fig. 42 ist eine schematische Ansicht, die ein weiteres Bei spiel des Querschnitts des Hauptteiles eines Isolierschicht-Tran sistors gemäß der elften Ausführungsform zeigt;

Fig. 43 ist eine schematische Ansicht, die ein Beispiel ei nes Querschnitts eines Hauptteiles eines Isolierschicht-Tran sistors zeigt, der einen CMOS-Inverter gemäß der zwölften Ausführungsform bildet;

Fig. 44 ist eine schematische Ansicht, die ein weiteres Bei spiel des Querschnitts des Hauptteiles des Isolierschicht-Tran sistors zeigt, der einen CMOS-Inverter gemäß der zwölften Ausführungsform bildet;

Fig. 45 ist eine schematische Ansicht, die ein weiteres Bei spiel des Querschnitts des Hauptteiles des Isolierschicht-Tran sistors zeigt, der einen CMOS-Inverter gemäß der zwölften Ausführungsform bildet;

Fig. 46 ist eine schematische Ansicht, die ein weiteres Bei spiel des Querschnitts des Hauptteil es des Isolierschicht-Tran sistors gemäß der zwölften Ausführungsform zeigt;

Fig. 47 ist eine Kurve, die den Betriebsablauf des Trans istors in Fig. 46 zeigt;

Fig. 48 ist eine schematische Ansicht, die ein Beispiel ei nes Querschnitts eines Isolierschicht-Transistors gemäß einer dreizehnten Ausführungsform zeigt;

Fig. 49 ist eine schematische Ansicht, die ein weiteres Bei spiel des Querschnitts eines Hauptteiles des Isolierschicht-Tran sistors gemäß der dreizehnten Ausführungsform zeigt;

Fig. 50 ist eine schematische Ansicht, die ein weiteres Bei spiel des Querschnitts eines Hauptteiles des Isolierschicht-Tran sistors gemäß der dreizehnten Ausführungsform zeigt;

Fig. 51 ist eine schematische Ansicht, die ein Beispiel ei nes Querschnitts eines Hauptteiles eines Isolierschicht-Tran sistors gemäß der vierzehnten Ausführungsform zeigt;

Fig. 52 ist eine schematische Ansicht, die ein weiteres Bei spiel des Querschnitts des Hauptteiles des Isolierschicht-Tran sistors gemäß der vierzehnten Ausführungsform zeigt;

Fig. 53 bis 56 sind Prinzipdarstellungen zur Erläuterung des Betriebsablaufes des in Fig. 51 gezeigten Isolierschicht-Tran sistors;

Fig. 57 ist eine schematische Ansicht, die ein Beispiel ei nes Querschnitts eines Hauptteiles eines Isolierschicht-Tran sistors gemäß einer fünfzehnten Ausführungsform zeigt;

Fig. 58 ist eine schematische Ansicht, die ein Beispiel ei nes Querschnitts eines Hauptteiles eines Isolierschicht-Tran sistors gemäß einer sechzehnten Ausführungsform zeigt;

Fig. 59 ist eine schematische Ansicht, die ein weiteres Bei spiel des Querschnitts eines Hauptteiles des Isolierschicht-Tran sistors gemäß der sechzehnten Ausführungsform zeigt;

Fig. 60 ist eine schematische Ansicht, die ein weiteres Bei spiel des Querschnitts eines Hauptteiles des Isolierschicht-Tran sistors gemäß der sechzehnten Ausführungsform zeigt;

Fig. 61 bis 65 sind schematische Ansichten, die weitere Bei spiele des Querschnitts des Hauptteiles des Isolierschicht-Tran sistors gemäß der sechzehnten Ausführungsform zeigen;

Fig. 66 ist eine schematische Ansicht, die ein Beispiel ei nes Querschnitts eines Hauptteiles eines Isolierschicht-Tran sistors gemäß einer siebzehnten Ausführungsform zeigt;

Fig. 67 ist eine schematische Ansicht, die ein Beispiel ei nes Querschnitts eines Hauptteiles eines Isolierschicht-Tran sistors gemäß der achtzehnten Ausführungsform zeigt;

Fig. 68 ist eine schematische Ansicht, die einen Überblick einer Struktur eines DRAM gemäß einer neunzehnten Ausfüh rungsform zeigt;

Fig. 69 ist eine schematische Ansicht, die einen Überblick einer weiteren Struktur eines DRAM gemäß der neunzehnten Aus führungsform zeigt;

Fig. 70 und 71 sind Prinzipdarstellungen zur Erläuterung des Betriebsablaufes eines Kondensators gemäß einer zwanzigsten Ausführungsform;

Fig. 72 ist ein Schaltbild, das den Aufbau eines Inverters unter Verwendung eines MOS-Transistors zeigt;

Fig. 73 ist ein Schaltbild, das der Aufbau einer ODER-Schaltung unter Verwendung des MOS-Transistors zeigt;

Fig. 74 ist ein Schaltbild, das einen Aufbau einer NAND-Schaltung unter Verwendung des MOS-Transistors zeigt;

Fig. 75 ist eine schematische Ansicht, die ein Beispiel ei nes Querschnitts eines Hauptteiles eines n-Kanal-MOS-Trans istors gemäß dem Stand der Technik zeigt;

Fig. 76 ist eine typische vergrößerte Ansicht, die einen Ab schnitt zeigt, der eine Kanaldotierungsregion des n-Kanal-MOS-Transistors nach dem Stand der Technik umgibt;

Fig. 77 ist eine typische vergrößerte Ansicht, die den Ab schnitt zeigt, der die Kanaldotierungsregion des n-Kanal-MOS-Tran sistors nach dem Stand der Technik umgibt;

Fig. 78 ist eine schematische Ansicht, die ein Beispiel ei nes Querschnitts eines Hauptteiles eines MOS-Leistungstrans istors des vertikalen Typs gemäß dem Stand der Technik zeigt;

Fig. 79 ist eine Kurve, die eine Beziehung zwischen einer Gate-Spannung und einem Source-Drain-Strom des MOS-Trans istors in Fig. 75 oder 78 zeigt; und

Fig. 80 ist eine Kurve, die eine Beziehung zwischen der Ga te-Spannung und einer Gate-Kapazität des MOS-Transistors in Fig. 75 oder 78 zeigt.

Erste Ausführungsform

Fig. 1 ist eine schematische Ansicht, die einen Querschnitt eines Hauptteiles einer Struktur bzw. des Aufbaues eines Iso lierschicht-Transistors, bzw. eines Transistors mit isolier tem Gate, gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigt. In Fig. 1 bezeichnet Bezugszeichen 12 eine Gate-Elektrode, die auf einem Gate-Isolierfilm 4 aus einem Halbleiter gebildet ist, der eine niedrige Störstellenkonzen tration hat, und dieselben Bezugszeichen wie in Fig. 75 be zeichnen die entsprechenden Abschnitte. Die Gate-Elektrode ist aus einem polykristallinen Siliziumfilm gebildet, der mit einem Dotierungsmittel, wie z. B. Bor mit einer niedrigen Kon zentration dotiert ist. Aus diesem Grund unterscheidet sich der Leitfähigkeitstyp der Gate-Elektrode 12 von demjenigen einer Source-Drain-Region.

Im Gegensatz zu den genannten Dokumenten zum Stand der Tech nik (japanische Patentoffenlegungsschriften 3-293767, 57-54372 und 54-87192), die Beispiele beschrieben haben, in wel chen ein Leitfähigkeitstyp einer Gate-Elektrode sich von dem jenigen einer Source-Drain-Region unterscheidet und die Gate-Elektrode eine hohe Konzentration hat, ist es ein Merkmal der vorliegenden Erfindung, daß eine Eigenschaft der Gate-Elektrode 12, beispielsweise eine Störstellenkonzentration, in der Weise niedrig eingestellt wird, daß die Nachbarschaft des Gate-Isolierfilms 4 der Gate-Elektrode 12 verarmt wird, wenn der Transistor in einem AUS-Zustand ist, und die Verar mungsschicht verschwindet, wenn der Transistor in einem EIN-Zustand ist. Fig. 2 und 3 sind schematische Ansichten zur Erläuterung eines Zustandes der Gate-Elektrode in dem EIN-Zustand und dem AUS-Zustand des Isolierschicht-Transistors. In derselben Region wird in dem AUS-Zustand eine in Fig. 2 gezeigte Verarmungsschicht 12a gebildet und verschwindet in dem EIN-Zustand und eine Anreicherungsschicht 12b, die in Fig. 3 gezeigt ist, wird beispielsweise gebildet. Die Einstel lung der Störstellen des Gate-Isolierfilms 12 wird nachfol gend beschrieben.

Fig. 4 ist eine Kurve, die eine Beziehung zwischen einer Ga te-Spannung und einem Source-Drain-Strom zeigt, welche erhal ten wird, wenn in dem in Fig. 1 gezeigten MOS-Transistor ei ne Source eine Spannung von 0 V hat, eine optionale positive Spannung an ein Drain abgegeben wird und ein Substrat eine Spannung von 0 V hat oder eine optionale negative Spannung. In Fig. 4 bezeichnet eine strichpunktierte Linie den Fall, in dem der Gate-Isolierfilm 4 des Isolierschicht-Transistors nach dem Stand der Technik, der in Fig. 75 gezeigt ist, dünn ist, beispielsweise eine Dicke von 8 nm hat, und eine unter brochene Linie bezeichnet den Fall, in dem die Strukturen von anderen Abschnitten als dem Gate-Isolierfilm 4 gleich sind wie in dem Fall, in dem der Gate-Isolierfilm 4 eine Dicke von 8 nm hat, und nur der Gate-Isolierfilm 4 dick ist, beispiels weise eine Dicke von 20 nm hat, und eine durchgezogene Linie bezeichnet den Fall, in dem der Gate-Isolierfilm 4 dünn ist, beispielsweise eine Dicke von 8 nm hat, und zwar in dem in Fig. 1 gezeigten Isolierschicht-Transistor. Wenn der Trans istor in dem AUS-Zustand ist, wird die Dicke des Gate-Isolierfilms effektiv durch die Verarmungsschicht erhöht, die auf der Gate-Elektrode 12 gebildet wird, so daß ein Strom mit einer hohen Schwellenspannung unterbrochen werden kann. Wenn der Transistor in dem EIN-Zustand ist, wird ein elektrisches Feld von der Gate-Elektrode 12 zu einer Region 10 erzeugt, die voneinander nur durch den Gate-Isolierfilm 4 getrennt sind, ohne daß eine Verarmungsschicht auf der Gate-Elektrode 12 erzeugt wird. Folglich kann eine Inversionsschicht in ei nem Kanal effizient gebildet werden. Auf diese Weise kann ei ne hohe Stromansteuerungskraft erzielt werden.

Aus Fig. 4 ist ersichtlich, daß ein Gradient der Kurve steil wird, da eine Spannung zum Einschalten des Transistors erhöht wird, und eine Spannung zum Ausschalten des Transistors nicht verändert wird, so daß dadurch ein Unterschwellenkoeffizient S reduziert wird und eine Schwellenspannung eingestellt wird, die niedriger ist als nach dem Stand der Technik.

Fig. 5 zeigt eine Beziehung zwischen einer Gate-Spannung und einer Gate-Drain-Kapazität CGD und einer Gate-Source- Kapazität CGS und eine Beziehung zwischen der Gate-Spannung und einer Gate-Substrat-Kapazität CGB in dem in Fig. 1 ge zeigten MOS-Transistor. Wie Fig. 5 zeigt, ist offensicht lich, daß die Gate-Substratkapazität CGB verringert wird und eine Gate-Kapazität kleiner ist als eine Oxidfilmkapazität COX, wenn der Transistor in dem AUS-Zustand ist. In derselben Weise wie bei dem Stand der Technik ist offensichtlich, daß die Gate-Kapazität mit der Oxidfilmkapazität COX zusammen fällt, wenn der Transistor in dem EIN-Zustand ist. Da die Ga te-Kapazität in dem AUS-Zustand klein ist, wird ein Schalt verlust verringert, wenn der Isolierschicht-Transistor einge schaltet wird. Folglich kann ein Betriebsablauf des Elements ohne weiteres rascher ausgeführt werden.

Wenn der Transistor in dem EIN-Zustand ist, wird die effekti ve Dicke des Gate-Isolierfilms 4 durch die Verarmungsschicht erhöht, so daß eine Durchbruchspannung des Gate-Isolierfilms in dem EIN-Zustand verbessert wird. Auch wenn die Dicke des Gate-Isolierfilms nicht verändert wird, kann die Durchbruch spannung des Gate-Isolierfilms gesteuert werden. Andererseits wurde in dem Fall, in dem Isolierschicht-Transistoren mit verschiedenen Durchbruchspannungen auf demselben Substrat ge formt werden sollten, die Abscheidung herkömmlicherweise mehrmals durchgeführt, um die Dicke des Gate-Isolierfilms während der Herstellung zu steuern. Aus diesem Grund wird ei ne Störstelle aus einem Resist oder dergleichen in den Gate-Isolierfilm gemischt, was zu einer Verringerung der Zuverläs sigkeit des Gate-Isolierfilms führt. Demgemäß kann ein Prozeß zur Herstellung einer integrierten Schaltung vereinfacht wer den und die Zuverlässigkeit des Gate-Isolierfilms kann ver bessert werden, indem eine Störstellenkonzentration der Gate-Elektrode zur Bildung der Verarmungsschicht gesteuert wird.

Nachfolgend werden die Bedingungen zur Bildung der Verar mungsschicht auf der Gate-Elektrode 12 in einem AUS-Zustand anhand eines MOS-Kondensators, der einen p-Kanal hat, als Beispiel beschrieben. In einem in Fig. 6 gezeigten Silizium substrat wird eine Störstellenkonzentration (Na1-Nd1) unter Verwendung einer Akzeptorkonzentration Na1 und einer Donator konzentration Nd1 des Siliziumsubstrats dargestellt, eine Breite einer Verarmungsschicht 1a wird durch xd1 dargestellt, eine Dielektrizitätskonstante durch ε S1 dargestellt, eine Elektronenaffinität wird durch χ S1 dargestellt, ein Bandab stand wird durch Eg1 dargestellt und eine Differenz zwischen einem Eigen-Ferminiveau und einem Quasi-Ferminiveau wird durch Φ b1 dargestellt. In einer in Fig. 6 gezeigten Gate-Elektrode 12 wird eine Störstellenkonzentration durch (Na2-Nd2) unter Verwendung eine Akzeptorkonzentration Na2 und ei ner Donatorkonzentration Nd2 der Gate-Elektrode 12 darge stellt, eine Breite einer Verarmungsschicht 12a wird durch xd2 dargestellt, eine Dielektrizitätskonstante wird durch ε S2 dargestellt, eine Elektronenaffinität wird durch χ S2 dar gestellt, ein Bandabstand wird durch Eg2 dargestellt und eine Differenz zwischen einem Eigen-Ferminiveau und einem Quasi-Ferminiveau wird durch Φ b2 dargestellt. In einem in Fig. 6 gezeigten Isolierfilm wird ferner eine Kapazität durch COX dargestellt, eine Dicke wird durch tOX dargestellt, eine Dichte des Grenzflächenzustands wird durch NSS dargestellt und eine festgelegte Ladungsverteilung durch ρ(x) darge stellt.

Unter der Annahme, daß die Gate-Elektrode 12 eine Halbleiter schicht des p-Typs mit einer niedrigen Störstellenkonzentra tion ist, erfolgt die folgende Beschreibung. Zunächst wird durch Gleichung 5 eine Beziehung zwischen einer gesamten Raumladung Qsc und einer Ladungsmenge eines Minoritätsträgers Qn erhalten.

QSC=Qn+q.(Na1-Nd1).xd1+q.(Nd2-Na2).xd1 (5)

Eine Beziehung zwischen einer Verarmungsschichtbreite und ei ner Spannung VS1, die an das Siliziumsubstrat 1 angelegt wird, und einer Spannung VS2, die an die Gate-Elektrode 12 angelegt wird, wird durch Gleichung 6 erhalten.

Wenn eine Gate-Spannung Vg und eine rückwärtige Gate-Spannung Vb unter Berücksichtigung einer Flachbandspannung Vfb gegeben sind, haben die an die Gate-Elektrode 12, den Gate-Isolier film 4 und das Siliziumsubstrat 1 angelegten Spannungen eine in Gleichung 7 gezeigte Beziehung.

Aus den Gleichungen 5 bis 7 wird Qn = 0 in einem tiefen Ver armungszustand eingestellt, so daß Gleichung 8 erhalten wird.

Unter Berücksichtigung eines Zustandes, in dem der Kanal mit Vg = 0 angereichert wird, das heißt eines Zustandes, in dem xd1 = 0 und Vg-Vb + Vfb < 0 erfüllt sind, wird eine Verar mungsschichtbreite xd2 durch Gleichung 9 berechnet.

Eine Bedingung, daß die Gate-Elektrode 12 verarmt wird, wobei die Gate-Spannung Vg = 0 ist, ist xd2 < 0 (Vg = 0), das heißt Vg-Vfb < 0. Eine Bedingung, daß die Gate-Elektrode 12 ange reichert wird, wobei die Gate-Spannung Vg = Vgx, ist xd2 ≦ 0 (Vg = Vgx), das heißt (Vb-Vfb) ≦ Vgx. Aus diesen Bedingun gen wird eine Bedingung zur Verarmung und zur Anreicherung der Gate-Elektrode 12 als 0 < (Vb-Vfb) ≦ Vgx erhalten. Die Flachbandspannung Vfb wird durch Gleichung 10 berechnet.

Wenn eine effektive Gase-Kapazität gleich oder kleiner als 90% durch die Verarmung der Gate-Elektrode mit einer Gate-Spannung Vg = 0 ist, haben die Effekte der vorliegenden Er findung einen signifikanten Unterschied für Fehler und der gleichen. Diese Tatsache wird durch Gleichung 11 ausgedrückt. Die Gleichung 11 wird umgeformt, so daß die Gleichung 12, die eine Störstellenkonzentration der Gate-Elektrode 12 aus drückt, erhalten wird. Eine obere Grenze der Konzentration der Gate-Elektrode 12 liegt in dem durch Gleichung 12 ausge drückten Bereich.

Beispielsweise sind in dem Fall, in dem eine Dicke eines Oxidfilms durch tOX = 10 nm dargestellt ist, ein Gate-Elektrodenmaterial durch Si dargestellt ist und Vb-Vfb = 0,01 V in Gleichung 12, die Bedingungen erfüllt, wenn die Störstellenkonzentration der Gate-Elektrode 6,33 × 10¹⁶ cm^-3 oder niedriger ist. Dabei wird die Gate-Elektrode 12 mit ei ner Breite von 6,58 nm verarmt, wenn die Störstellenkonzen tration derselben 3 × 10¹⁶ cm^-3 beträgt, und wird mit einer Breite von 3,28 nm verarmt, wenn die Störstellenkonzentration derselben 6,33 × 10¹⁶ cm^-3 beträgt.

Wenn die Gate-Spannung Vg 0 V ist, wird die Verarmungsschicht auf der Gate-Elektrode 12 gebildet. Genauer ausgedrückt kann dann, wenn die folgenden Bedingungen (1) bis (6) und derglei chen erfüllt sind (Vb-Vfb) ohne weiteres auf einen positi ven Wert eingestellt werden. Im Fall (1) kann dann, wenn die Flachbandspannung Vb positiv ist, die Bedingung der Flach bandspannung Vfb gelockert werden. In den Fällen (2) bis (6) wird die Flachbandspannung Vfb verringert, wie durch die Gleichung 10 angegeben, und andere Bedingungen zur Reduzie rung der Flachbandspannung Vfb und eine Bedingung für die rückwärtige Gate-Spannung Vb können gelockert werden.

(1) In dem Fall, in dem ein Siliziumsubstrat des p-Typs ver wendet wird, wird die rückwärtige Gate-Spannung Vb auf eine positive Spannung eingestellt (die gleich oder kleiner als Φ S ist) . Φ S stellt eine Schwellenspannung einer Diode dar, die zwischen einer Source und einer Kanaldotierungsregion ge bildet ist. (2) Die Elektronenaffinität χ S2 eines Gate-Elektrodenmaterials wird kleiner eingestellt als χ S1 eines Kanalmaterials (Siliziumsubstrat). (3) Ein Bandabstand Eg2 des Gate-Elektrodenmaterials wird kleiner eingestellt als ein Bandabstand Eg1 des Kanalmaterials. (4) Eine Differenz Φ b2 zwischen einem Eigen-Ferminiveau und einem Quasi-Ferminiveau des Gate-Elektrodenmaterials wird größer eingestellt als eine Differenz Φ b1 zwischen einem Eigen-Ferminiveau und einem Quasi-Ferminiveau des Kanalmaterials. Mit anderen Worten wird eine Gate-Elektrode verwendet, die eine Störstellenkonzentra tion hat, die höher als diejenige eines Kanals ist. (5) Eine positive Grenzflächenzustandsdichte NSS wird an einer Grenz fläche zwischen dem Gate-Isolierfilm 4 und der Gate-Elektrode 12 erzeugt. (6) Eine positive festgelegte Ladung wird in den Gate-Isolierfilm 4 eingeführt.

Indem beispielsweise Germanium als das Gate-Elektrodenma terial verwendet wird, kann eine Bedingung von -Vbf = 0,28 V aus Tabelle 1 erzielt werden, auch wenn die Differenz Φ b2 zwischen dem Eigen-Ferminiveau und einem Quasi-Ferminiveau des Gate-Elektrodenmaterials gleich ist. Eine Legierung aus Silizium und Germanium hat einen Wert zwischen Silizium und Germanium als einfachen Substanzen. Daher kann eine Bedingung von 0 < -Vbf < 0,28 V erzielt werden. Die Bedingungen von (1) bis (6), die vorstehend beschrieben wurden, sind umgekehrt, wenn das Gate-Elektrodenmaterial den n-Typ aufweist.

Tabelle 1

Während verschiedene Bedingungen unter der Bedingung erzielt wurden, daß in der Beschreibung der ersten Ausführungsform die Verarmung mit einer Gate-Spannung Vg von 0 V verursacht wurde, kann ein Wert der Gate-Spannung Vg für die Verarmung auf einen anderen Wert als 0 V eingestellt werden, wenn eine Signalamplitude beispielsweise 0 V nicht einschließt oder ei ne negative Spannung einschließt. Wenn die Verarmungsschicht breite in diesem Fall verändert wird, können dieselben Effek te wie in der ersten Ausführungsform erzielt werden.

Folglich muß die Verarmungsschicht nicht innerhalb eines Be reiches der Gate-Spannung Vg vollständig verschwinden. Wenn die Verarmungsschichtbreite verändert wird, können dieselben Effekte wie in der ersten Ausführungsform erzielt werden.

Zweite Ausführungsform

Fig. 7 ist eine schematische Ansicht, die einen Querschnitt eines Hauptteiles einer Struktur eines n-Kanal-Isolier schicht-Transistors gemäß einer zweiten Ausführungsform der vorliegenden Erfindung zeigt. In Fig. 7 bezeichnet Bezugs zeichen 13 einen Gate-Isolierfilm, der eine positive Grenz flächenzustandsdichte an einer Grenzfläche zu einer Gate-Elektrode 12 erzeugt hat, und dieselben Bezugszeichen wie in Fig. 1 bezeichnen entsprechende Abschnitte.

Während eine Grenzfläche zu einem Siliziumsubstrat 1 die Grenzflächenzustandsdichte erzeugen kann, besteht die Grenz fläche zu der Gate-Elektrode 12 bevorzugt unter Berücksichti gung der Transistoreigenschaften, wie etwa Elektronenmobili tät und dergleichen.

Um die Effekte der zweiten Ausführungsform zu erzielen, ist die in einem p-Kanal-Isolierschicht-Transistor zu erzeugende Grenzflächenzustandsdichte negativ.

Der Isolierschicht-Transistor gemäß der zweiten Ausführungs form zeigt dieselben Effekte wie derjenige der ersten Ausfüh rungsform. Zusätzlich kann beispielsweise die Gate-Elektrode 12 ohne weiteres verarmt werden und eine Störstellenkonzen tration einer Kanaldotierungsregion kann vergleichsweise hoch eingestellt werden. Das heißt, daß die anderen Bedingungen für die Verarmung gelockert werden können.

Dritte Ausführungsform

Fig. 8 ist eine schematische Ansicht, die einen Querschnitt eines Hauptteiles einer Struktur eines Isolierschicht-Trans istors gemäß einer dritten Ausführungsform der vorliegenden Erfindung zeigt. In Fig. 8 bezeichnet Bezugszeichen 14 einen Gate-Isolierfilm, in den eine positive feststehende Ladung eingeführt ist, und die gleichen Bezugszeichen wie in Fig. 1 bezeichnen entsprechende Abschnitte.

Der Isolierschicht-Transistor gemäß der dritten Ausführungs form hat dieselben Effekte wie die der ersten Ausführungs form. Zusätzlich kann beispielsweise eine Gate-Elektrode 12 ohne weiteres verarmt werden und eine Störstellenkonzentrati on einer Kanaldotierungsregion kann vergleichsweise hoch ein gestellt werden. Das heißt, daß die anderen Bedingungen für die Verarmung gelockert werden können.

Vierte Ausführungsform

Fig. 9 ist eine schematische Ansicht, die einen Querschnitt eines Hauptteiles einer Struktur eines Isolierschicht-Trans istors gemäß einer vierten Ausführungsform der vorliegenden Erfindung zeigt. In Fig. 9 bezeichnet Bezugszeichen 15 einen Gate-Isolierfilm, der aus einem ferroelektrischen Material gebildet ist, und die gleichen Bezugszeichen wie in Fig. 1 bezeichnen entsprechende Abschnitte. Fig. 10 ist eine Kurve, die eine Beziehung zwischen einer Gate-Spannung und einem Ga te-Source-Drain-Strom zeigt, der erhalten wird, wenn ein fer roelektrischer Film für den Gate-Isolierfilm verwendet wird.

Fig. 11 und 12 sind schematische Ansichten, die den Be triebsablauf des Isolierschicht-Transistors in diesem Fall zeigen. In Fig. 11 und 12 sind Abschnitte der Struktur in Fig. 9, die für die Beschreibung nicht erforderlich sind, beispielsweise eine Seitenwand 11 und dergleichen, weggelas sen. Fig. 11 zeigt einen Zustand, in dem eine Versorgungs spannung VDD an eine Gate-Elektrode 12 angelegt wird, die aus einem Halbleiter des p-Typs gebildet ist. Der Gate-Isolier film 15 ist aus einem ferroelektrischen Material gebildet. Daher wird eine positive Ladung durch spontane Polarisierung auf einer Seite nahe dem Gate-Isolierfilm 15 erzeugt. Diese Ladung wirkt so, daß sie keine Verarmungsschicht auf der Ga te-Elektrode 12 erzeugt, sondern eine Anreicherungsschicht 12b auf dieser erzeugt. Aus diesem Grund hat der Transistor eine hohe Schwellenspannung, wenn er aus einem EIN-Zustand in einen AUS-Zustand gebracht wird, und hat einen niedrigen un ter dem Schwellenwert liegenden Verluststrom in dem AUS-Zustand, wie Fig. 10 zeigt.

Wenn eine Erdspannung VSS an die Gate-Elektrode 12 angelegt wird, wird eine positive Ladung durch spontane Polarisierung auf einer Seite des Gate-Isolierfilms 15 erzeugt, die nahe der Gate-Elektrode 12 ist, wie Fig. 12 zeigt. Die positive Ladung wirkt in derselben Weise wie die festgelegte Ladung gemäß der dritten Ausführungsform. Im Vergleich zum Stand der Technik kann daher eine höhere Stromansteuerungskraft mit ei ner niedrigeren Schwellenspannung erzielt werden, wenn der Transistor von dem AUS-Zustand in den EIN-Zustand in dersel ben Weise wie bei der ersten Ausführungsform gebracht wird. Ferner kann die Gate-Elektrode 12 ohne weiteres verarmt wer den und eine Störstellenkonzentration einer Kanaldotierungs region kann ohne weiteres vergleichsweise hoch eingestellt werden.

Ferner ist der Gate-Isolierfilm 15 aus dem ferroelektrischen Material gebildet. Daher kann eine Schwellenspannung durch spontane Polarisierung des Gate-Isolierfilms 15 selbst ge steigert werden, wenn der Isolierschicht-Transistor von einem EIN-Zustand in den AUS-Zustand gebracht wird, und ein niedri gerer Verluststrom kann erzielt werden. Zusätzlich kann die Schwellenspannung durch die spontane Polarisierung des Gate-Isolierfilms 15 verringert werden, wenn der Isolierschicht-Tran sistor von dem AUS-Zustand in den EIN-Zustand gebracht wird.

Die vorstehend genannten Effekte können auch in einem p-Kanal-Isolierschicht-Transistor erzielt werden. Fig. 13 und 14 sind Ansichten, die Fig. 11 und 12 jeweils entsprechen. Fig. 13 zeigt einen Zustand, in dem eine Versorgungsspannung VDD an eine Gate-Elektrode 12, die aus einem Halbleiter des n-Typs gebildet ist, und eine Kanaldotierungsregion 3 ange legt wird. In diesem Fall wird eine negative Ladung an einer Seite des Gate-Isolierfilms 15 erzeugt, die nahe der Gate-Elektrode 12 ist, und zwar unter dem Einfluß, daß die Versor gungsspannung VDD an die Gate-Elektrode 12 angelegt wird. Fig. 14 zeigt einen Zustand, in dem eine Erdspannung VSS an die Gate-Elektrode 12 angelegt wird und die Versorgungsspan nung VDD an die Kanaldotierungsregion 3 angelegt ist. In die sem Zustand wird eine positive Ladung auf der Seite des Gate-Isolierfilms 15 erzeugt, die nahe der Gate-Elektrode 12 ist, und zwar unter dem Einfluß, daß die Erdspannung VSS an die Gate-Elektrode 12 angelegt ist. Die Gate-Elektrode 12 hat ei nen n-Leitfähigkeitstyp. Entgegen dem Fall, in dem die Gate-Elektrode 12 einen p-Leitfähigkeitstyp hat, wird daher in dem in Fig. 13 gezeigten Zustand eine Verarmungsschicht 12a ge bildet.

Der Gate-Isolierfilm 15 wird nicht immer nur aus einem ferro elektrischen Material gebildet. Ein in Fig. 15A und 15B ge zeigter Gate-Isolierfilm ist hauptsächlich aus dem ferroelek trischen Material gebildet. Der Fall, in dem der Gate-Iso lierfilm hauptsächlich aus dem ferroelektrischen Material ge bildet ist, schließt jedoch einen Fall ein, in dem eine Dünnschicht 17 aus Platin, Goldsilizid oder dergleichen gebildet ist, was für die Funktion des Gate-Isolierfilms 15 gemäß vor liegender Erfindung nicht sehr wichtig ist, jedoch verwendet wird, um dessen mechanische Festigkeit oder dergleichen aus zugleichen, wie Fig. 15B zeigt, sowie den Fall, in dem der Gate-Isolierfilm nur aus einem ferroelektrischen Material 16 gebildet ist, wie in Fig. 15A gezeigt. Während die aus Pla tin, Goldsilizid oder dergleichen gebildete Schicht 17 zur Verbesserung der Anhaftung vorgesehen ist, ist diese so dünn, daß der in Fig. 11 bis 14 gezeigte Betriebsablauf nicht be einträchtigt ist.

Fig. 16A und 16B bis Fig. 18A und 18B zeigen den Gate-Isolierfilm 15, der durch eine Kombination eines ferroelek trischen Films und eines Isolierfilms gebildet ist. Fig. 16A und 16B zeigen den Fall, in dem ein ferroelektrischer Film 16 auf einem Isolierfilm 18 gebildet ist, der auf einem Silizi umsubstrat vorgesehen ist, Fig. 17A und 17B zeigen den Fall, in dem der Isolierfilm 18 auf dem ferroelektrischen Film 16 gebildet ist, der auf dem Siliziumsubstrat vorgesehen ist, und Fig. 18A und 18B zeigen den Fall, in dem der ferroelek trische Film 16 zwischen die Isolierfilme 18 gelegt ist. Fig. 16B, 17B und 18B zeigen Fälle, in welchen der Dünnfilm 17, der aus Platin oder dergleichen gebildet ist, verwendet wird, um die Anhaftung des Isolierfilms 18 an dem ferroelek trischen Film 16 zu verbessern.

In dem Fall, in dem eine Seitenwand 20, die aus einem ferro elektrischen Material gebildet ist, wie in Fig. 19 gezeigt verwendet wird, eine aus einem ferroelektrischen Material ge bildete Schicht 21 entlang einer Innenwand einer Seitenwand 11 vorgesehen ist, wie Fig. 20 zeigt, oder ein ferroelektri scher Film bis zu einer Region 22 hinauf gebildet ist, die unter der Seitenwand 11 vorgesehen ist, wie Fig. 21 zeigt, ist es möglich die Effekte zu verbessern, daß eine höhere Stromansteuerungskraft mit einer niedrigeren Schwellenspan nung in einem EIN-Zustand erzielt werden kann, und ein nied rigerer Unterschwellen-Verluststrom mit einer höheren Schwel lenspannung in einem AUS-Zustand im Vergleich zu dem vorste hend genannten Aufbau erzielt werden kann.

Fünfte Ausführungsform

In jedem der Isolierschicht-Transistoren gemäß der ersten bis vierten Ausführungsform ist der Leitfähigkeitstyp der Gate-Elektrode von demjenigen der Source-Drain-Region verschieden. Auch wenn der Leitfähigkeitstyp der Gate-Elektrode gleich demjenigen der Source-Drain-Region ist, kann eine Verarmungs schicht ohne weiteres auf der Gate-Elektrode unter Verwendung eines ferroelektrischen Materials für einen Gate-Isolierfilm und durch geeignetes Einstellen einer Störstellenkonzentrati on derselben gebildet werden.

Fig. 22 ist eine schematische Ansicht, die einen Querschnitt eines Hauptteiles einer Struktur eines Isolierschicht-Trans istors gemäß einer fünften Ausführungsform der vorliegenden Erfindung zeigt. In Fig. 22 bezeichnet Bezugszeichen 23 eine Gate-Elektrode, die aus einem Halbleiter gebildet ist, der einen Leitfähigkeitstyp hat, der sowohl von dem einer Source- Region 7 als auch einer Drain-Region 6 verschieden ist, und die gleichen Bezugszeichen wie in Fig. 9 bezeichnen entspre chende Abschnitte.

Wenn der in Fig. 22 gezeigte Isolierschicht-Transistor einen n-Kanal hat, hat die Gate-Elektrode 23 einen n-Leitfähig keitstyp. Der in diesem Fall auszuführende Betriebsablauf wird unter Bezug auf Fig. 23 und 24 beschrieben. In Fig. 23 und 24 sind Abschnitte des in Fig. 22 gezeigten Aufbaus, die zur Beschreibung nicht erforderlich sind, beispielsweise eine Seitenwand 11 und dergleichen, weggelassen. Fig. 23 zeigt einen Zustand, in dem eine Versorgungsspannung VDD an die Ga te-Elektrode 23 angelegt wird. Eine Erdspannung VSS wird an eine Kanaldotierungsregion angelegt und ein Gate-Isolierfilm 15 erzeugt eine negative Ladung durch spontane Polarisierung auf einer Seite nahe der Gate-Elektrode 23. Unter diesem Ein fluß wird in einer Region der Gate-Elektrode 23, die in Kon takt mit dem Gate-Isolierfilm 15 vorgesehen ist, eine Verar mungsschicht 23a gebildet.

Wenn die Erdspannung VSS an die Gate-Elektrode 23 angelegt wird, verschwindet die Verarmungsschicht 23a und eine Anrei cherungsschicht 23b wird durch spontane Polarisierung des Ga te-Isolierfilms 15 in einer Region der Gate-Elektrode 23 ge bildet, die in Kontakt mit dem Gate-Isolierfilm 15 vorgesehen ist, wie Fig. 24 zeigt.

Zusätzlich zu den gleichen Effekten wie denjenigen der ersten Ausführungsform hat der Isolierschicht-Transistor gemäß der fünften Ausführungsform die Effekte, daß während einer Verän derung von einem EIN-Zustand in einen AUS-Zustand eine Schwellenspannung erhöht werden kann und ein niedrigerer Ver luststrom durch die Ladungen erzielt werden kann, die durch die spontane Polarisierung des ferroelektrischen Materials bedingt sind.

Ferner kann der Transistor gemäß der fünften Ausführungsform einen Schwellenwert reduzieren, wenn er von einem AUS-Zustand in einen EIN-Zustand gebracht wird. Daher kann die Stroman steuerungskraft noch weiter erhöht werden.

Fig. 25 und 26 sind schematische Ansichten zur Erläuterung des Betriebes eines p-Kanal-Isolierschicht-Transistors. In dem p-Kanal-Isolierschicht-Transistor hat eine Gate-Elektrode 23 einen p-Leitfähigkeitstyp und eine Versorgungsspannung VDD wird an eine Kanaldotierungsregion 3 angelegt. Wenn die Ver sorgungsspannung VDD an die Gate-Elektrode 23 angelegt wird, wird auf einer Seite des Gate-Isolierfilms 15, die der Gate-Elektrode 23 nahe ist, eine negative Ladung erzeugt und eine Anreicherungsschicht 23 wird in einer Region der Gate-Elektrode 23 erzeugt, die in Kontakt mit dem Gate-Isolierfilm 15 vorgesehen ist, wie Fig. 25 zeigt. Wenn eine Erdspannung VSS an die Gate-Elektrode 23 angelegt wird, wird auf der Sei te des Gate-Isolierfilms 15, die nahe an der Gate-Elektrode 23 ist, eine positive Ladung erzeugt und eine Verarmungs schicht 23a wird in der Region der Gate-Elektrode 23 erzeugt, die in Kontakt mit dem Gate-Isolierfilm 15 vorgesehen ist, wie Fig. 26 zeigt. Wenn der Transistor in dem EIN-Zustand ist, können dieselben Effekte wie die in einem n-Kanal-MOS-Tran sistor erzielt werden.

In dem Fall, in dem eine Seitenwand 20, die aus einem ferro elektrischen Material gebildet ist, wie in Fig. 27 darge stellt verwendet wird, eine aus einem ferroelektrischen Mate rial gebildete Schicht 24 entlang einer Innenwand einer Sei tenwand 11 vorgesehen ist, wie Fig. 28 zeigt, oder ein fer roelektrischer Film bis hinauf zu einer Region 22 gebildet ist, die unter der Seitenwand 11 vorgesehen ist, wie Fig. 29 zeigt, können die vorstehend genannten Effekte verbessert werden.

Sechste Ausführungsform

Fig. 30 ist eine typische vergrößerte Ansicht, die einen Querschnitt eines Hauptteiles in der Nähe eines Kanals eines Isolierschicht-Transistors gemäß einer sechsten Ausführungs form zeigt. Der in Fig. 30 gezeigte Isolierschicht-Trans istor hat eine Kanaldotierungsregion 3, die von zwei Schich ten gebildet wird, das heißt einer ersten Region 31 eines p-Typs und einer zweiten Region 32 eines n-Typs. Eine Halblei terschicht 32 des n-Typs ist auf einer Oberfläche der Kanal dotierungsregion 3 vorgesehen, die unter einem Gate-Isolier film 4 gebildet ist, das heißt einer Region 10, wo ein Kanal gebildet werden soll. Der andere Abschnitt der Kanaldotie rungsregion 3 ist die erste Region 31. Andere Abschnitte, wie etwa eine Gate-Elektrode und dergleichen, haben denselben Aufbau wie diejenigen des Isolierschicht-Transistors gemäß der ersten Ausführungsform.

Der in Fig. 30 gezeigte Isolierschicht-Transistor ist ein Transistor der Bauart mit versenktem Kanal nach dem Stand der Technik. Wenn die Kanaldotierungsregion zwei Schichten hat, wird ein Unterschwellenkoeffizient bedingt durch eine parasi täre Kapazität erhöht, die durch einen pn-Übergang in der Ka naldotierungsregion erzeugt wird.

In dem Isolierschicht-Transistor, in dem eine Gate-Elektrode 12 verarmt wird, wird jedoch eine effektive Dicke des Gate-Isolierfilms 4 mit einer angelegten Gate-Spannung verändert, so daß der Unterschwellen-Koeffizient reduziert werden kann. Auf diese Weise kann das Problem nach dem Stand der Technik gelöst werden.

Durch einen versenkten Kanal kann die erste Region 31 des p-Typs, die mit Störstellen mit einer vergleichsweise hohen Konzentration dotiert ist, einen Durchgriff unterdrücken. Ferner wird eine Eigenschaft der zweiten Region 32, wie etwa eine Störstellenkonzentration, gesteuert, so daß eine Schwel lenspannung des Isolierschicht-Transistors gesteuert werden kann.

Auch wenn die Störstellenkonzentration der Kanaldotierungsre gion 3 verringert wird, wird der Durchgriff mit Schwierigkei ten verursacht. Zusätzlich steuert die zweite Region 32 die Schwellenspannung. Aus diesem Grund ist es einfach, zu ver hindern, daß die Schwellenspannung des Transistors aufgrund einer Reduzierung einer Austrittsarbeit der Gate-Elektrode 12, die durch Verwendung einer Halbleiterschicht des p-Typs für die Gate-Elektrode 12 verursacht ist, gesteigert wird.

Wenn der Isolierschicht-Transistor einen p-Kanal hat, ist der Leitfähigkeitstyp der Gate-Elektrode 12 demjenigen sowohl der ersten als auch der zweiten Region 31 und 32 der Kanaldotie rungsregion 3 entgegengesetzt.

Siebte Ausführungsform

Fig. 31 ist eine schematische Ansicht, die einen Querschnitt eines Hauptteiles einer Struktur eines Isolierschicht-Trans istors gemäß einer siebten Ausführungsform der vorliegenden Erfindung zeigt. In Fig. 31 bezeichnen dieselben Bezugszei chen wie in Fig. 1 entsprechende Abschnitte, und Bezugszei chen 121 bezeichnet eine Gate-Elektrode, die eine Halbleiter region 121a einschließt, die aus einem Halbleiter mit einer niedrigen Störstellenkonzentration gebildet ist, und einen elektrischen Leiter 121b, der auf einem Gate-Isolierfilm 4 gebildet ist und eine größere Austrittsarbeit als die einer Kanalregion 10 hat. Die Halbleiterregion 121a wird aus einem polykristallinen Siliziumfilm gebildet, der beispielsweise mit Bor dotiert ist, das eine niedrige Konzentration hat. Der Leitfähigkeitstyp der Gate-Elektrode 121 ist von dem der Source-Drain-Region verschieden.

In diesem Fall ist es möglich, dieselben Effekte wie in dem Fall zu erhalten, in dem ein Halbleitermaterial des p-Typs, das eine große Austrittsarbeit und eine niedrige Störstellen konzentration hat, für die Gate-Elektrode 121 verwendet wird, die in der erste Ausführungsform beschrieben wurde, sowie dieselben Effekte wie die der zweiten Ausführungsform. Genau er ausgedrückt wird der elektrische Leiter 121b, der eine größere Austrittsarbeit hat, für eine Region der Gate-Elek trode 121 verwendet, die in Kontakt mit den Gate-Isolierfilm 4 in einem NMOS-Transistor vorgesehen ist. Daher wird eine Differenz Φ MS zwischen der Austrittsarbeit der Gleichung 10 reduziert, so daß die Bedingungen für die Verarmung gelockert werden. Auf diese Weise ist es einfach, die Störstellenkon zentration einer Kanaldotierungsregion vergleichsweise hoch einzustellen.

Der Fall, in dem ein n-Kanal-MOS-Transistor verwendet wird, wurde in der siebten Ausführungsform beschrieben. In dem Fall, in dem ein p-Kanal-Isolierschicht-Transistor verwendet wird, hat die Halbleiterregion 121a der Gate-Elektrode einen Leitfähigkeitstyp n. In diesem Fall wird der elektrische Lei ter 121b aus einem Material gebildet, das eine kleinere Aus trittsarbeit als die der Kanaldotierungsregion hat.

Achte Ausführungsform

Fig. 32 ist eine schematische Ansicht, die einen Querschnitt eines Hauptteiles einer Struktur eines Isolierschicht-Trans istors gemäß einer achten Ausführungsform der vorliegenden Erfindung zeigt. In Fig. 32 bezeichnen die gleichen Bezugs zeichen wie in Fig. 1 entsprechende Abschnitte, und Bezugs zeichen 123 bezeichnet eine Gate-Elektrode 123, die eine Halbleiterregion 123a, die aus einem Halbleiter mit einer niedrigen Störstellenkonzentration gebildet ist, und eine Halbleiterschicht 123b enthält, die auf einem Gate-Isolier film 4 gebildet ist und einen geringen Bandabstand und eine niedrige Störstellenkonzentration hat, beispielsweise Germa nium oder dergleichen. Die Gate-Elektrode wird aus einem po lykristallinen Siliziumfilm gebildet, der beispielsweise mit Bor mit einer niedrigen Konzentration dotiert ist. Aus diesem Grund ist der Leitfähigkeitstyp der Gate-Elektrode 123 von demjenigen einer Source-Drain-Region verschieden.

In diesem Fall wird die Aufmerksamkeit auf den Bandabstand in einem Aufbau zur Reduzierung einer Austrittsarbeit gerichtet. Es ist möglich, die gleichen Effekte wie in dem Fall zu er zielen, in dem ein Halbleitermaterial des p-Typs, das einen geringen Bandabstand und eine niedrige Störstellenkonzentra tion hat, für die Gate-Elektrode 12 verwendet wird, wie in der ersten Ausführungsform beschrieben. Ferner können die gleichen Effekte wie die der zweiten Ausführungsform erzielt werden. Genauer ausgedrückt wird die Halbleiterschicht 123b, die den kleinen Bandabstand hat, in einer Region der Gate-Elektrode 123 verwendet, die in Kontakt mit dem Gate-Isolier film 4 in einem NMOS-Transistor vorgesehen ist. Daher wird ein negativer Wert durch Subtrahieren eines Bandabstandes Eg1 von einem Bandabstand Eg2 in Gleichung 10 erhalten, so daß die Bedingungen für die Verarmung gelockert sind. Folglich kann die Verarmung ohne weiteres ausgeführt werden. Auf diese Weise kann die Störstellenkonzentration einer Kanaldotie rungsregion vergleichsweise hoch eingestuft werden.

Der Fall, in dem ein n-Kanal-MOS-Transistor verwendet wird, wurde in der achten Ausführungsform beschrieben. In dem Fall, in dem ein p-Kanal-Isolierschicht-Transistor verwendet wird, hat die Halbleiterregion 123a der Gate-Elektrode 123 einen Leitfähigkeitstyp n. In diesem Fall wird die Halbleiter schicht 123b aus einem Material gebildet, das einen größeren Bandabstand hat als derjenige einer Kanaldotierungsregion 3.

In dem Fall, in dem der n-Kanal-Transistor verwendet wird, können dieselben Effekte auch dann erzielt werden, wenn eine Elektronenaffinität der Halbleiterschicht 123b kleiner ist als diejenige der Kanaldotierungsregion 3.

In dem Fall, in dem der n-Kanal-Trarisistor verwendet wird, können dieselben Effekte auch dann erzielt werden, wenn eine Differenz zwischen einem Eigen-Ferminiveau der Halbleiter schicht 123b und einem Quasi-Ferminiveau derselben größer ist als diejenige der Kanaldotierungsregion 3.

Neunte Ausführungsform

Da die Störstellenkonzentration der Gate-Elektrode 12, 23, 121, 123 der Isolierschicht-Transistoren gemäß der ersten bis achten Ausführungsform niedrig ist, wird die Gate-Elektrode 12, 23, 121, 123 mit einer Drain-Spannung verarmt, und eine Stromansteuerungskraft wird in einem EIN-Zustand in Abhängig keit von der Einstellung der mit der Verarmung in Beziehung stehenden Elemente, wie etwa die Störstellenkonzentration der Gate-Elektrode 12, 23, 121, 123 und dergleichen, reduziert.

Ein Isolierschicht-Transistor gemäß einer neunten Ausfüh rungsform hat einen Aufbau, der verhindert, daß die Stroman steuerungskraft reduziert wird.

Fig. 33 ist eine schematische Ansicht, die einen Querschnitt eines Hauptteiles einer Struktur des Isolierschicht-Trans istors gemäß der neunten Ausführungsform der vorliegenden Er findung zeigt. In Fig. 33 bezeichnet Bezugszeichen 25 eine Störstellenregion, die eine hohe Konzentration hat, welche auf einer Ecke eines Gate-Isolierfilms 4, einer Gate-Elek trode 12 und einer Seitenwand 11 in der Nähe einer Drain-Region 6 gebildet ist, und die gleichen Bezugszeichen wie in Fig. 1 bezeichnen entsprechende Abschnitte.

Die Störstellenregion 25 hat denselben Leitfähigkeitstyp wie der des übrigen Abschnitts der Gate-Elektrode 12 und hat eine Störstellenkonzentration, die höher ist als diejenige des üb rigen Abschnitts der Gate-Elektrode 12. Aus diesem Grund wird eine Verarmungsschicht mit größeren Schwierigkeiten in der Störstellenregion 25 der Gate-Elektrode 12 erzeugt, die in Kontakt mit dem Gate-Isolierfilm 4 vorgesehen ist, als in der übrigen Region der Gate-Elektrode 12. Folglich kann verhin dert werden, daß die Stromansteuerungskraft aufgrund der in dem EIN-Zustand erzeugten Verarmungsschicht verringert wird.

Die Störstellenregion 25 wird durch das folgende Verfahren gebildet. Im einzelnen wird eine Störstelle in derselben Wei se wie in dem übrigen Abschnitt der Störstellenregion 25 im plantiert, anschließend wird eine sogenannte Winkelimplanta tion ausgeführt, bei der ein versetzter Winkel auf einem Wa fer in einer Richtung der Diodenstrahlbestrahlung gebildet wird, und anschließend werden die Störstellen implantiert. Fig. 34 und 35 sind schematische Ansichten, die einen Quer schnitt eines Hauptteiles einer Struktur in der Nähe der Ga te-Elektrode des Isolierschicht-Transistors zeigen. Während die Störstellenregion 25 in einer beliebigen von vier Ecken der Gate-Elektrode 12 gebildet wurde, die der Drain-Region 6 in Fig. 33 am nächsten liegt, kann sie entlang der Seiten wand 11 gebildet werden, wie in Fig. 34 oder 35 gezeigt, um dieselben Effekte wie in Fig. 33 zu erzielen.

Wie Fig. 36 zeigt, kann eine Seitenwand 26, zu der eine Störstelle mit einer hohen Konzentration hinzugefügt wird, als eine Seitenwand an einer Seite nahe der Drain-Region 6 gebildet werden, um dieselben Effekte wie die der neunten Ausführungsform zu erzielen.

Zehnte Ausführungsform

Fig. 37 bis 39 sind schematische Ansichten, die einen Quer schnitt eines Hauptteiles einer Struktur in der Nähe einer Gate-Elektrode eines Isolierschicht-Transistors gemäß einer zehnten Ausführungsform der vorliegenden Erfindung zeigen. In Fig. 37 und 38 bezeichnet Bezugszeichen 26 eine Widerstands schicht, die einen niedrigeren spezifischen Widerstand hat als in der übrigen Region der Gate-Elektrode 12, und die gleichen Bezugszeichen wie in Fig. 1 bezeichnen entsprechen de Abschnitte. Die Widerstandsschicht 26 wird aus einem elek trischen Leiter, wie z. B. einem Metall, oder einem Halbleiter gebildet, der eine hohe Störstellenkonzentration hat. Wenn ein Halbleiter, der eine niedrige Konzentration hat, für die Gate-Elektrode 12 verwendet wird, wird der Gate-Widerstand erhöht, so daß eine Arbeitsgeschwindigkeit des Elements ver ringert wird.

Ein Widerstandswert in Richtung der Dicke der Gate-Elektrode 12, die der vertikalen Richtung in der Zeichnung entspricht, wird nicht zu einem Problem, da die Dicke der Gate-Elektrode 12 klein ist. Wenn die Widerstandsschicht 26 auf einem Teil der Gate-Elektrode 12 vorgesehen ist, kann ein Widerstand in Richtung der Länge eines Gates beträchtlich reduziert werden, so daß die Betriebsverzögerung des Elements verhindert werden kann. Aus diesem Grund ist die Widerstandsschicht 26 an einem Teil eines Querschnitts der Gate-Elektrode 12 vorgesehen, er streckt sich aber kontinuierlich in einer zu der Zeichnungse bene senkrechten Richtung. Während die Widerstandsschicht 26 in dem Abschnitt der Gate-Elektrode 12 in einer anderen Weise als in Fig. 37 bis 39 angeordnet se 46409 00070 552 001000280000000200012000285914629800040 0002019818779 00004 46290in kann, kann sie nicht in einer Region vorgesehen werden, die in Kontakt mit einem Gate-Isolierfilm 4 vorgesehen ist, wo ein Kanal zu bilden ist. Die Widerstandsschicht 26 kann über der Region 62 oder 72 vorgesehen sein. Der Grund dafür liegt darin, daß die Re gion der Gate-Elektrode 12 auf dem Kanal, der im Kontakt mit dem Gate-Isolierfilm 4 vorgesehen ist, verarmt ist, so daß die Effekte der vorliegenden Erfindung erzielt werden können. Wenn eine Verarmungsschicht durch das Vorhandensein der Wi derstandsschicht 26 nicht gebildet wird, können die Effekte der vorliegenden Erfindung nicht erzielt werden.

Elfte Ausführungsform

Fig. 40 ist eine schematische Ansicht, die einen Querschnitt eines Hauptteils einer Struktur eines Isolierschicht-Trans istors gemäß einer elften Ausführungsform der vorliegenden Erfindung zeigt. In Fig. 40 bezeichnet Bezugszeichen 27 eine Seitenwand, die aus einem Halbleitermaterial hergestellt ist, das eine niedrige Störstellenkonzentration hat, und die glei chen Bezugszeichen wie in Fig. 1 bezeichnen entsprechende Abschnitte. Ein Leitfähigkeitstyp der Seitenwand 27 ist von demjenigen sowohl einer Source-Region 6 als auch einer Drain- Region 7 verschieden. In einer Region der Seitenwand 27, die in Kontakt mit einem Gate-Isolierfilm 4 vorgesehen ist, wird eine Verarmungsschicht in einem AUS-Zustand des Transistors gebildet. Wenn der Transistor eingeschaltet wird, wird die Verarmungsschicht erzeugt. Wenn der Transistor ausgeschaltet wird, verschwindet die Verarmungsschicht oder deren Breite wird reduziert. Entsprechend wird eine erforderliche Stör stellenkonzentration der Seitenwand 27 unter beinahe densel ben Bedingungen wie diejenigen der Störstellenkonzentration der Gate-Elektrode 12, die in der erste Ausführungsform be schrieben sind, berechnet.

In dem Fall, in dem eine derartige Seitenwand 27 verwendet wird, wird ein elektrisches Feld, das zwischen einer Gate-Elektrode 5 und einer Drain-Region 62 durch die Seitenwand 27 und den Gate-Isolierfilm 4 erzeugt ist, abgeschwächt. Insbe sondere wird folglich verhindert, daß Ladungsträger (Hot Car rier) in den Gate-Isolierfilm 4 injiziert werden, der unter der Seitenwand 27 vorgesehen ist, und ein Durchtunnelungs- Verluststrom zwischen den Bändern wird unterdrückt.

Wie Fig. 41 zeigt, kann ein Isolierfilm 28 zwischen der Sei tenwand 27 und der Gate-Elektrode 5 gebildet werden. Wie Fig. 42 zeigt, kann ferner die Dicke des Gate-Isolierfilms 4 unter der Seitenwand 27 und der Gate-Elektrode 5 variiert werden.

Zwölfte Ausführungsform

Wie auch in Fig. 72 bis 74 gezeigt ist, wird eine Spannung, die von einer Versorgungsspannung einer internen Schaltung verschieden ist, an eine I/O-Stufe einer Schaltung für eine Schnittstelle zu einer externen Schaltung angelegt, und eine Vielzahl von Schaltungen, die verschiedene Versorgungsspan nungen haben, werden in einigen Fällen auf einem Chip ge mischt. In diesen Fällen ist es erforderlich, eine Durch bruchspannung eines Transistors, der ein Teil der Schaltung ist, größer als diejenige aller anderen Transistoren einzu stellen. Ein Verfahren zur Verwendung eines Isolierschicht-Tran sistors, der eine Gate-Elektrode aufweist, die verarmt ist, um die vorstehend genannten Fälle zu ermöglichen, wird nachfolgend beschrieben.

Fig. 43 ist eine schematische Ansicht, die einen Querschnitt eines Hauptteiles eines Isolierschicht-Transistors zeigt, der einen Inverter gemäß einer zwölften Ausführungsform der vor liegenden Erfindung bildet. In Fig. 43 bezeichnet Bezugszei chen 125 eine Gate-Elektrode eines n-Kanal-MOS-Transistors oder eines p-Kanal-MOS-Transistors, der ein Material verwen det, das mit einer Gate-Spannung von 0 V verarmt ist, und dieselben Bezugszeichen wie in Fig. 1 bezeichnen entspre chende Abschnitte. In Fig. 43 stehen Bezugszeichen, denen ein N angefügt ist, mit einem Aufbau des n-Kanal-MOS-Trans istors in Beziehung, und Bezugszeichen, denen ein p angefügt ist, stehen mit einem Aufbau des p-Kanal-MOS-Transistors in Beziehung. Eine externe Versorgungsspannung VDD beträgt 5 V, eine Gate-Spannung VG ist 0 V oder 2,5 V, eine Source- Spannung VSS ist 0 V, eine Substrat-Spannung VBP ist 5 V und eine Substrat-Spannung VBN ist 0 V. Eine interne Versorgungs spannung ist 2,5 V. Aus diesem Grund hat eine Eingangs- Spannung VIN, das heißt die Gate-Spannung VG, einen Wert von 0 V oder 2,5 V.

In dem in Fig. 43 gezeigten n-Kanal- und p-Kanal-MOS-Trans istor wird dann, wenn eine Gate-Spannung VG 0 V beträgt, das heißt der n-Kanal-MOS-Transistor ausgeschaltet ist, und der p-Kanal-MOS-Transistor eingeschaltet ist, eine maximale Po tentialdifferenz, die größer ist als eine maximale Potential differenz, die durch nur die interne Versorgungsspannung er zeugt wird, an die jeweiligen Gate-Isolierfilme 4N und 4P mit der externen Versorgungsspannung VDD angelegt.

Eine Gate-Elektrode 125N des n-Kanal-MOS-Transistors wird aus einem Halbleitermaterial des p-Typs mit einer niedrigen Stör stellenkonzentration gebildet. Daher wird die Gate-Elektrode 125N verarmt, wenn der Transistor ausgeschaltet ist, und ein elektrisches Feld für den Gate-Isolierfilm 4N wird effektiv abgeschwächt. Folglich kann der Gate-Isolierfilm 4N dieselbe Dicke haben wie die eines Gate-Isolierfilms einer internen Schaltung (nicht dargestellt), die die Eingangs-Spannung VIN erzeugt. Aus diesem Grund ist es möglich, den in der ersten Ausführungsform beschriebenen Prozeß zu vereinfachen und eine Durchbruchspannung zu verbessern, indem Fehler in dem Gate-Isolierfilm 4N reduziert werden. Indem die Störstellenkonzen tration der Gate-Elektrode 125N geeignet eingestellt wird, kann eine Verarmungsschichtbreite in der Nähe eines Drain des n-Kanal-MOS-Transistors reguliert werden, an dem die maximale Potentialdifferenz angelegt wird. Folglich kann das Ausmaß der Durchbruchspannung jedenfalls ohne weiteres reguliert werden.

In dem n-Kanal-MOS-Transistor kann ein niedriger Verluststrom im AUS-Zustand erreicht werden, auch wenn ein Schwellenwert klein ist, wie in der ersten bis vierten Ausführungsform und der sechsten bis zehnten Ausführungsform beschrieben. Zusätz lich kann die Stromansteuerungskraft erhöht werden. Gleich zeitig kann ein Element erzielt werden, das eine hohe Zuver lässigkeit hat.

Ferner wird auf dem Gate-Isolierfilm 4P ein maximales elek trisches Feld erzeugt, wenn der p-Kanal-MOS-Transistor einge schaltet ist. Aus diesem Grund wird eine Gate-Elektrode 125P verwendet, die aus einem Halbleiter des p-Typs gebildet ist, der eine niedrige Störstellenkonzentration hat. Wenn folglich der p-Kanal-MOS-Transistor eingeschaltet ist, wird die Gate-Elektrode 125P verarmt, so daß ein elektrisches Feld des Ga te-Isolierfilms 4P effektiv abgeschwächt werden kann. Daher kann auch dann, wenn der Gate-Isolierfilm 4P dieselbe Dicke wie die des Gate-Isolierfilms der internen Schaltung hat, ei ne hohe Durchbruchspannung erzielt werden. Eine Verarmungs schichtbreite der Gate-Elektrode 4P kann mit einer Störstel lenkonzentration der Gate-Elektrode 4P gesteuert werden. Folglich kann eine Durchbruchspannung des Gate-Isolierfilms 4P durch Regulieren der Störstellenkonzentration der Gate-Elektrode 125P gesteuert werden.

Wie Fig. 44 zeigt, kann auch dann, wenn der p-Kanal-MOS-Tran sistor eine Gate-Elektrode 125P hat, auf der keine Verar mungsschicht gebildet ist, der vorstehend beschriebenen Ef fekt in einer Gate-Elektrode 125N eines n-Kanal-MOS-Trans istors erzielt werden. Wie Fig. 45 zeigt, kann auch dann, wenn nur ein n-Kanal-MOS-Transistor eine Gate-Elektrode 5N hat, auf der keine Verarmungsschicht. gebildet ist, der vor stehend beschriebene Effekt in einer Gate-Elektrode 125P ei nes p-Kanal-MOS-Transistors erreicht werden.

Eine Vielzahl von Transistoren, die Gate-Isolierfilme enthal ten, welche ferroelektrische Filme einschließen und verschie dene Polaritäten haben, können zur Bildung einer CMOS-Schaltung verwendet werden. Beispielsweise zeigt Fig. 46 ei ne schematische Ansicht, die einen Querschnitt von Haupttei len von n-Kanal- und p-Kanal-MOS-Transistoren zeigt, die Ga te-Isolierfilme 15N und 15P enthalten, die aus einem ferro elektrischen Material hergestellt sind und eine CMOS-Inverter-Schaltung bilden. In Fig. 46 bezeichnen die glei chen Bezugszeichen wie in Fig. 9 entsprechende Abschnitte. In Fig. 46 beziehen sich Bezugszeichen, an die ein N ange fügt ist, auf einen Aufbau des n-Kanal-MOS-Transistors, und Bezugszeichen, an die ein P angefügt ist, beziehen sich auf einen Aufbau des p-Kanal-MOS-Transistors.

Der in Fig. 46 dargestellte CMOS-Inverter hat Übertragungs eigenschaften, die in Fig. 47 gezeigt sind. In Abhängigkeit von der Art einer Änderung (eine Änderung von einem hohen Ni veau auf das niedrige Niveau oder von dem niedrigen Niveau auf das hohe Niveau) wird eine Ausgangs-Spannung VOUT vari iert, auch wenn eine Eingangs-Spannung VIN gleich ist. Ent sprechend ist eine Kurve, deren Abszissenachse die Eingangs spannung VIN und deren Ordinantenachse die Ausgangs-Spannung VOUT bezeichnet, eine Hysteresekurve. In Fig. 47 bezeichnet eine punktierte Linie eine Charakteristik, die in dem Fall erhalten wird, in dem der Gate-Isolierfilm kein ferroelektri sches Material enthält. Wenn ein Standby-Punkt zwischen einer von dem niedrigen Niveau auf das hohe Niveau abfallenden Spannung und einer von dem hohen Niveau auf das niedrige Ni veau ansteigenden Spannung auf der Hysteresekurve gesetzt wird, kann auch eine Speicherzelle in zwei Zuständen des ho hen Niveaus und des niedrigen Niveaus gebildet werden.

Der Aufbau des Transistors kann ähnlich demjenigen jedes der Transistoren sein, die in Fig. 19 bis 22 gezeigt sind, und dieselben Effekte wie die der vierzehnten Ausführungsform können erzielt werden. Gate-Elektroden 12P und 12N können durch die in Fig. 22 dargestellte Gate-Elektrode 23 gebildet sein.

Dreizehnte Ausführungsform

Fig. 48 ist eine schematische Ansicht, die einen Querschnitt eines Hauptteils einer Struktur eines Isolierschicht-Trans istors gemäß einer dreizehnten Ausführungsform der vorliegen den Erfindung zeigt. In Fig. 48 bezeichnet Bezugszeichen 130 einen ersten Gate-Isolierfilm, der auf einem Siliziumsubstrat 1 gebildet ist, Bezugszeichen 131 bezeichnet eine erste Gate-Elektrode, die auf dem ersten Gate-Isolierfilm 130 gebildet ist, Bezugszeichen 132 bezeichnet einen zweiten Gate-Isolier film, der auf der ersten Gate-Elektrode 131 gebildet ist, Be zugszeichen 133 bezeichnet eine zweite Gate-Elektrode, die auf dem zweiten Gate-Isolierfilm 133 gebildet ist, und die gleichen Bezugszeichen wie in Fig. 1 bezeichnen entsprechen de Abschnitte.

In dem Fall, in dem der in Fig. 48 gezeigte Transistor eine Flash-Speicherzelle bildet, ist die erste Gate-Elektrode 131 ein schwebendes Gate zum Speichern von Information und die zweite Gate-Elektrode 133 ist ein Steuer-Gate zum Abgeben ei nes Gate-Potentials, das der Information entspricht. Zu die ser Zeit ist ein Anschluß D, der mit einen Drain des Trans istors verbunden ist, mit einer Bitleitung des Flash- Speichers verbunden, ein Anschluß G, der mit einem Gate ver bunden ist, ist mit einer Wortleitung verbunden, und ein An schluß S, der mit einer Source verbunden ist, ist mit einer Source-Leitung verbunden. Ein Anschluß B dient zum Abgeben einer rückwärtigen Gate-Spannung.

Nachfolgend wird ein sogenannter p-Kanal-Transistor beschrie ben, in dem ein Kanal eingeschaltet wird, wenn eine positive Spannung zwischen den Anschlüssen D und S und zwischen den Anschlüssen D und G angelegt wird. In einem p-Kanal-Trans istor können ebenfalls dieselben Effekte erzielt werden. In dem n-Kanal-Transistor sollte die zweite Gate-Elektrode 133 einen Aufbau haben, in dem eine Störstellenschicht des p-Typs mit einer niedrigen Störstellenkonzentration mindestens in der Nähe des zweiten Gate-Isolierfilms 132 gebildet ist.

Wenn eine Spannung V an den Anschluß G angelegt wird, wird eine an den ersten Gate-Isolierfilm 130 angelegte Spannung durch Gleichung 13 berechnet, in der C1 eine Kapazität eines Kondensators darstellt, der durch Verwendung der ersten Gate-Elektrode 131 und einer Kanaldotierungsregion 3, die auf bei den Seiten des erste Gate-Isolierfilms 130 angeordnet ist, als Elektroden gebildet wird, und C2 bezeichnet eine Kapazi tät eines Kondensators, der durch Verwendung der ersten und der zweiten Gate-Elektrode 131 und 133, die an beiden Enden des zweiten Gate-Isolierfilms 132 vorgesehen sind, als Elek troden gebildet wird.

Demgemäß wird dann, wenn die Kapazität C2 größer ist als die Kapazität C1, eine an den beiden Enden des ersten Gate-Isolierfilms 130 angelegte Spannung verstärkt.

In dem Fall, in dem die positive Spannung V an den Anschluß G angelegt wird, um den Kanal zu bilden, wird der Transistor so gebildet, daß er einen Aufbau hat, in dem die erste Gate-Elektrode 131, die im Kontakt mit dem ersten Gate-Isolierfilm 130 vorgesehen ist, verarmt ist, um C1 zu reduzieren. Folg lich wird die Spannung V1, die an die Elektroden an beiden Enden des ersten Gate-Isolierfilms 130 angelegt wird, ver stärkt. Unter Berücksichtigung einer an einer Verarmungs schicht in der ersten Gate-Elektrode 131 angelegten Spannung wird die an den ersten Gate-Isolierfilm 130 angelegte Span nung reduziert. Mit anderen Worten wird ein Potential des Ka nals nicht erhöht und die Stromansteuerungskraft wird redu ziert.

Um die Anzahl der Träger in dem Kanal nicht zu verringern, sondern die Stromansteuerungskraft zu erhöhen, ist es demge mäß bevorzugt, daß die erste Gate-Elektrode 131, die in Kon takt mit dem ersten Gate-Isolierfilm 130 vorgesehen ist, sich nicht bis zu der Verarmungsschicht erstrecken sollte, wenn die positive Spannung angelegt wird.

Wenn die Kapazität C2 erhöht wird und die an den ersten Gate-Isolierfilm 130 angelegte Spannung V1 erhöht wird, wird das potential in dem Kanal erhöht, so daß mehr Träger erzeugt werden. Daher ist es bevorzugt, daß die Halbleiterschichten der ersten und der zweiten Gate-Elektrode 131 und 133, die in Kontakt mit dem zweiten Gate-Isolierfilm 132 vorgesehen sind, nicht verarmt werden sollten.

Demgemäß wird eine Störstellenschicht des n-Typs, die eine niedrige Störstellenkonzentration hat, oder eine Störstellen schicht des p-Typs, die eine hohe Störstellenkonzentration hat, auf der Seite eines zweiten Gate-Isolierfilms 132 der ersten Gate-Elektrode 131 gebildet, und eine Störstellen schicht des n-Typs, die eine hohe Störstellenkonzentration hat, oder eine Störstellenschicht des p-Typs, die eine nied rige Störstellenkonzentration hat, wird auf der Seite des er sten Gate-Isolierfilms 130 der ersten Gate-Elektrode 131 ge bildet.

Eine Region der ersten Gate-Elektrode 131, die in Kontakt mit dem ersten Gate-Isolierfilm 130 vorgesehen ist, ist aus einem Halbleiter des n-Typs gebildet, der eine hohe Störstellenkon zentration hat, zu welcher sich eine Verarmungsschicht mit Schwierigkeiten erstreckt, oder aus einem Halbleiter des p-Typs, der eine niedrige Störstellenkonzentration hat, der un ter dieser Bedingung angereichert wird. Daher ist die erste Gate-Elektrode 131, die in Kontakt mit dem ersten Gate-Isolierfilm 130 vorgesehen ist, nicht verarmt.

Eine Region der ersten Gate-Elektrode 131, die in Kontakt mit dem zweiten Gate-Isolierfilm 132 vorgesehen ist, ist aus ei nem Halbleiter des n-Typs gebildet, der eine niedrige Stör stellenkonzentration hat, welche unter der Bedingung zum An legen einer Spannung angereichert ist, oder einem Halbleiter des p-Typs, der eine hohe Störstellenkonzentration hat, bis zu welchem sich die Verarmungsschicht nicht erstreckt. Eine Region der zweiten Gate-Elektrode 133, die in Kontakt mit dem zweiten Gate-Isolierfilm 132 vorgesehen ist, ist aus einem Halbleiter des p-Typs gebildet, der eine niedrige Störstel lenkonzentration hat, welcher unter der Bedingung zum Anlegen einer Spannung angereichert ist. Daher wird die zweite Gate-Elektrode 132 aus einem Halbleiter des p-Typs gebildet, der eine niedrige Störstellenkonzentration hat, die unter der Be dingung des Anlegens einer Spannung angereichert wird. Folg lich werden die erste und die zweite Gate-Elektrode 131 und 133, zwischen welchen der zweite Gate-Isolierfilm 132 ange ordnet ist, nicht verarmt. Auf diese Weise kann ein Trans istor erzielt werden, der eine hohe Stromansteuerungskraft hat.

Wenn eine Spannung von 0 V oder eine negative Spannung an den Anschluß G angelegt wird, wird die Region der zweiten Gate-Elektrode 133, die in Kontakt mit dem zweiten Gate-Isolier film 132 vorgesehen ist, verarmt. Ferner wird in der ersten Gate-Elektrode 131, die Störstellenschicht des n-Typs, die eine niedrige Störstellenkonzentration hat, welche in Kontakt mit dem zweiten Gate-Isolierfilm 132 vorgesehen ist, oder die Störstellenschicht des p-Typs, die eine niedrige Störstellen konzentration hat, welche in Kontakt mit dem ersten Gate-Isolierfilm 130 vorgesehen ist, verarmt.

In dem Fall, in dem eine Verarmungsschicht sich zu der Stör stellenschicht des n-Typs der ersten Gate-Elektrode 131 er streckt, die eine niedrige Störstellenkonzentration hat, er streckt sie sich beiderseits des zweiten Gate-Isolierfilms 132. Folglich wird die Kapazität C2 reduziert, so daß eine an den Kanal angelegte Spannung verringert wird.

In dem Fall, in dem eine Verarmungsschicht sich zu der Stör stellenschicht des p-Typs der ersten Gate-Elektrode 131 er streckt, die eine niedrige Störstellenkonzentration hat, wird die Kapazität C1 durch die Verarmung verringert, so daß eine zwischen der ersten Gate-Elektrode 131 und dem Kanal angeleg te Spannung erhöht wird. Eine effektive Dicke des ersten Ga te-Isolierfilms 130 wird jedoch erhöht. Daher wird die an den Kanal angelegte Spannung reduziert.

In dem Fall, in dem der Kanal gebildet wird und der Trans istor eingeschaltet wird, erstreckt sich die Verarmungs schicht nicht bis zu der ersten Gate-Elektrode 131, so daß eine ausreichende Spannung an den Kanal angelegt werden kann. In dem Fall, in dem der Kanal verschwindet und der Transistor ausgeschaltet wird, kann die an den Kanal angelegte Spannung verringert werden. Daher kann ein niedriger Verluststrom im AUS-Zustand mit einem niedrigen Schwellenwert erzielt werden, wie bei der ersten bis vierten Ausführungsform und der sech sten bis zehnten Ausführungsform beschrieben. Zusätzlich kann die Stromansteuerungskraft erhöht werden. Zur gleichen Zeit kann ein Element erzielt werden, das eine hohe Zuverlässig keit hat.

Ferner kann ein Leitfähigkeitstyp der ersten Gate-Elektrode 131, die in Kontakt mit dem ersten Gate-Isolierfilm 130 vor gesehen ist, auf n und P eingestellt werden. Daher kann eine Austrittsarbeit der ersten Gate-Elektrode 131 optional so ge wählt werden, daß ein Freiheitsgrad der Einstellung einer Schwellenspannung gesteigert werden kann.

Wenn eine Drain-Region 6 und eine Source-Region 7 einen er sten Leitfähigkeitstyp haben, kann die erste Gate-Elektrode 131 durch eine erste Region 131a eines ersten Leitfähigkeits typs gebildet werden, die eine hohe Störstellenkonzentration hat, welche in Kontakt mit dem ersten Gate-Isolierfilm 130 vorgesehen ist, und eine zweite Region 131b des ersten Leit fähigkeitstyps, die eine niedrige Störstellenkonzentration hat, welche in Kontakt mit dem zweiten Gate-Isolierfilm 132 vorgesehen ist, wie Fig. 49 zeigt, und kann durch eine erste Region 131c eines zweiten Leitfähigkeitstyps gebildet werden, die eine niedrige Störstellenkonzentration hat, welche in Kontakt mit dem ersten Gate-Isolierfilm 130 vorgesehen ist, und eine zweite Region 131d des zweiten Leitfähigkeitstyps, die eine hohe Störstellenkonzentration hat, welche in Kontakt mit dem zweiten Gate-Isolierfilm 132 vorgesehen ist, wie Fig. 50 zeigt.

In dem Fall, in dem der Transistor für die Flash-Speicher zelle verwendet wird, wird die zweite Gate-Elektrode 133 ver armt, so daß die effektive Dicke des zweiten Gate-Isolier films 132 erhöht wird, wenn auf die Speicherung und das Fest halten von Ladungen, die als Information wirken, gewartet wird. Folglich kann ein Verluststrom, der durch den zweiten Gate-Isolierfilm 132 austritt, verringert werden. Als Resul tat kann die Dicke des zweiten Gate-Isolierfilms 132 redu ziert werden, so daß die an den ersten Gate-Isolierfilm 130 angelegte Spannung erhöht werden kann, wenn der Transistor eingeschaltet wird.

Vierzehnte Ausführungsform

Fig. 51 ist eine schematische Ansicht, die einen Querschnitt eines Hauptteiles eines Isolierschicht-Transistors gemäß ei ner vierzehnten Ausführungsform der vorliegenden Erfindung zeigt. In Fig. 51 bezeichnet Bezugszeichen 140 einen ersten Gate-Isolierfilm, der beispielsweise aus einem Siliziumoxid film hergestellt ist, Bezugszeichen 141 bezeichnet eine erste Gate-Elektrode, die auf einem Siliziumsubstrat 1 gebildet ist und aus einem Halbleitermaterial hergestellt ist, das densel ben Leitfähigkeitstyp wie eine Drain-Region 6 sowie eine Source-Region 7 hat, und Bezugszeichen 142 bezeichnet einen zweiten Gate-Isolierfilm, der auf der ersten Gate-Elektrode 141 gebildet ist und ein ferroelektrisches Material enthält, Bezugszeichen 143 bezeichnet eine zweite Gate-Elektrode, die auf dem zweiten Gate-Isolierfilm 142 gebildet ist und aus ei nem Halbleitermaterial hergestellt ist, das einen Leitfähig keitstyp hat, der von dem der ersten Gate-Elektrode 141 ver schieden ist, und die gleichen Bezugszeichen wie in Fig. 48 bezeichnen entsprechende Abschnitte.

Fig. 52 ist eine schematische Ansicht, die einen Querschnitt eines Hauptteiles eines weitere Isolierschicht-Transistors gemäß der vierzehnten Ausführungsform der vorliegenden Erfin dung zeigt. In Fig. 52 bezeichnet Bezugszeichen 144 einen ersten Gate-Isolierfilm, der ein ferroelektrisches Material enthält, Bezugszeichen 145 bezeichnet eine Seitenwand, die ein ferroelektrisches Material enthält, und die gleichen Be zugszeichen wie in Fig. 51 bezeichnen entsprechende Ab schnitte.

Da ein zweiter Gate-Isolierfilm 142 ein ferroelektrisches Ma terial enthält, polarisiert er spontan gemäß einem darin er zeugten elektrischen Feld. Fig. 53 bis 56 zeigen einen Zu stand der spontanen Polarisierung des in Fig. 51 dargestell ten Transistors. Fig. 53 und 54 sind Prinzipdarstellungen zur Erläuterung des Betriebs eines n-Kanal-Transistors und Fig. 55 und 56 sind Prinzipdarstellungen zur Erläuterung des Betriebes eines P-Kanal-Transistors. Fig. 53 zeigt einen Zu stand, in dem eine Spannung von 0 V an ein Siliziumsubstrat 1 angelegt wird und eine positive Spannung an eine zweite Gate-Elektrode 143 angelegt wird. Dabei polarisiert der zweite Ga te-Isolierfilm 142 spontan, so daß eine positive Ladung in einem Abschnitt des zweiten Gate-Isolierfilms 142 erzeugt wird, der nahe einer erste Gate-Elektrode 141 liegt, und eine negative Ladung in einem Abschnitt des zweiten Gate-Isolier films 142 erzeugt wird, der nahe der zweiten Gate-Elektrode 143 ist. Aus diesem Grund wird auf der zweiten Gate-Elektrode 143, die aus einem Halbleiter des p-Typs gebildet ist, keine Verarmungsschicht gebildet. Entsprechend wird in einem Ab schnitt der ersten Gate-Elektrode 141, die aus einem Halblei ter des n-Typs gebildet ist, welcher in der Nähe des zweiten Gate-Isolierfilm 142 vorgesehen ist, keine Verarmungsschicht gebildet. Ferner werden in dem Fall, in dem eine Spannung der zweiten Gate-Elektrode 143 anschließend umgekehrt wird, die selben Effekte erzielt. In diesem Fall erzeugt der Transistor gemäß der vierzehnten Ausführungsform die Verarmungsschicht mit größeren Schwierigkeiten als der Transistor gemäß der dreizehnten Ausführungsform, der abgesehen von dem zweiten Gate-Isolierfilm 142 denselben Aufbau hat. In diesem Fall wird die Verarmungsschicht in dem Transistor gemäß der vier zehnten Ausführungsform unter Schwierigkeiten erzeugt, da der zweite Gate-Isolierfilm 142 spontan polarisiert. In dem Tran sistor gemäß der vierzehnten Ausführungsform kann daher eine Schwellenspannung weiter verringert werden als in dem Trans istor gemäß der dreizehnten Ausführungsform.

Fig. 54 zeigt einen Zustand, in dem eine Spannung von 0 V oder eine negative Spannung an die zweite Gate-Elektrode 143 angelegt wird. Dabei polarisiert der zweite Gate-Isolierfilm 142 spontan, so daß eine positive Ladung in einem Abschnitt des zweiten Gate-Isolierfilms 142 erzeugt wird, der der zwei ten Gate-Elektrode 143 nahe ist, und eine negative Ladung in einem Abschnitt des zweiten Gate-Isolierfilms 142 erzeugt wird, der nahe an der ersten Gate-Elektrode 141 liegt. Da die zweite Gate-Elektrode 143 aus dem Halbleiter des p-Typs ge bildet ist, wird in einer Region der zweiten Gate-Elektrode 143, die in Kontakt mit dem zweiten Gate-Isolierfilm 142 vor gesehen ist, eine Verarmungsschicht 143a erzeugt. Da ferner die erste Gate-Elektrode 141 aus dem Halbleiter des n-Typs gebildet ist, wird in einer Region der ersten Gate-Elektrode 141, die in Kontakt mit dem zweiten Gate-Isolierfilm 142 vor gesehen ist, eine Verarmungsschicht 141a gebildet. Wenn der Transistor von einem EIN-Zustand in einen AUS-Zustand ge bracht wird, verschwinden die Verarmungsschichten 141a und 143a bei einer höheren Spannung als in dem Fall, in dem der zweite Gate-Isolierfilm 142 nicht spontan polarisiert. Folg lich kann eine hohe Schwellenspannung erzielt werden. Ferner könnte im Falle des Schwebezustands die Verarmungsschicht ge bildet werden. In diesem Fall kann ein Verluststrom im AUS-Zustand reduziert werden.

Fig. 55 zeigt einen Zustand, in dem eine positive Spannung an das Siliziumsubstrat 1 angelegt wird und eine Spannung von 0 V oder eine negative Spannung an die zweite Gate-Elektrode 143 angelegt wird. Dabei polarisiert der zweite Gate-Isolier film 142 spontan, so daß eine negative Ladung in einem Ab schnitt des zweiten Gate-Isolierfilms 142 erzeugt wird, der nahe an der zweiten Gate-Elektrode 143 liegt, und eine Posi tive Ladung in einem Abschnitt des zweiten Gate-Isolierfilms 142 erzeugt wird, der nahe an der ersten Gate-Elektrode 141 ist. Da die zweite Gate-Elektrode 143 aus dem Halbleiter des n-Typs gebildet ist, wird eine Verarmungsschicht 143c in ei ner Region der zweiten Gate-Elektrode 143 gebildet, die in Kontakt mit dem zweiten Gate-Isolierfilm 142 vorgesehen ist. Da ferner die erste Gate-Elektrode 141 aus dem Halbleiter des p-Typs gebildet ist, wird eine Verarmungsschicht 141c in ei ner Region der ersten Gate-Elektrode 141 gebildet, die in Kontakt mit dem zweiten Gate-Isolierfilm 142 vorgesehen ist.

Fig. 56 zeigt einen Zustand, in dem eine positive Spannung an das Siliziumsubstrat 1 angelegt wird und eine positive Spannung an die zweite Gate-Elektrode 143 angelegt wird. Da bei polarisiert der zweite Gate-Isolierfilm 142 spontan, so daß eine negative Ladung in einem Abschnitt des zweiten Gate-Isolierfilms 142 erzeugt wird, der nahe an der ersten Gate-Elektrode 141 ist, und eine positive Ladung in einem Ab schnitt des Gate-Isolierfilms 142 erzeugt wird, der nahe an der zweiten Gate-Elektrode 143 ist. Aus diesem Grund wird keine Verarmungsschicht auf der zweiten Gate-Elektrode 143 erzeugt, die aus dem Halbleiter des n-Typs gebildet ist. Ent sprechend wird keine Verarmungsschicht auf der ersten Gate-Elektrode 141 erzeugt, die aus dem Halbleiter des p-Typs ge bildet ist.

Die in Fig. 55 und 56 gezeigten Transistoren haben ferner die gleichen Effekte wie die in Fig. 53 und 54 gezeigten Transistoren.

Der in Fig. 52 gezeigte Transistor hat Effekte, die durch Verwendung des ferroelektrischen Materials für den ersten Ga te-Isolierfilm 144 und die Seitenwand 145 erzielt werden, das heißt dieselben Effekte, wie sie unter Bezug auf Fig. 19 be schrieben wurden, zusätzlich zu den durch den in Fig. 51 ge zeigten Transistor erzielten.

Fünfzehnte Ausführungsform

Fig. 57 ist eine schematische Ansicht, die einen Querschnitt eines Hauptteiles einer Struktur eines Isolierschicht-Trans istors gemäß einer fünfzehnten Ausführungsform der vorliegen den Erfindung zeigt. In Fig. 57 bezeichnet Bezugszeichen 150 eine erste Gate-Elektrode, die einen ersten und einen zweiten Halbleiterbereich 151 und 152 enthält, deren Leitfähigkeits typ voneinander verschieden ist, und die gleichen Bezugszei chen wie in Fig. 51 bezeichnen entsprechende Abschnitte.

In einem n-Kanal-Transistor ist die Seite nahe an einem zwei ten Gate-Isolierfilm 142 als n-Typ eingestellt. In einem p-Kanal-Transistor ist die Seite nahe dem zweiten Gate-Isolier film 142 auf einen p-Typ eingestellt. Folglich wird eine Re gion 152 nahe an dem zweiten Gate-Isolierfilm 142 verarmt, wenn der Transistor ausgeschaltet wird, und eine Verarmungs schicht einer Region 151 nahe an dem ersten Gate-Isolierfilm 140 verschwindet, wenn der Transistor eingeschaltet wird. Da her können die gleichen Effekte wie bei der vierzehnten Aus führungsform erzielt werden.

Sechzehnte Ausführungsform

Fig. 58 ist eine schematische Ansicht, die einen Querschnitt eines Hauptteiles einer Struktur eines Isolierschicht-Trans istors gemäß einer sechzehnten Ausführungsform der vorliegen den Erfindung zeigt. In Fig. 58 bezeichnet Bezugszeichen 160 einen SOI-Isolierfilm, der auf einem Siliziumsubstrat 1 ge bildet ist, und die gleichen Bezugszeichen wie in Fig. 1 be zeichnen entsprechende Abschnitte. Eine Kanaldotierungsregion 3, eine Drain-Region 6 und eine Source-Region 7 sind auf dem SOI-Isolierfilm 160 anders als bei dem in Fig. 1 gezeigten Isolierschicht-Transistor gebildet. Ein Isolierfilm 9 ist mit dem SOI-Isolierfilm 160 verbunden. In diesem Fall wird eine rückwärtige Gate-Spannung direkt an die Kanaldotierungsregion 3 unter Verwendung eines Anschlusses B angelegt.

In dem auf dem in Fig. 58 gezeigten SOI-Isolierfilm 160 ge bildeten Transistor hat das Siliziumsubstrat 1 keinen Span nungsabfall, wenn die Kanaldotierungsregion 3 von dem Silizi umsubstrat isoliert wird, so daß eine Spannung entsprechend erhöht wird. Somit hat die Verarmung einer Gate-Elektrode 12 mehr Wirkung, ohne daß ein Kanal gebildet wird, was anstre benswert ist.

Auch wenn ein Teil der Kanaldotierungsregion 3 mit dem Sili ziumsubstrat 1 verbunden ist, wie Fig. 59 zeigt, können die selben Effekte wie vorstehend beschrieben erzielt werden, wenn eine Spannung direkt an die Kanaldotierungsregion 3 an gelegt wird, so daß die Spannung der Kanaldotierungsregion 3 erhöht wird.

Auch wenn eine rückwärtige Gate-Elektrode 161 zur Steuerung eines Kanals 10 auf der Seite des SOI-Isolierfilms 160 vorge sehen ist, die der Kanaldotierungsregion 3 entgegengesetzt ist, wie Fig. 60 zeigt, können dieselben Effekte wie vorste hend beschrieben erzielt werden. Die rückwärtige Gate-Elektrode 161 ist durch einen Isolierfilm 162 auch gegen das Siliziumsubstrat 1 isoliert.

Auch in einem Dünnfilm-Transistor, in dem eine Gate-Elektrode 12 auf dem SOI-Isolierfilm 160 gebildet wird, wird ein Gate-Isolierfilm 4 auf der Gate-Elektrode 12 gebildet und eine Seitenwand 11 wird an ihren Seiten gebildet und eine Kanaldo tierungsregion 3, eine Drain-Region 6 und eine Source-Region 7 werden auf dem SOI-Isolierfilm 160, der Seitenwand 11 und dem Gate-Isolierfilm 4 gebildet, wie Fig. 61 zeigt, und die selben Effekte können erzielt werden.

Auch in dem Isolierschicht-Transistor, der den Gate-Isolier film 15 enthält, der das ferroelektrische Material aufweist, wie in der fünften Ausführungsform beschrieben, kann eine Ka naldotierungsregion 3 auf einem SOI-Isolierfilm 170 gebildet werden, wie in Fig. 62 bis 64 gezeigt. In dem Fall, in dem eine Gate-Elektrode 25 auf einem SOI-Isolierfilm 160 gebildet wird, wie in Fig. 65 dargestellt, kann eine Kanaldotierungs region 3 unter einem dielektrischen Zwischenschichtfilm 171 gebildet werden. Der SOI-Isolierfilm 160 und der dielektri sche Zwischenschichtfilm 171 enthalten ein ferroelektrisches Material. Durch Verwendung eines Films, der ein ferroelektri sches Material enthält, ist es möglich, die Charakteristiken einer niedrigen Schwellenspannung und einer hohen Stroman steuerungskraft zu verbessern, die in einem EIN-Zustand er halten werden, sowie die Charakteristiken einer hohen Schwel lenspannung und eines niedrigen Unterschwellen- Verluststromes, die in einem AUS-Zustand erzielt werden.

Siebzehnte Ausführungsform

Fig. 66 ist eine schematische Ansicht, die einen Querschnitt eines Hauptteiles einer Struktur eines Isolierschicht-Trans istors gemäß einer siebzehnten Ausführungsform der vorliegen den Erfindung zeigt. Fig. 66 zeigt einen MOS-Leistungs-Tran sistor, der einen vertikalen Aufbau hat, der zum Betrieb mit einer hohen Spannung geeignet ist. In dem in Fig. 66 ge zeigten Aufbau ist eine Gate-Elektrode 12A, die aus polykri stallinem Silizium hergestellt ist, das mit einer Störstelle mit einer niedrigen Konzentration dotiert ist, für die vor liegende Erfindung für den MOS-Leistungs-Transistor des ver tikalen Typs gemäß dem Stand der Technik, der in Fig. 78 ge zeigt ist, wichtig, und die gleichen Bezugszeichen wie in Fig. 78 bezeichnen entsprechende Abschnitte. Durch Verwendung der Gate-Elektrode 12A wird eine effektive Gate-Isolier filmdicke durch eine Verarmungsschicht erhöht, die auf der Gate-Elektrode 12A erzeugt wird, wenn der Transistor in einem AUS-Zustand ist, und die Verarmungsschicht wird auf der Gate-Elektrode 12A nicht erzeugt, wenn der Transistor in einem EIN-Zustand ist. Daher wird ein elektrisches Feld von der Ga te-Elektrode 12A zu einer Region 10A nur durch einen Gate-Isolierfilm 4A erzeugt, so daß dieselben Effekte wie bei der ersten Ausführungsform erzielt werden können. Dabei kann eine Gate-Kapazität in dem AUS-Zustand reduziert werden. In einem Element, das eine hohe Durchbruchspannung hat, wird folglich eine Erhöhung der Gate-Kapazität durch einen Miller-Effekt aufgrund des großen Spannungs-Verstärkungsfaktors verstärkt, so daß verhindert wird, daß die Schaltgeschwindigkeit des Elements verringert wird.

Das Element arbeitet somit mit hoher Geschwindigkeit.

Achtzehnte Ausführungsform

Fig. 67 ist eine schematische Ansicht, die einen Querschnitt eines Hauptteiles einer Struktur eines bipolaren Isolier schicht-Transistors (IGBT) gemäß einer achtzehnten Ausfüh rungsform der vorliegenden Erfindung zeigt. In Fig. 67 be zeichnet Bezugszeichen 180 eine Kollektorregion, die aus ei nem Halbleiter des p-Typs gebildet ist, Bezugszeichen 181 be zeichnet eine Pufferregion, die aus einem Halbleiter des n-Typs gebildet ist und in Kontakt mit der Kollektorregion 180 steht, Bezugszeichen 182 bezeichnet eine Halbleiterschicht, die aus einem Halbleiter des n-Typs gebildet ist, der eine Störstellenkonzentration hat, die niedriger ist als diejenige der Pufferregion 181, Bezugszeichen 183 bezeichnet eine Quellschicht bzw. ein Well, das aus einem Halbleiter des p-Typs gebildet ist, Bezugszeichen 184 bezeichnet eine Halblei terregion des p-Typs, die eine Störstellenkonzentration hat, die höher ist als diejenige des Well 183 für den Kontakt, Be zugszeichen 185 bezeichnet eine versenkte Gate-Elektrode, die in einem Graben gebildet ist, der von dem Well 183 zu der Halbleiterschicht 182 reicht, Bezugszeichen 186 bezeichnet einen Gate-Isolierfilm zum Isolieren der Gate-Elektrode 185 von der Halbleiterschicht 182 und dem Well 183, Bezugszeichen 187 bezeichnet eine Emitterregion, die auf dem Well 183 in Kontakt mit dem Gate-Isolierfilm 186 gebildet ist, Bezugszei chen 188 bezeichnet einen Kanal, der auf dem Well 183 gebil det ist, und Bezugszeichen 189 bezeichnet eine Seitenwand, die an einer Seite der Gate-Elektrode 185 gebildet ist.

In derselben Weise wie die in der siebzehnten Ausführungsform beschriebene Gate-Elektrode 12A hat die Gate-Elektrode 185 eine Struktur, bei der eine Verarmungsschicht auf der Gate-Elektrode 185 erzeugt wird, wenn der Transistor in einem AUS-Zustand ist, und die Verarmungsschicht auf der Gate-Elektrode 185 nicht erzeugt wird, wenn der Transistor in einem EIN-Zustand ist. Eine Schwellenspannung kann durch eine Dicke der Verarmungsschicht eingestellt werden, ohne daß eine Dicke des Gate-Isolierfilm 186 verändert wird. Gemäß dem IGBT der acht zehnten Ausführungsform kann eine große Stromansteuerungs kraft aufrechterhalten werden, wenn die Schwellenspannung hoch eingestellt wird.

Neunzehnte Ausführungsform

Fig. 68 ist eine Prinzipdarstellung, die einen Zustand zeigt, in dem der Transistor gemäß der ersten Ausführungsform für eine Speicherzelle eines dynamischen Speichers mit wahl freiem Zugriff verwendet wird. In Fig. 68 bezeichnet Bezugs zeichen 190 einen Kondensator, der mit einer Source-Region 7 verbunden ist, und die gleichen Bezugszeichen wie in Fig. 1 bezeichnen entsprechende Abschnitte. In der Speicherzelle des dynamischen Speichers mit wahlfreiem Zugriffist es wichtig, daß ein Verluststrom niedrig ist, wenn ein Transistor, der die Speicherzelle bildet, in einem AUS-Zustand ist, und daß ein Ansteuerungsstrom groß ist, wenn derselbe Transistor in einem EIN-Zustand ist. Daher ist der Transistor, der die in der neunzehnten Ausführungsform beschriebene Speicherzelle des dynamischen Speichers mit wahlfreiem Zugriff bildet, für die Transistoren gemäß der ersten bis vierten Ausführungsform und der sechsten bis zehnten Ausführungsform geeignet.

Fig. 69 zeigt den Fall, in dem der in Fig. 19 gezeigte Transistor für den dynamischen Speicher mit wahlfreiem Zu griff angewendet wird.

Zwanzigste Ausführungsform

Fig. 70 und 71 sind Prinzipdarstellungen, die einen Aufbau einer Speicherzelle eines dynamischen Speichers mit wahlfrei em Zugriff zeigt. In Fig. 70 und 71 bezeichnet Bezugszeichen M20 einen n-Kanal-MOS-Transistor, der als ein Transfer-Gate-Tran sistor wirkt, Bezugszeichen 200 bezeichnet eine Kapazität eines Leseverstärkers, der zwischen eine der Stromelektroden des n-Kanal-MOS-Transistors M20 und einen Erdpotentialpunkt geschaltet ist, und Bezugszeichen 201 bezeichnet einen Kon densator, der zwischen die andere Stromelektrode des n-Kanal-MOS-Transistors M20 und einen Erdpotentialpunkt zur Speiche rung von Information geschaltet ist. Ein ferroelektrisches Material enthaltender Film wird für eine dielektrische Schicht des Kondensators 201 verwendet. Aus diesem Grund tritt dann, wenn ein elektrisches Feld an diesen Film ange legt wird, spontane Polarisierung auf. Eine der Elektroden 203 des Kondensators 201 ist aus einem Halbleiter des p-Typs gebildet und ist mit der anderen Stromelektrode des n-Kanal-MOS-Transistors M20 verbunden. Die andere Elektrode 204 des Kondensators 201 ist aus einem Halbleiter des n-Typs gebildet und geerdet. Um nicht einen pn-Übergang zwischen den Elektro den 203 und 204 und den Stromelektroden des Transistors M20 zu bilden, wird ein geeignetes Metall, eine Metallverbindung oder ein elektrischer Leiter, wie etwa ein Halbleiter, zwi schen diese Elektroden gelegt.

Es wird ein Verfahren zum Schreiben von Informationen, wenn eine positive Spannung an eine Source des Transistors ange legt wird, verwendet. Wie Fig. 70 zeigt, werden Anreiche rungsschichten 203b und 204b an beiden Seiten der Elektroden 203 und 204 während des Schreibens gebildet. Daher wird eine Kapazität erhöht, so daß eine Menge von Ladungen angesammelt werden kann. Wie Fig. 71 zeigt, wird während des Lesens die Kapazität reduziert, so daß eine Spannung erhöht wird, auch wenn dieselbe Menge von Ladungen angesammelt ist. Folglich kann der Refresh-Intervall erhöht werden. Eine Kapazität ei ner Zelle, in der die Spannung einer Bitleitung oder diejeni ge einer Wortleitung nicht auf einem hohen Niveau ist, ist kleiner als diejenige der Zelle, in der die beiden Spannungen sowohl der Bitleitung als auch der Wortleitung auf dem hohen Niveau sind. Somit können die Schreibgeschwindigkeit und die Zuverlässigkeit verbessert werden. Ferner sind Verarmungs schichten 203a und 204a an den Elektroden 203 und 204 während des Lesens gebildet, so daß die Kapazität stärker reduziert wird als in dem Fall, in dem die Elektroden 203 und 204 durch den Transistor M20 von der Bitleitung getrennt werden. Daher kann der Lesevorgang mit hoher Geschwindigkeit durchgeführt werden.

Während das ferroelektrische Material für die dielektrische Schicht 202 des Kondensators 201 in der zwanzigsten Ausfüh rungsform verwendet wurde, können dieselben Effekte erzielt werden, wenn nicht das ferroelektrische Material verwendet wird, sondern eine Elektrode verwendet wird, um eine Verar mungsschicht zu bilden. Zusätzlich kann die Leistung für die Informationsspeicherung durch die spontane Polarisierung der dielektrischen Schicht 202 verbessert werden.

Auch wenn der Leitfähigkeitstyp des Transfer-Gate-Transistors variiert wird oder Information mit den elektrischen Potentia len der Gegenelektroden eines Kondensators und einer negati ven Logik verarbeitet wird, können dieselben Effekte erzielt werden, indem der Leitfähigkeitstyp eines die Elektroden bil denden Halbleiters in geeigneter Weise gewählt wird.

Claims

1. Halbleitervorrichtung, aufweisend eine Gate-Elektrode (12, 12A, 23, 121, 123, 125), die einer ersten Halbleiterre gion (3), in der ein Kanal zu bilden ist, gegenüberliegt, wo bei ein Gate-Isolierfilm (4, 4A, 13 bis 15) dazwischen ange ordnet ist und wobei die Gate-Elektrode (12, 12A, 23, 121, 123, 125) eine zweite Halbleiterregion aufweist, die in Kon takt mit dem Gate-Isolierfilm (4, 15) ist,
wobei eine Verarmungsschicht (12a) in der zweiten Halbleiter region erzeugt wird, wenn der Kanal isolierend ist, und eine Breite der Verarmungsschicht (12a) kleiner ist als in dem Fall, in dem der Kanal isolierend ist, oder die Verarmungs schicht (12a) verschwindet, wenn der Kanal leitend ist.

2. Halbleitervorrichtung nach Anspruch 1, wobei die Gate-Elektrode (12, 12A) eine Widerstandsschicht (25, 26) hat, die einen Widerstandswert hat, der niedriger ist als ein Widerstandswert der zweiten Halbleiterregion, wo bei die Widerstandsschicht (25, 26) von einem Bereich des Ga te-Isolierfilms, unter welchem Bereich der Kanal leitend sein soll, getrennt ist.

3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei die zweite Halbleiterregion einen Leitfähigkeitstyp hat, der einem Leitfähigkeitstyp einer Source-Region (7) oder einer Drain-Region (6), die in Kontakt mit der ersten Halb leiterregion (3) vorgesehen sind, entgegengesetzt ist.

4. Halbleitervorrichtung nach Anspruch 3, wobei die zweite Halbleiterregion eine Störstellenregion (25) aufweist, deren Störstellenkonzentration lokal an einem Ende der zweiten Halbleiterregion angereichert ist, das der Drain- Region nahe ist.

5. Halbleitervorrichtung, aufweisend eine Gate-Elektrode (12, 12A, 23, 121, 123, 125), die einer ersten Halbleiterre gion (3), in der ein Kanal zu bilden ist, gegenüberliegt, wo bei ein Gate-Isolierfilm (4, 4A, 13 bis 15) dazwischen ange ordnet ist,
wobei die Gate-Elektrode (12, 12A, 23, 121, 123, 125) eine zweite Halbleiterregion enthält, die in Kontakt mit dem Gate-Isolierfilm (4, 15) ist,
wobei eine Verarmungsschicht (12a) in der zweiten Halbleiter region erzeugt wird, wenn der Kanal leitend ist, und eine Breite der Verarmungsschicht (12a) kleiner als in dem Fall ist, in dem der Kanal leitend ist, oder die Verarmungsschicht (12a) verschwindet, wenn der Kanal isolierend ist, und
die Verarmungsschicht (12a) unter der Bedingung gebildet wird, daß eine Höchstspannung, die der Halbleitervorrichtung zuzuführen ist, zwischen der Gate-Elektrode (125) und einer Source-/Drain-Elektrode der Halbleitervorrichtung angelegt wird.

6. Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, wobei die erste Halbleiterregion (3) in einer Epitaxial-Schicht gebildet ist, die auf einem Isolator (160, 4, 170) angeordnet ist.

7. Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, wobei die zweite Halbleiterregion den p-Typ hat und eine kleinere Elektronenaffinität als eine Elektronenaffinität der ersten Halbleiterregion aufweist, oder einen n-Typ hat und eine größere Elektronenaffinität als die Elektronenaffinität der ersten Halbleiterregion aufweist.

8. Halbleitervorrichtung nach einem der Ansprüche 1 bis 7, wobei die Halbleiterregion einen p-Typ aufweist und einen kleineren Bandabstand als ein Bandabstand der ersten Halblei terregion hat, oder einen n-Typ aufweist und einen größeren Bandabstand als der Bandabstand der ersten Halbleiterregion hat.

9. Halbleitervorrichtung nach einem der Ansprüche 1 bis 8, wobei die erste Halbleiterregion ein Eigen-Fermi-Niveau und ein Quasi-Fermi-Niveau und eine erste Differenz zwischen die sen hat,
die zweite Halbleiterregion ein Eigen-Fermi-Niveau und ein Quasi-Fermi-Niveau und eine zweite Differenz zwischen diesen hat,
wobei die erste Differenz kleiner ist als die zweite Diffe renz, wenn der zweite Halbleiter den p-Typ aufweist, und
die erste Differenz größer ist als die zweite Differenz, wenn der zweite Halbleiter den n-Typ aufweist.

10. Halbleitervorrichtung nach einem der Ansprüche 1 bis 9, wobei die zweite Halbleiterregion einen p-Typ aufweist und eine positive Grenzflächenzustandsdichte an einer Grenzfläche zu dem Gate-Isolierfilm (13) hat, oder einen n-Typ aufweist und eine negative Grenzflächenzustandsdichte an der Grenzflä che zu dem Gate-Isolierfilm hat.

11. Halbleitervorrichtung nach einem der Ansprüche 1 bis 10, wobei der Gate-Isolierfilm (14) eine positive festgelegte La dung enthält, wenn die zweite Halbleiterregion den p-Typ auf weist, und eine negative festgelegte Ladung enthält, wenn die zweite Halbleiterregion den n-Typ aufweist.

12. Halbleitervorrichtung nach einem der Ansprüche 1 bis 11, wobei der Gate-Isolierfilm ein ferroelektrisches Material enthält.

13. Halbleitervorrichtung, insbesondere Flash-Speicherzelle, die folgendes aufweist:
eine erste Gate-Elektrode (131, 141), die eine erste Ebene hat, die einer ersten Halbleiterregion (3), in der ein Kanal zu bilden ist, gegenüberliegt, wobei ein erster Gate-Isolier film (130, 140, 144) dazwischen angeordnet ist;
einen zweiten Gate-Isolierfilm (132, 142), der an einer zwei ten Ebene der ersten Gate-Elektrode (131, 141) gebildet ist, die der ersten Ebene gegenüberliegt; und
eine zweite Gate-Elektrode (133, 143), die der ersten Gate-Elektrode (131, 141, 150), durch der zweiten Gate-Isolierfilm (132, 142) getrennt, gegenüberliegt,
wobei die zweite Gate-Elektrode (133, 143) eine zweite Halb leiterregion hat, die in Kontakt mit dem zweiten Gate-Isolierfilm (132, 142) ist,
eine Verarmungsschicht (143a), die in der zweiten Halbleiter region erzeugt wird, wenn eine erste Spannung angelegt wird, wobei eine Breite der Verarmungsschicht (143a) kleiner als in dem Fall ist, in dem die erste Spannung angelegt wird, oder die Verarmungsschicht (143a) verschwindet, wenn eine zweite Spannung angelegt wird, wobei
die zweite Spannung einen stärkeren Stromfluß durch den Kanal als die erste Spannung verursacht.

14. Halbleitervorrichtung nach Anspruch 13, wobei der zweite Gate-Isolierfilm (142) ein ferroelektrisches Material enthält.

15. Halbleitervorrichtung nach Anspruch 13 oder 14, wobei der erste Gate-Isolierfilm (144) ein ferroelektrisches Material enthält.

16. Halbleitervorrichtung nach einem der Ansprüche 13 bis 15,
wobei die zweite Halbleiterregion der zweiten Gate-Elektrode (133, 143) einen Leitfähigkeitstyp aufweist, der einem Leit fähigkeitstyp einer Source-Region (7) oder einer Drain-Region (6), die in Kontakt mit der ersten Halbleiterregion (3) sind, entgegengesetzt ist.

17. Halbleitervorrichtung nach einem der Ansprüche 13 bis 16,
wobei die erste Gate-Elektrode aus einem Halbleiter gebildet ist, der einen ersten Leitfähigkeitstyp hat,
die zweite Gate-Elektrode aus einem Halbleiter gebildet ist, der einen zweiten Leitfähigkeitstyp hat,
und wobei die erste Gate-Elektrode (131, 141, 150) eine erste Störstellenkonzentration in einem Abschnitt nahe an dem zwei ten Gate-Isolierfilm (132, 142) und eine zweite Störstellen konzentration in einem Abschnitt nahe an dem ersten Gate-Isolierfilm (130, 150, 144) hat, wobei die erste Störstellen konzentration größer ist als die zweite Störstellenkonzentra tion, wenn der erste Leitfähigkeitstyp dem zweiten Leitfähig keitstyp entgegengesetzt ist, und wobei die erste Störstel lenkonzentration kleiner ist als die zweite Störstellenkon zentration, wenn der erste Leitfähigkeitstyp gleich dem zwei ten Leitfähigkeitstyp ist.

18. Kondensator, der folgendes aufweist:
einen dielektrischen Film (202), der eine erste und eine zweite Hauptebene hat;
eine erste Elektrode (203), die an der ersten Hauptebene an geordnet ist und aus einem Halbleiter gebildet ist, der einen ersten Leitfähigkeitstyp hat; und
eine zweite Elektrode (204), die an der zweiten Hauptebene angeordnet ist und aus einem Halbleiter gebildet ist, der ei nen zweiten Leitfähigkeitstyp hat, der dem ersten Leitfähig keitstyp entgegengesetzt ist,
wobei die erste und die zweite Elektrode eine größere Breite von Verarmungsschichten haben, wenn eine Spannung, die einem Halbleiter des p-Typs ein positives Potential verleiht und
einem Halbleiter des n-Typs ein negatives Potential verleiht, nicht angelegt wird, als wenn die Spannung angelegt wird.

19. Halbleitervorrichtung nach Anspruch 18, wobei der die lektrische Film (202) ein ferroelektrisches Material enthält.