DE10249009A1

DE10249009A1 - Halbleitervorrichtung

Info

Publication number: DE10249009A1
Application number: DE10249009A
Authority: DE
Inventors: Shuichi Ueno; Haruo Furuta; Shigehiro Kuge; Hiroshi Kato
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2002-02-13
Filing date: 2002-10-21
Publication date: 2003-08-28
Also published as: TW550790B; US6897523B2; JP2003243670A; KR20030068372A; CN1438710A; US20030151086A1

Abstract

Eine Halbleitervorrichtung wird bereitgestellt, die eine aus einem MISFET gebildete Diode aufweist, welche eine Strom-Spannungs-Kennlinie nahe jener einer idealen Diode aufweist. Negative Ladungen (z. B. Elektronen: 8a) sind auf der Seite der Drainregion (2) eines zwischen die Filme des Siliziumoxids (4a, 4c) gefügten Siliziumnitridfilms (4b) gefangen. Wenn mit den so gefangenen negativen Ladungen (8a) und den durch sie induzierten Kanal-Ladungsträgern (9a) eine Vorspannung zwischen dem Drain und die Source gelegt wird, weist der MISFET in Abhängigkeit davon, ob es sich um eine Vorwärtsspannung oder eine Sperrspannung handelt, unterschiedliche Schwellenwerte für die Kanalbildung auf. Dies bedeutet, wenn eine Sperrspannung anliegt, bildet sich der Kanal in nicht hinreichender Weise und der Source-Drain-Strom fließt mit geringerer Wahrscheinlichkeit, während der Kanal sich in hinreichender Weise bildet und ein großer Source-Drain-Strom fließt, wenn eine Vorwärtsspannung anliegt. Dies liefert eine Strom-Spannungs-Kennlinie nahe jener der idealen Diode.

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung, die einen MISFET(Metall-Isolator-Halbleiter- Feldeffekttransistor) als eine Diode verwendet.
Fig. 37 zeigt ein schematisches Symbol, das die Diode darstellt. Wie bekannt ist, erlaubt die Diode einen Stromfluß in der Vorwärtsrichtung (FWD-Richtung) von der Anode (A) zu der Kathode (K), aber unterdrückt einen Stromfluß in der Rückwärtsrichtung oder Sperrrichtung (REV-Richtung) von der Kathode (K) zu der Anode (A).
Während spezielle Verfahren zum Bilden von Dioden Verfahren einschließen, die den pn-Übergang oder die Schottky-Barriere verwenden, wird hier eine Diode beschrieben, die einen MISFET verwendet.
Fig. 38 ist ein Diagramm, das eine Diode veranschaulicht, die einen MISFET verwendet. Wie in Fig. 38 gezeigt, sind das Gate G und die Drain D des MISFETs miteinander kurzgeschlossen, so daß das Gate G und die Drain D als die Anode wirken und die Source S als die Kathode wirkt. In Fig. 38 ist das Substrat B des MISFETs auf Masse gesetzt.
In dem Fall der Diode, die einen MISFET verwendet, schwankt die Strom-Spannungs-Kennlinie in Abhängigkeit von dem Wert der Schwelle Vth zum Bilden des Kanals in dem MISFET. Fig. 39 ist ein Diagramm, das zwei Strom-Spannungs-Kennlinien G2 und G3 mit unterschiedlichen Schwellenwerten Vth zeigt. Bei der Kennlinie G2 ist Vth = 0 [V] und bei der Kennlinie G3 ist Vth = 2 [V]. Die vertikale Achse in Fig. 39 zeigt den Drain-Source-Strom I_D und die horizontale Achse zeigt die Drain-Source-Spannung V_D (in der Diodenkonfiguration ist die Spannung V_D ebenfalls gleich der Gate-Source-Spannung V_G, da die Drain und das Gate kurzgeschlossen sind).
Bei einer Diode ist es ideal, wenn der Strom unbegrenzt fließt, wenn sie in Vorwärts(FWD)-Richtung gepolt ist und der Strom 0 ist, wenn sie in Sperr(REV)-Richtung gepolt ist. Folglich ist es in dem Diagramm von Fig. 39 wünschenswert, daß die Strom-Spannungs-Kennlinie bei Polungen in Vorwärtsrichtung, d. h. in dem FWD-Bereich, in dem V_D 0 gilt, steil ansteigt.
Dies bedeutet, daß die Kennlinie G2 mit der Schwelle Vth = 0 [V] der Kennlinie G3 mit der Schwelle Vth = 2 [V] vorzuziehen ist. Während die Kennlinie G3 bei Vorspannungen in Vorwärtsrichtung einen Spannungsverlust mit sich bringt, da ein Extrabetrag der Gate-Source-Spannung V_G für die Schwelle Vth = 2 [V] angelegt werden muß, bringt die Kennlinie G2 nicht einen derartigen Spannungsverlust mit sich.
In dem MISFET kann die Schwelle Vth in Abhängigkeit von Parametern, wie zum Beispiel der Dotierungskonzentration in der Kanalregion, der Dielektrizitätskonstante des Substratmaterials, etc., variiert werden. Es ist deshalb einfach, durch Einstellen derartiger Parameter die Kennlinie G2 zu verwirklichen.
In dem Fall der Kennlinie G2 fließt jedoch ein Leckstrom I_L, sogar wenn die Spannung V_D Null ist. Weiterhin bleibt bei Polung in Sperrrichtung (REV-Richtung) der Einfluß des Leckstroms I_L sogar dann vorhanden, wenn die Spannung V_D nahe Null ist.
Für die Verwendung als Diode muß der Leckstrom, der bei Anlegen der Sperrspannung auftritt, unter einen gegebenen Richtwert gedrückt werden. Deshalb kann die Kennlinie G2 nicht verwendet werden und die Schwelle Vth muß auf einen größeren Wert als jenem der Kennlinie G3 gesetzt werden.
Eine Aufgabe der Erfindung ist es, eine Halbleitervorrichtung bereitzustellen, die eine mit einem MISFET gebildete Diode aufweist, deren Strom-Spannungs-Kennlinie nahe der einer idealen Diode ist.
Die Aufgabe wird gelöst durch eine Halbleitervorrichtung nach Anspruch 1.
Weiterbildungen der Erfindung sind in den Unteransprüchen dargestellt.
Eine Halbleitervorrichtung weist einen MISFET (Metall- Isolator-Halbleiter-Feldeffekttransistor) mit
einem Gate-Isolationsfilm, der auf einem Halbleitersubstrat gebildet ist,
einer Gateelektrode, die auf dem Gate-Isolationsfilm gebildet ist, und
einer Drainregion und einer Sourceregion, die in einer Hauptoberfläche des Halbleitersubstrats mit dem sich zwischen der Drainregion und der Sourceregion befindenden Gate- Isolationsfilm gebildet sind, auf.
Wenn keine Spannung anliegt, sind in der Halbleitervorrichtung Kanal-Ladungsträger in einer Kanalbildungsregion unter dem Gateisolationsfilm in dem Halbleitersubstrat vorhanden. Zumindest der Leitfähigkeitstyp oder der Ladungsbetrag der Kanal- Ladungsträger sind auf der Seite der Drainregion und der Seite der Sourceregion in der Kanalbildungsregion unterschiedlich. Die Gateelektrode und die Drainregion sind kurzgeschlossen.
In der Kanalbildungsregion sind Kanal-Ladungsträger vorhanden, wenn keine Spannung anliegt. Zumindest der Leitfähigkeitstyp oder der Ladungsbetrag der Kanal-Ladungsträger sind auf der Seite der Drainregion und der Seite der Sourceregion in der Kanalbildungsregion unterschiedlich. Deshalb bildet sich der Kanal in nicht hinreichender Weise, wenn eine Sperrspannung anliegt und der Source-Drain-Strom fließt mit geringerer Wahrscheinlichkeit, während, wenn eine Vorspannung in Vorwärtsrichtung anliegt, der Kanal sich in hinreichender Weise bildet und der Source-Drain-Strom ohne problemlos fließen kann. Dies bedeutet, die Halbleitervorrichtung blockt auf effektive Weise das Fließen eines Drain-Source-Stromes ab, wenn eine Vorspannung in Sperrrichtung anliegt und erlaubt einen größeren Stromfluß des Drain-Source-Stromes, wenn eine Vorspannung in Vorwärtsrichtung anliegt. Somit wird eine Halbleitervorrichtung bereitgestellt, die eine aus einem MISFET gebildete Diode mit einer Strom-Spannungs-Kennlinie nahe jener einer idealen Diode aufweist.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der beigefügten Zeichnungen. Von den Figuren zeigen:
Fig. 1 ein Diagramm, das den Aufbau eines MISFETs zeigt, der einen in dem US-Patent US 5,768,192 beschriebenen nichtflüchtigen Halbleiterspeicher bildet,
Fig. 2 ein Diagramm, das den MISFET von Fig. 1 zeigt, bei dem zwischen der Drain und der Source eine Spannung in Vorwärtsrichtung angelegt ist,
Fig. 3 ein Diagramm, das den MISFET von Fig. 1 zeigt, bei dem zwischen der Drain und der Source eine Spannung in Sperrrichtung angelegt ist,
Fig. 4 ein Diagramm, das den MISFET von Fig. 1 zeigt, bei dem zwischen der Drain und der Source bei kurzgeschlossenem Drain und Gate eine Spannung in Sperrrichtung angelegt ist,
Fig. 5 ein Diagramm, das experimentelle Ergebnisse für die Strom-Spannungs-Kennlinie des als Diode geschalteten MISFETs von Fig. 1 zeigt,
Fig. 6 bis 10 Diagramme, die Bedingungen für Kanalladungen und Verarmungsschichten an den Punkten 1 bis 5 von Fig. 5 zeigen,
Fig. 11 ein Diagramm, das eine Halbleitervorrichtung einer ersten Ausführungsform zeigt,
Fig. 12 ein Diagramm, das eine andere Halbleitervorrichtung der ersten Ausführungsform zeigt,
Fig. 13 ein Diagramm, das eine andere Halbleitervorrichtung der ersten Ausführungsform zeigt,
Fig. 14 ein Diagramm, das eine Halbleitervorrichtung einer zweiten Ausführungsform zeigt,
Fig. 15 ein Diagramm, das eine Halbleitervorrichtung einer dritten Ausführungsform zeigt,
Fig. 16 ein Diagramm, das ein Heißladungsverminderung genanntes Verfahren zum Einfangen von Ladungen zeigt,
Fig. 17 ein Diagramm, das ein Kanal- Heißlocherzeugung genanntes Verfahren zum Einfangen von Ladungen zeigt,
Fig. 18 ein Diagramm, das ein GIDL (Gate induzierte Drain-Leckstrom)-Erzeugung genanntes Verfahren zum Einfangen von Ladungen zeigt,
Fig. 19 ein Diagramm, das ein Fowler-Nordheim- Stromerzeugung genanntes Verfahren zum Einfangen von Ladungsträgern zeigt,
Fig. 20 ein Diagramm, das ein Substrat- Heißladungsträger-Erzeugung genanntes Verfahren zum Einfangen von Ladungsträgern zeigt,
Fig. 21 ein Diagramm, das eine Halbleitervorrichtung einer fünften Ausführungsform zeigt,
Fig. 22 und 23 Diagramme, die ein Verfahren zum Herstellen der Halbleitervorrichtung der fünften Ausführungsform zeigen,
Fig. 24 ein Diagramm, das eine Halbleitervorrichtung einer sechsten Ausführungsform zeigt,
Fig. 25 bis 27 Diagramme, die ein Verfahren zum Herstellen der Halbleitervorrichtung der sechsten Ausführungsform zeigen,
Fig. 28 ein Diagramm, das eine Halbleitervorrichtung einer siebten Ausführungsform zeigt,
Fig. 29 ein Diagramm, das eine Halbleitervorrichtung einer achten Ausführungsform zeigt,
Fig. 30 ein Diagramm, das eine Halbleitervorrichtung einer neunten Ausführungsform zeigt,
Fig. 31 ein Diagramm, das eine andere Halbleitervorrichtung der neunten Ausführungsform zeigt,
Fig. 32 ein Diagramm, das eine andere Halbleitervorrichtung der neunten Ausführungsform zeigt,
Fig. 33 ein Diagramm, das eine andere Halbleitervorrichtung der neunten Ausführungsform zeigt,
Fig. 34 bis 36 Diagramme, die die Gate-Source-Spannungs- V_G/Drain-Source-Strom-I_D-Kennlinie zeigen,
Fig. 37 ein Diagramm, das ein graphisches Symbol der Diode zeigt,
Fig. 38 ein Diagramm, das eine bekannte Diode, die einen MISFET verwendet, zeigt, und
Fig. 39 ein Diagram, das zwei Strom-Spannungs- Kennlinien G2 und G3 der einen MISFET verwendenden Diode mit unterschiedlichen Schwellen Vth zeigt.
Vor der Beschreibung der Ausführungsformen der Erfindung wird das Grundprinzip der Erfindung beschrieben.
Fig. 1 ist ein Diagramm, das den Aufbau eines MISFETs zeigt, der einen in dem US-Patent US 5,768,192 beschriebenen nichtflüchtigen Halbleiterspeicher bildet. Wie in Fig. 1 gezeigt, weist dieser MISFET auf einem Halbleitersubstrat 1 gebildete, übereinander geschichtete Gateisolationsfilme 4a bis 4c auf, beispielsweiseein Siliziumsubstrat, eine Gateelektrode 5, die auf dem Gate-Isolationsfilm 4c gebildet ist, und eine Drainregion 2 und eine Sourceregion 3, die in der Hauptoberfläche des Halbleitersubstrats 1 mit den sich zwischen ihnen befindenden Gate-Isolationsfilmen 4a bis 4c gebildet sind, auf. Die Kontaktpfropfen 6 und 7 sind mit der Drainregion 2 bzw. der Sourceregion 3 verbunden. Die Gateisolationsfilme 4a bis 4c weisen einen Schichtstapelaufbau mit einem Siliziumoxidfilm 4a, einem Siliziumnitridfilm 4b und einem Siliziumoxidfilm 4c auf. Dieses Diagramm zeigt ein Beispiel, bei dem der MISFET von einem n-Typ ist, das Halbleitersubstrat vom p-Typ ist und die Drainregion 2 und die Sourceregion 3 beide vom n-Typ sind.
In diesem MISFET sind negativ geladene Teilchen (z. B. Elektronen) 8a, in dem Siliziumnitridfilm 4b auf der Seite der Drainregion 2 gefangen. Wenn keine Spannung angelegt ist, induzieren die negativ geladenen Teilchen 8a positive Ladungen (z. B. Löcher) 9a in der Kanalbildungsregion in dem Halbleitersubstrat 1. Da die negativen Ladungen 8a lediglich in der Umgebung der Drainregion 2 gefangen sind, erscheinen die positiven Ladungen 9a nicht auf der Seite der Sourceregion 3. Somit gibt es einen Unterschied in der Menge der Kanalladungen 9a zwischen der Seite der Drainregion 2 und der Seite der Sourceregion 3.
Wenn, wie oben erläutert, mit den eingefangenen negativen Ladungen 8a und den induzierten Kanalladungen 9a eine Vorspannung zwischen die Drain und die Source angelegt wird, schwankt der Schwellenwert für die Kanalbildung des MISFETs in Abhängigkeit davon, ob es sich um eine Spannung in Vorwärtsrichtung oder in Sperrrichtung handelt. Fig. 2 und 3 veranschaulichen dieses Phänomen.
Wenn, wie in Fig. 2 gezeigt, zwischen die Drain und die Source eine Spannung in Vorwärtsrichtung (d. h. eine Spannung, die zu einem höheren Potential an der Drain als an der Source führt) angelegt wird (in Fig. 2 deutet "0" auf 0 [V] hin und "+" auf einen positiven Spannungswert hin), dann bildet sich an dem pn-Übergang zwischen der Drainregion 2 und dem Halbleitersubstrat 1 eine Verarmungsschicht 10a. Die Bildung der Verarmungsschicht 10a verursacht das Verschwinden der induzierten Kanalladungen 9a.
Wenn in diesem Zustand zwischen das Gate und die Source eine Spannung in Vorwärtsrichtung (d. h. eine Spannung, die zu einem höheren Potential an dem Gate als an der Source führt) angelegt wird, dann bildet sich in der Kanalbildungsregion in dem Halbleitersubstrat 1 direkt unter den Gateisolationsfilmen 4a bis 4c ein n-Kanal und ein Drain-Source-Strom I_D fließt. Zu dieser Zeit üben die Kanalladungen 9a die durch die Verarmungsschicht 10a beseitigt wurden, keinen Einfluß auf die Bildung des n-Kanals aus.
Wenn andererseits, wie in Fig. 3 gezeigt, zwischen die Drain und die Source eine Spannung in Sperrrichtung (d. h. eine Spannung, die zu einem höheren Potential an der Source als an der Drain führt) angelegt wird (auch in Fig. 3 deutet "0" auf 0 [V] hin und "+" auf einen positiven Spannungswert hin), bildet sich eine Verarmungsschicht 10b an dem pn-Übergang zwischen der Sourceregion 3 und dem Halbleitersubstrat 1.
Wenn in diesem Zustand an das Gate und die Drain eine Spannung angelegt wird, die zu einem höheren Potential an dem Gate als an der Drain führt, dann sieht die Struktur aus, als seien die Funktionen von Drain und Source in Fig. 2 vertauscht worden.
In diesem Fall bleiben jedoch noch die induzierten Kanalladungen 9a zurück, da die Verarmungsschicht 10a nicht an dem pn- Übergang zwischen der Drainregion 2 und dem Halbleitersubstrat 1 gebildet ist. Da jedoch die Spannung zwischen das Gate und die Drain angelegt wird, wird das elektrische Feld der Kanalladungen 9a durch die Wirkung der in der Gateelektrode 5 gespeicherten Ladung ein wenig abgeschwächt. Fig. 3 zeigt diesen Zustand durch Verringern der Anzahl der Symbole, die die Kanalladungen 9a darstellen.
Da die Kanalladungen 9a bleiben, erstreckt sich der n-Kanal von der Sourceregion 3 lediglich zu der Position der Kanalladungen 9a ohne die Drainregion 2 zu erreichen. Dies bedeutet, die n-Kanal-Bildung ist unvollständig und der Fluß des Source- Drain-Stroms ist unterdrückt.
Das vollständige Beseitigen der Kanalladungen 9a erfordert somit eine höhere Gate-Drain-Spannung. Dies bedeutet, daß die Kanalbildungsschwelle des MISFETs in Abhängigkeit davon schwankt, ob zwischen Drain und Source eine Spannung in Vorwärtsrichtung oder in Sperrrichtung angelegt ist.
Es muß nicht erwähnt werden, daß ohne die eingefangenen negativ geladenen Teilchen 8a und daher ohne die induzierten Kanalladungen 9a der Schwellenwert in den Zuständen von Fig. 2 und Fig. 3 gleich bleiben wird. Die in dem US-Patent US 5,768,192 beschriebene Vorgehensweise macht sich diesen Umstand bei einer nichtflüchtigen Speichervorrichtung zunutze, wo, basierend auf dem Unterschied in der Schwelle, der auftritt, wenn die Sperrspannung angelegt wird, ermittelt wird, ob die negativen Ladungen 5a eingefangen sind oder nicht.
In dieser Erfindung sind zur Verwendung als Diode die Drain und das Gate des MISFETs von Fig. 1 kurz geschlossen. Die Vorgehensweise des Kurzschließens von Drain und Gate des MISFETs zum Bilden einer Diode mit dem in Fig. 1 gezeigten MISGET liefert jedoch einzigartige Wirkungen der Erfindung, die nicht durch eine Diodenschaltung eines MISFETs, bei dem die negativ geladenen Teilchen 8a nicht eingefangen sind, erhalten werden können. Dies wird im Folgenden beschrieben.
Wenn zunächst die Drain und das Gate des MISFETs von Fig. 1 kurzgeschlossen sind und zwischen der Drain und der Source die Spannung in Vorwärtsrichtung angelegt ist, dann wird der Zustand von Fig. 2 hervorgerufen und die Verarmungsschicht 10a bewirkt das Verschwinden der induzierten Kanalladungen 9a.
Da das Gate mit der Drain kurzgeschlossen ist, ist ein n-Kanal in dem Kanalbildungsbereich in dem Halbleitersubstrat 1 ausgebildet. Somit fließt der Drain-Source-Strom I_D. Die Kanalladungen 9a üben keinen Einfluß auf die n-Kanal-Bildung aus, da sie durch die Verarmungsschicht 10a beseitigt wurden.
Wenn andererseits die Drain und das Gate des MISFETs von Fig. 1 kurzgeschlossen sind, ruft das Anlegen der Sperrspannung zwischen die Drain und die Source den in Fig. 4 gezeigten Zustand hervor. Dies bedeutet, das Potential an dem mit der Drain kurzgeschlossenen Gate ist gleich dem Drainpotential, wobei das Sourcepotential höher ist als das Drainpotential (auch in Fig. 4 deutet "0" auf 0 [V] hin und "+" deutet auf einen positiven Spannungswert hin).
In diesem Fall sind die induzierten Kanalladungen 9a noch vorhanden, da die Verarmungsschicht 10a nicht an dem pn-Übergang zwischen der Drainregion 2 und dem Halbleitersubstrat 1 ausgebildet ist. Weiterhin existiert keine Potentialdifferenz zwischen dem Gate und der Drain und keine Ladung ist in der Gateelektrode 5 gespeichert, so daß das elektrische Feld der Kanalladungen 9a nicht abgeschwächt ist.
Dies bedeutet, die Kanalladungen 9a sind gegenüber dem Zustand von Fig. 1, in dem keine Spannung anliegt, unverändert, was auf effektivere Weise verhindert, daß der n-Kanal die Drainregion 2 erreicht. Dies bedeutet, der n-Kanal ist in unzureichenderer Weise ausgebildet und ein Fließen des Source-Drain- Stroms ist noch weniger wahrscheinlich.
Das obige Phänomen zeigt, daß der als Diode geschaltete MISFET von Fig. 1 eine Eigenschaft aufweist, die für eine Diode hervorragend geeignet ist. Dies bedeutet, er erlaubt bei einer Vorspannung in Vorwärtsrichtung ein Fließen des Drain-Source- Stroms ohne Unterbindung der Kanalbildung und bei einer Vorspannung in Sperrrichtung die Unterbindung der Kanalbildung und Blockierung des Stromflusses des Drain-Source-Stroms I_D.
Fig. 5 bis 10 veranschaulichen dieses Phänomens in größerem Detail. Fig. 5 ist ein Diagramm, das experimentelle Ergebnisse für die Strom-Spannungs-Kennlinie des als Diode geschalteten MISFETs von Fig. 1 zeigt. In Fig. 5 zeigt die vertikale Achse den Drain-Source-Strom I_D und die horizontale Achse zeigt die Drain-Source-Spannung V_D (die ebenfalls die Gate-Source- Spannung V_G ist). Die Schwelle ist in dieser Strom-Spannungs- Kennlinie G1 auf Vth = 0 [V] gesetzt.
Fig. 6 bis 10 zeigen die Zustände der Kanalladungen und der Verarmungsschichten an den Punkten (1) bis (5) in Fig. 5.
Fig. 6 zeigt einen Zustand, in dem eine relativ hohe Sperrspannung (in REV-Richtung) angelegt ist (an dem Punkt (1)), wobei die Verarmungsschicht 10b sich auf der Seite der Sourceregion 3 in einen weiten Bereich erstreckt. Da die Schwelle Vth auf 0 [V] gesetzt ist, sind negative Kanalladungen 9b vorhanden und der Kanal ist halb ausgebildet, obwohl sogar die Gatespannung 0 [V] ist. Das Vorhandensein der positiven Kanalladungen 9a verhindert jedoch, daß der Kanal zu der Drainregion 2 reicht. Deshalb ist der Drain-Source-Strom I_D ungefähr Null.
Fig. 7 zeigt einen Zustand, in dem eine schwächere Spannung in Sperrrichtung als jene von Fig. 6 angelegt ist (an dem Punkt (2)), wobei die Verarmungsschicht 10b auf der Seite der Sourceregion 3 sich nicht in einen so weiten Bereich erstreckt wie es in Fig. 6 gezeigt ist. Auch in diesem Fall verhindert das Vorhandensein der positiven Kanalladungen 9a, daß der Kanal zu der Drainregion 2 reicht. Deshalb ist der Drain-Source-Strom I_D annähernd Null.
Fig. 8 zeigt den Zustand, in dem die Drain-Source-Spannung V_D Null ist (der Punkt (3)), wobei die Verarmungsschicht 10b auf der Seite der Sourceregion 3 sich soweit erstreckt wie die Verarmungsschicht 10a auf der Seite der Drainregion 2. Auch in diesem Fall verhindert das Vorhandensein der positiven Kanalladungen 9a, daß der Kanal zu der Drainregion 2 reicht. Deshalb ist der Drain-Source-Strom I_D annähernd Null.
Wieder bezugnehmend auf das Diagramm von Fig. 39 ist in dem bekannten, als Diode geschalteten MISFET, der in Fig. 38 gezeigt ist, der Leckstrom I_L vorhanden, wenn die Schwelle Vth = 0 [V] ist. In Fig. 8 kann jedoch der Drain-Source-Strom I_D durch die induzierten positiven Kanalladungen 9a auf annähernd Null gedrückt werden.
Fig. 9 zeigt einen Zustand, in dem eine Spannung in Vorwärtsrichtung (FWD-Richtung) angelegt ist (der Punkt (4)), wobei die Verarmungsschicht 10a auf der Seite der Drainregion 2 anfängt, sich auszudehnen. Zu dieser Zeit werden die positiven Kanalladungen 9a nach und nach durch die sich ausdehnende. Verarmungsschicht 10a beseitigt und der Kanal erstreckt sich nach und nach von den negativen Kanalladungen 9b zu der Drainregion 2 (es ist zu beachten, daß in Fig. 9 die Kanalladungen 9a absichtlich dargestellt und nicht weggelassen sind, um zu zeigen, daß die Kanalladungen 9a vorhanden waren). Somit steigt der Drain-Source-Strom I_D nach und nach an.
Fig. 10 zeigt einen Zustand, in dem eine höhere Spannung in Vorwärtsrichtung angelegt ist (den Punkt (5)), wobei die Verarmungsschicht 10a auf der Seite der Drainregion 2 sich in einen weiteren Bereich erstreckt hat. Zu diesem Zeitpunkt sind die positiven Kanalladungen 9a nahezu vollständig durch die Verarmungsschicht 10a beseitigt (es ist zu beachten, daß auch in Fig. 10 die Kanalladungen 9a absichtlich dargestellt und nicht weggelassen sind, um zu zeigen, daß die Kanalladungen 9a vorhanden waren) und der Kanal reicht vollständig zur Drainregion 2 und Elektronen als Ladungsträger werden von den negativen Kanalladungen 9b in die Drainregion 2 eingebracht. Deshalb fließt ein großer Drain-Source-Strom I_D.
Wie oben erläutert wurde, weist der in Fig. 1 gezeigte, als Diode geschaltete MISFET im Vergleich zu dem in Fig. 38 gezeigten, bekannten, als Diode geschalteten MISFET eine Strom- Spannungs-Kennlinie auf, die näher an der Kennlinie einer idealen Diode ist. Diese Erfindung wurde auf der Grundlage dieses Grundprinzips durchgeführt.
Obwohl der MISFET in dem oben gezeigten Beispiel vom n-Kanal- Typus ist, gilt zum Hervorrufen der gleichen Wirkungen natürlich dasselbe für einen p-Kanal-MISFET.

Erste Ausführungsform

Fig. 11 ist ein Diagramm, das eine Halbleitervorrichtung gemäß einer ersten Ausführungsform der Erfindung zeigt. In Fig. 11 sind die Elemente mit den gleichen Funktionen wie jene des MISFETs von Fig. 1 mit den gleichen Bezugszeichen gezeigt. Dies bedeutet, die Halbleitervorrichtung von Fig. 11 ist die gleiche wie jene von Fig. 1, mit der Ausnahme, daß das Diagramm in klarer Weise zeigt, daß die Gateelektrode 5 und die Drainregion 2 über den Kontaktpfropfen 6 verbunden sind.
Während in der Halbleitervorrichtung von Fig. 11 die negativ geladenen Teilchen 8a in dem Siliziumnitridfilm 4b auf der Seite der Drainregion 2 eingefangen sind, können, wie in Fig. 12 gezeigt, positive Ladungen 8b auf der Seite der Sourceregion 3 eingefangen sein. Wenn in diesem Fall keine Spannung angelegt ist, induzieren die eingefangenen positiv geladenen Teilchen 8b in der Kanalbildungsregion in dem Halbleitersubstrat 1 negative Ladungen (z. B. Elektronen) 9b. Die Kanalladungen 9b tauchen nicht auf der Seite der Drainregion 2 auf, da die positiven Ladungen 8b lediglich in der Umgebung der Sourceregion 3 eingefangen sind. Somit gibt es einen Unterschied in der Menge der Kanalladungen 9b zwischen der Seite der Drainregion 2 und der Seite der Sourceregion 3.
In diesem Fall ist in dem Bereich, in dem die Kanalladungen 9b nicht auftauchen, der Kanal nicht vorhanden, d. h. der Kanal reicht nicht zu der Drainregion 2, wenn die Drain-Source- Spannung V_D Null ist. Deshalb ist der Drain-Source-Strom I_D annähernd Null. Wenn die Spannung in Vorwärtsrichtung angelegt wird, dann fängt die Verarmungsschicht an, sich auf der Seite der Drainregion 2 auszudehnen und in dem Bereich, in dem die Kanalladungen 9b nicht vorhanden sind, bildet sich nach und nach ein Kanal. Somit arbeitet die Halbleitervorrichtung in der gleichen Weise wie jene, die in Fig. 11 gezeigt ist.
Wie in Fig. 13 gezeigt, können die positiven Ladungen 8b auf der Seite der Sourceregion 3 zusätzlich zu jenen, die in der Halbleitervorrichtung von Fig. 11 eingefangen sind, eingefangen sein. In diesem Fall induzieren die eingefangenen negativen Ladungen 8a die positiven Kanalladungen 9a in der Kanalbildungsregion und die eingefangenen positiven Ladungen 8b induzieren die negativen Kanalladungen 9b in der Kanalbildungsregion. Dadurch ist der Leitungstyp der Kanalladungen auf der Seite der Drainregion 2 und auf der Seite der Sourceregion 3 unterschiedlich.
In diesem Fall sieht der Aufbau so aus, als seien die Aufbauten, die in Fig. 11 und 12 gezeigt sind, miteinander überlagert worden, was bei einer Vorspannung in Sperrrichtung auf effektivere Weise den Drain-Source-Strom I_D unterdrückt und bei einer Vorspannung in Vorwärtsrichtung einen größeren Stromfluß des Drain-Source-Stroms I_D erlaubt.
Entsprechend den Beschränkungen der Parameter zum Setzen der Schwelle, wie zum Beispiel der Dotierungskonzentration in der Kanalregion, der Dielektrizitätskonstante des Substratmaterials, etc., kann aus den in Fig. 11 bis 13 gezeigten Aufbauten ein geeigneter Aufbau gewählt werden.
Wie oben gezeigt, sind die Kanalladungen 9a und/oder 9b in der Kanalbildungsregion in dem Halbleitersubstrat 1 vorhanden, wenn keine Spannung anliegt, und die Kanalladungen unterscheiden sich im Leitungstyp und/oder der Menge der Ladungen auf der Seite der Drainregion 2 und der Seite der Sourceregion 3 in der Kanalbildungsregion. Der Kanal wird dann nicht hinreichend ausgebildet, wenn eine Spannung in Sperrrichtung angelegt wird, was den Fluß des Source-Drain-Stroms unterbindet. Wenn andererseits eine Spannung in Sperrrichtung angelegt ist, ist der Kanal zum Zulassen eines Source-Drain-Stromflusses in hinreichender Weise ausgebildet. Dies bedeutet, bei einer Vorspannung in Sperrrichtung unterdrückt die Vorrichtung auf effektivere Weise den Fluß des Drain-Source-Stroms I_D und bei einer Vorspannung in Vorwärtsrichtung gestattet sie einen höheren Stromfluß des Drain-Source-Stroms I_D. Somit wirdeine Halbleitervorrichtung erhalten, die eine MISFET-Diode mit einer Strom-Spannungs-Kennlinie, welche näher an jener der idealen Diode liegt, aufweist.
Wenn, wie in Fig. 11 gezeigt, die Kanalladungen 9a, die auf der Seite der Drainregion befinden, einen Leitfähigkeitstyp aufweisen, der sich von jenem des in der Kanalbildungsregion gebildeten Kanals unterscheidet (d. h. der Kanal ist in dem Beispiel vom n-Typus und die Ladungen besitzen positives Vorzeichen), dann ist es möglich, auf sichere Weise zu verhindern, daß der Kanal zu der Drainregion 2 reicht, wenn die Drain-Source-Spannung V_D Null ist. Folglich kann der Drain- Source-Strom I_D auf annähernd Null herabgedrückt werden, sogar wenn die Schwelle Vth auf Null gesetzt wird.
In der Halbleitervorrichtung dieser Ausführungsform induzieren die in dem Siliziumnitridfilm 4b in dem Gateisolationsfilm gefangenen Ladungen 8a und/oder 8b die Kanalladungen. Die Kanalladungen können auf einfache Weise induziert werden, da, wie später beschrieben wird, geladene Teilchen bzw. Ladungen auf einfache Weise in dem Gateisolationsfilm durch verschiedene Verfahren eingefangen werden können.
Weiterhin weist in der Halbleitervorrichtung dieser Ausführungsform der Gateisolationsfilm einen Schichtstapelaufbau auf, bei dem ein Siliziumnitridfilm zwischen Siliziumoxidfilme geschichtet ist und die Ladungen in dem Siliziumnitridfilm eingefangen sind. Die in dem Siliziumnitridfilm 4b eingefangenen Ladungen verlassen diesen nicht mit großer Wahrscheinlichkeit, sondern können über einen langen Zeitraum am Ort gehalten werden. Deshalb kann eine Halbleitervorrichtung mit hervorragender Zuverlässigkeit erhalten werden.

Zweite Ausführungsform

Diese Ausführungsform ist eine Abwandlung der Halbleitervorrichtung der ersten Ausführungsform, bei der anstelle des einen Siliziumnitridfilm enthaltenden Schichtstapelaufbaus der Gateisolationsfilm als eine Einzelschichtstruktur eines Siliziumoxidfilms gebildet ist.
Fig. 14 ist ein Diagramm, das eine Halbleitervorrichtung dieser Ausführungsform zeigt. Der in Fig. 14 gezeigte Aufbau ist der gleiche wie jener, der in Fig. 11 gezeigt ist, mit der Ausnahme, daß die Gateisolationsfilme 4a bis 4c durch eine einzelne Schicht eines Siliziumoxidfilms 4d ersetzt sind.
Obwohl der Siliziumoxidfilm hinsichtlich der Fähigkeit des Speicherns von Ladung dem Siliziumnidtridfilm unterlegen ist, bietet diese Struktur im wesentlichen die gleichen Funktionen und Wirkungen wie jene, die in der ersten Ausführungsform gezeigt ist. Dadurch kann eine Halbleitervorrichtung erhalten werden, die eine MISFET-Diode mit einer Strom-Spannungs- Kennlinie, die näher an jener der idealen Diode liegt, erhalten werden, sogar wenn als Gateisolationsfilm ein Siliziumoxidfilm verwendet wird.

Dritte Ausführungsform

Auch diese Ausführungsform ist eine Abwandlung der Halbleitervorrichtung der ersten Ausführungsform, wobei ein Gateisolationsfilm mit einer Mehrzahl von aus Silizium gebildeten Punkten als Gateisolationsfilm anstelle des den Siliziumnitridfilm enthaltenden Schichtstapelaufbaus als Gateisolationsfilm verwendet wird.
Ein Verfahren zum Bilden von Siliziumpunkten in einem Siliziumoxidfilm ist beispielsweise in "Si-Dot Non-Volatile Memory Device", J. De Blauwe et al., Extended Abstracts of the 2001 International Conference on Solid State Devices and Materials, Tokyo, 2001, S. 518-519 beschrieben. Diese Ausführungsform verwendet einen Siliziumoxidfilm mit derartigen Siliziumpunkten als Gateisolationsfilm.
Fig. 15 ist ein Diagramm, das eine Halbleitervorrichtung dieser Ausführungsform zeigt. Der in Fig. 15 gezeigte Aufbau ist der gleiche, wie jener, der in Fig. 11 gezeigt ist, mit der Ausnahme, daß die Gateisolationsfilme 4a bis 4c durch eine einzelne Schicht eines Siliziumoxidfilms 4d, der Siliziumpunkte 11 enthält, ersetzt ist.
Die Ladungen 8a sind in den Siliziumpunkten 11 eingefangen, so daß die Ladungshaltefähigkeit gegenüber jener der Einzelschicht des Siliziumoxidfilms erhöht ist. Deshalb liefert auch diese Struktur eine Halbleitervorrichtung, die eine MISFET- Diode mit einer Strom-Spannungs-Kennlinie, die näher an jener der idealen Diode liegt, aufweist.

Vierte Ausführungsform

Diese Ausführungsform beschreibt verschiedene Verfahren zum Einfangen der geladenen Teilchen in dem Gateisolationsfilm. Fig. 16 bis 20 veranschaulichen die verschiedenen Ladungseinfangverfahren.
Zunächst zeigt Fig. 16 ein Einfangverfahren, das einen Heißladungsverminderung genannten Vorgang verwendet. In Fig. 16 stößt ein negativ geladenes Teilchen (z. B. ein Elektron) 8c, das sich von der Sourceregion 3 zu der Drainregion 2 bewegt, mit einem Atom in dem Halbleitersubstrat 1 zusammen und erzeugt einen heißen Ladungsträger 8a und ein heißes Loch 9c mittels Stoßionisation 12. Der heiße Ladungsträger 8a wird dadurch in den Siliziumnitridfilm 4b injiziert.
Im folgenden wird ein Beispiel der Potentialbedingungen in diesem Vorgang gezeigt: Gatepotential Vg = 3 [V], Sourcepotential Vs = 0 [V], Substratpotential Vb = 0 [V] und Drainpotential Vd = die Drainspannung, bei der der Substratstrom sein Maximum annimmt (ungefähr Vg/2 in einer n-Kanal-MOS-Struktur).
Als nächstes zeigt Fig. 17 ein Einfangverfahren, das einen Kanal-Heißlocherzeugung genannten Vorgang verwendet. In Fig. 17 stößt ein negativ geladenes Teilchen (z. B. ein Elektron) 8a, das sich von der Sourceregion 3 zu der Drainregion 2 bewegt, mit einem Atom in dem Halbleitersubstrat 1 zusammen und wird aufgrund der Streuung eingefangen, während ein heißes Loch mitels Stoßionisation 13 erzeugt wird. Das geladene Teilchen 8a wird dadurch in den Siliziumnitridfilm 4b injiziert.
Es folgt ein Beispiel der Potentialzustände in diesem Vorgang: Gatepotential Vg = 3 [V], Sourcepotential Vs = 0 [V], Substratpotential Vb = 0 [V] und Drainpotential Vd Vg.
Fig. 18 zeigt ein Einfangverfahren, das einen GIDL (gateinduzierte Drain-Leckstrom)-Erzeugung genannten Vorgang verwendet. In Fig. 18 wird zum Zerlegen eines stabilen Atoms 14 in der Drainregion 2 in ein einzufangendes positiv geladenes Teilchen (Loch) 8b und ein negativ geladenes Teilchen 9d ein hohes elektrisches Feld an das Gate angelegt. Dadurch wird das geladene Teilchen 8b in den Siliziumnitridfilm 4b injiziert.
Das folgende ist ein Beispiel der Potentialzustände in diesem Vorgang: Gatepotential Vg = -2 [V], Sourcepotential Vs = 0 [V], Substratpotential Vb = 0 [V] und Drainpotential Vd = 2 [V]. Die Filmdicke des Gateisolationsfilms beträgt beispielsweise 6 [nm].
Fig. 19 zeigt ein Einfangverfahren, das einen Fowler-Nordheim- Strom-Erzeugung genannten Vorgang verwendet. In Fig. 19 wird zum Ziehen von negativ geladenen Teilchen 8a in die Gateelektrode 5 eine hohe Spannung an die Gateelektrode angelegt. Die negativ geladenen Teilchen 8a werden in dem Gateisolationsfilm gestreut und ein Teil von ihnen verbleibt in dem Siliziumnitridfilm 4b. Die geladenen Teilchen 8a werden dadurch in den Siliziumnitridfilm 4b injiziert.
Das folgende ist ein Beispiel der Potentialzustände in diesem Vorgang: Gatepotential Vg = 6 [V], Sourcepotential Vs = 0 [V], Substratpotential Vb = 0 [V] und Drainpotential Vd = 0 [V]. Die Dicke des Gateisolationsfilms ist beispielsweise 6 [nm].
Schließlich zeigt Fig. 20 ein Einfangverfahren, das einen Substrat-Heißladungs-Träger-Erzeugung genannten Vorgang verwendet. In Fig. 20 wird zum Erzeugen von negativ geladenen Teilchen (z. B. Elektronen) 8a nahe dem pn-Übergang zwischen dem Halbleitersubstrat 1 und einer in diesem geformten Wanne 1a eine Spannung in Vorwärtsrichtung angelegt. Weiterhin wird zum Beschleunigen der negativ geladenen Teilchen 8a zu der Gateelektrode 5 hin eine hohe Spannung an die Gateelektrode angelegt. Die geladenen Teilchen 8a werden dadurch in den Siliziumoxidfilm 4d injiziert.
Das folgende stellt ein Beispiel der Potentialzustände in diesem Vorgang dar: Gatepotential Vg = 2 [V], Sourcepotential Vs = 0 [V], Drainpotential Vd = 0 [V], Wannenpotential Vpw = 0 [V] und Substratpotential Vnw = -2 [V].
Wie oben gezeigt, können zum Verursachen einer Bewegung von Ladungsträgern in dem Halbleitersubstrat 1 durch Anlegen einer Spannung an die Gateelektrode 5 und/oder die Drainregion 2 und/oder die Sourceregion 3 und/oder das Halbleitersubstrat 1 Ladungsträger eingefangen werden. Die Ladungsträger können dadurch auf einfache Weise durch Anlegen einer Spannung an den Abschnitt oder die Abschnitte eingefangen werden und die Kanal-Ladungsträger können dadurch auf einfache Weise induziert werden.

Fünfte Ausführungsform

Diese Ausführungsform stellt zum Verursachen des Vorhandenseins von Kanal-Ladungsträgern eine Halbleitervorrichtung bereit, bei der anstelle des Einfangens von geladenen Teilchen in dem Gateisolationsfilm, wie dies in dem MISFET der ersten Ausführungsform gezeigt wurde, Verunreinigungen in die Kanalbildungsregion implantiert werden. Spezieller wird eine Verunreinigung eines Leitungstyps, der sich von dem des in der Kanalbildungsregion gebildeten Kanals unterscheidet, implantiert, so daß in der Kanalbildungsregion die Dotierungskonzentration auf der Seite der Drainregion höher wird als auf der Seite der Sourceregion.
Fig. 21 ist ein Diagramm, das eine Halbleitervorrichtung dieser Ausführungsform zeigt. In Fig. 21 wird anstelle des Einfangens von geladenen Teilchen in dem Gateoxidfilm 4d eine Verunreinigung in die Kanalbildungsregion 1b implantiert, wie dies in dem Diagramm gezeigt ist. In dem Diagramm zeigt die vertikale Achse die Dotierungskonzentration (die p- Dotierungskonzentration in der oberen Hälfte und die n- Dotierungskonzentration in der unteren Hälfte) und die horizontale Achse zeigt den Abstand in Richtung der Gatelänge. Ansonsten ist der Aufbau der gleiche wie jener von Fig. 14.
Die Implantation von Verunreinigungen verursacht das Vorhandensein der Kanal-Ladungsträger 9a zum Bereitstellen der gleichen Funktionen und Wirkungen wie jener, die in der ersten bis dritten Ausführungsform gezeigt sind. Wenn die Kanal- Ladungsträger durch Implantation von Verunreinigungen verursacht werden, kann durch Überwachen der Dosis die Menge der Kanal-Ladungsträger 9a auf präzisere Weise eingestellt werden.
In dieser Ausführungsform ist die implantierte Verunreinigung vom p-Leitfähigkeitstyp, der sich von dem Leitfähigkeitstyp des in der Kanalbildungsregion 1b gebildeten Kanals, n-Typ, unterscheidet. Wie in Diagramm von Fig. 21 gezeigt, ist die Dotierungskonzentration in der Kanalregion auf der Seite der Drainregion 2 höher als auf der Seite der Sourceregion 3.
Dies erlaubt das Auftreten einer größeren Menge von Kanalladungsträgern 9a auf der Seite der Drainregion 2.
Fig. 22 und 23 sind Diagramme, die ein Verfahren zum Herstellen der Halbleitervorrichtung von Fig. 21 zeigen. Wie in Fig. 22 gezeigt, werden zunächst der Gateoxidfilm 4d und die Gateelektrode 5 auf dem Halbleitersubstrat 1 gebildet und danach Phosphor (P) für die Bildung einer n^-LDD (schwach dotierte Drain)-Region für die Drainregionen 2 und die Sourceregion 3 implantiert, wodurch die implantierten Region 2a und 3a gebildet werden. Zum Vergrößern der p-Konzentration auf der Seite der Drainregion, wird danach zum Bilden einer implantierten Region 1c Bor (B) als Tasche implantiert.
Wie in Fig. 23 gezeigt, werden nachfolgend Seitenwände 4f gebildet und zum Bilden der Drainregion 2 und der Sourceregion 3 weiterhin eine Implantation von Verunreinigungen durchgeführt. Dadurch wird auf der Seite der Drainregion 2 der Kanalbildungsregion die als Tasche implantierte Region 1c mit einer höheren p-Konzentration gebildet.

Sechste Ausführungsform

Diese Ausführungsform ist eine Variation der fünften Ausführungsform, wobei die Kanalbildungsregion, mit Ausnahme der Region der Kanal-Ladungsträger 9a, als eine vergrabene Kanalstruktur gebildet ist.
Fig. 24 zeigt eine Halbleitervorrichtung dieser Ausführungsform. Wie in dem Diagramm in Fig. 24 gezeigt, wird in die Kanalbildungsregion 1b, mit Ausnahme des Abschnitts auf der Seite der Drainregion 2, eine n-Verunreinigung implantiert. Ansonsten ist der Aufbau der gleiche wie jener von Fig. 21.
Auch diese Struktur bietet die gleichen Funktionen und Wirkungen wie jene der ersten bis dritten Ausführungsform. Wenn die Kanal-Ladungsträger durch eine Implantation von Verunreinigungen erzeugt werden, kann durch Überwachen der Dosis die Menge der Kanal-Ladungsträger 9a auf präzisere Weise eingestellt werden.
In dieser Ausführungsform ist die auf der Seite der Sourceregion implantierte Verunreinigung vom selben Typus wie der Kanal, d. h. vom n-Typus. Die Kanalbildungsregion kann dadurch als eine vergrabene Kanalstruktur gebildet werden, mit einer größeren Menge von vorhandenen Kanal-Ladungsträgern 9a auf der Seite der Drainregion 2.
Fig. 25 bis 27 sind Diagramme, die ein Verfahren zum Herstellen der in Fig. 24 gezeigten Halbleitervorrichtung zeigen. Wie in Fig. 25 gezeigt, wird zunächst zum Bilden einer vergrabenen Kanalstruktur in dem Halbleitersubstrat 1 Phosphor (P) implantiert, wodurch eine implantierte Region 1d gebildet wird. Wie in Fig. 26 gezeigt, werden als nächstes der Gateoxidfilm 4d und die Gateelektrode 5 auf dem Halbleitersubstrat 1 gebildet und danach wird zum Bilden der implantierten Regionen 2a und 3a Phosphor (P) zur n^-LDD-Regionsbildung für die Drainregion 2 und die Sourceregion 3 implantiert. Zum Erhalten einer erhöhten p-Konzentration auf der Seite der Drainregion wird zum Bilden einer implantierten Region 1c Bor (B) als Tasche implantiert.
Wie in Fig. 27 gezeigt, werden nachfolgend die Seitenwände 4f gebildet und zum Bilden der Drainregion 2 und der Sourceregion 3 eine weitere Implantation von Verunreinigungen durchgeführt. Der vergrabene Kanal 1d kann dadurch in der Kanalbildungsregion mit der als Tasche implantierten Region 1c mit einer höheren p-Konzentration auf der Seite der Drainregion 2 implantiert werden.

Siebte Ausführungsform

Im Unterschied zu dem MISFET der ersten Ausführungsform, bei dem Ladungen in dem Gateisolationsfilm gefangen sind, weist die Halbleitervorrichtung dieser Ausführungsform eine elektrisch leitende Region auf, die von der Gateelektrode isoliert ist, und zum Induzieren von Kanal-Ladungsträgern werden Ladungen in dieser leitenden Region eingefangen. Spezieller ist die leitende Region eine auf einer Seite der Gateelektrode gebildete elektrische leitende Seitenwand. Ladungen werden in dieser Seitenwand eingefangen.
Fig. 28 ist ein Diagramm, das eine Halbleitervorrichtung dieser Ausführungsform zeigt. In Fig. 28 sind auf dem Gateoxidfilm 4d gebildete elektrisch leitende Seitenwände 5c von einer schwebenden Gateelektrode 5b isoliert. Ladungsträger 8a sind in der Seitenwand 5c auf der Seite der Drainregion 2 gefangen. Eine Steuerelektrode 5a bedeckt die schwebende Gateelektrode 5b und die Seitenwände 5c mit einem dazwischen gefügten Siliziumoxidfilm 4e. Ansonsten ist der Aufbau der gleiche wie jener, der in Fig. 14 gezeigt ist.
Die in der Seitenwand 5c gefangenen Ladungsträger 8a rufen das Vorhandensein von Kanal-Ladungsträgern 9a hervor, was die gleichen Funktionen und Wirkungen wie die erste bis dritte Ausführungsform bietet. Diese Ausführungsform ist wirkungsvoll, wenn das Einbringen von Ladungen in den Gateoxidfilm 4d nicht erwünscht ist, da keine Ladungen in dem Gateoxidfilm 4d gefangen sind. Die Ladungen 8a können auf der Seite der Drainregion 2 festgehalten werden, da die Seitenwand 5c von der . schwebenden Gateelektrode 5b isoliert ist.
Die Ladungen 8a können in der Seitenwand 5c durch die verschiedenen in der vierten Ausführungsform gezeigten Verfahren eingefangen werden.

Achte Ausführungsform

In dieser Ausführungsform weist die Halbleitervorrichtung, wie in der siebten Ausführungsform, eine elektrisch leitende Region auf, die von der Gateelektrode isoliert ist, und zum Induzieren der Kanal-Ladungsträger werden geladene Teilchen nicht in dem Gateisolationsfilm, sondern in dieser leitenden Region eingefangen. Spezieller ist die leitende Region ein abgespaltenes Gate, das in einem Teil der Gateelektrode gebildet ist, während es von der Gateelektrode isoliert ist. Ladungsträger werden in diesem abgespaltenen Gate gefangen.
Fig. 29 ist ein Diagramm, das eine Halbleitervorrichtung dieser Ausführungsform zeigt. In Fig. 29 befindet sich ein abgespaltenes Gate 5e, das von der Gateelektrode 5d isoliert ist, in einem Teil der Gateelektrode 5d auf der Seite der Drainregion 2. Die Ladungsträger 8a werden in dem abgespaltenen Gate 5e gefangen. Ansonsten ist der Aufbau der gleiche, wie der in Fig. 14 gezeigte.
Die in dem abgespaltenen Gate 5e gefangenen Ladungen 8a rufen die Kanal-Ladungsträger 9a hervor, was die gleichen Funktionen und Wirkungen wie die siebte Ausführungsform liefert. Die Ladungen 8a können auf der Seite der Drainregion 2 festgehalten werden, da das abgespaltene Gate 5e von der Gateelektrode 5d isoliert ist.
Die Ladungen 8a können in dem abgespaltenen Gate 5e durch die verschiedenen, in der vierten Ausführungsform gezeigten Verfahren gefangen werden.

Neunte Ausführungsform

Diese Ausführungsform beschreibt Verfahren zum Verbinden der Gateelektrode und der Drainregion in dem MISFET der ersten Ausführungsform.
Fig. 30 ist ein Diagramm, das eine Halbleitervorrichtung dieser Ausführungsform zeigt. Fig. 30 zeigt den Aufbau des Kontaktpfropfens 6 von Fig. 11 in detaillierterer Weise. Dies bedeutet, ein mit der Drainregion 2 verbundenes Durchgangsloch wird in dem auf dem Halbleitersubstrat 1 vorgesehenen Zwischenschichtisolationsfilm 15 gebildet und ein Kontaktpfropfen 6a wird darin gebildet. Ein mit der Gateelektrode 5 verbundener Kontaktpfropfen 6c ist in der gleichen Weise gebildet. Die Kontaktpfropfen 6a und 6c sind über eine Zwischenverbindung 6b auf dem Zwischenschichtisolationsfilm 15 verbunden.
Obwohl das mit der Drainregion 2 verbundene Durchgangsloch und das mit der Gateelektrode 5 verbundene Durchgangsloch getrennt voneinander gebildet werden können, wie dies in Fig. 30 gezeigt ist, kann, wie in Fig. 31 gezeigt, ein Durchgangsloch mit einer weiten Öffnung über der Drainregion 2 und der Gateelektrode 5 gebildet werden, mit einem einzelnen Kontaktpfropfen 6d, der das Durchgangsloch in dem Bereich von der Gateelektrode 5 zu der Drainregion 2 ausfüllt.
Dies schafft die Notwendigkeit separater Durchgangslöcher zu der Drainregion 2 und der Gateelektrode 5 ab und spart Kontaktfläche. Dies schafft ebenfalls die Notwendigkeit für die Zwischenverbindung 6b auf dem Zwischenschichtisolationsfilm 15 ab und ermöglicht eine einfach zu fertigende Halbleitervorrichtung. Weiterhin kann die Kontaktfläche zwischen dem Kontaktpfropfen 6d und der Gateelektrode 5 und der Drainregion 2 größer sein als die in Fig. 30 gezeigte, was den Kontaktwiderstand erniedrigt. Die Seitenwand 4f in dem Durchgangsloch ist ein wenig kleiner dargestellt, was den Einfluß des Ätzens zum Bilden des Durchgangslochs darstellt.
Wie in Fig. 32 gezeigt, können ebenfalls die Silizidschichten 6e und 6f in der Kontaktfläche zwischen der Drainregion 2 und dem Kontaktpfropfen 6d und in der Kontaktfläche zwischen der Gateelektrode 5 und dem Kontaktpfropfen 6d ausgebildet sein. Dies verringert weiter den Kontaktwiderstand.
Wie in Fig. 33 gezeigt, kann auf der Seitenwand 4f weiterhin alternativ eine Silizidschicht 6g gebildet werden, um die Silizidschichten 6e und 6f auf der Drainregion 2 und der Gateelektrode durch die Silizidschicht 6g zu verbinden. Während der Bildung der Silizidschichten 6e und 6f können diese ebenfalls nahe der Seitenwand 4f gebildet werden. Dieser Aufbau verwendet dieses Phänomen zum Schaffen einer Struktur mit noch niedrigerem Kontaktwiderstand.

Zehnte Ausführungsform

Diese Ausführungsform beschreibt, wie die Schwelle zur Kanalbildung in dem MISFET der ersten Ausführungsform zu setzen ist.
Wie in dem linken Diagramm in Fig. 34 gezeigt und im Zusammenhang mit dem US-Patent US 5,768,192 erwähnt, nimmt die Schwelle der Bildung eines Kanals in dem MISFET in Abhängigkeit davon, ob eine Vorspannung in Vorwärtsrichtung oder in Sperrrichtung angelegt ist, unterschiedliche Werte an, wenn die Gateelektrode 5 und die Drainregion 2 in dem MISFET der ersten Ausführungsform nicht kurzgeschlossen sind. Dies bedeutet, es wird jetzt angenommen, daß an den MISFET der ersten Ausführungsform eine Drain-Source-Spannung angelegt wird, ohne die Gateelektrode 5 und die Drainregion 2 kurz zu schließen. Dann weist die Gate-Source-Spannung V_G eine kleinere Schwelle für eine Vorspannung in Vorwärtsrichtung auf, wie dies beispielsweise durch die Kurve F1 gezeigt ist. Weiterhin weist die Gate-Source-Spannung V_G eine größere Schwelle für eine Vorspannung in Sperrrichtung auf, wie dies beispielsweise durch die Kurve R1 gezeigt ist.
Wenn andererseits, wie dies durch das Diagramm auf der rechten Seite in Fig. 34 gezeigt ist, die Gateelektrode 5 und die. Drainregion 2 kurzgeschlossen sind, wird der Anstieg steiler, wie dies durch die Kurve F1a gezeigt ist, was eine wünschenswerte Kennlinie für die Verwendung als eine Diode liefert.
Wenn zu dieser Zeit die Schwelle Vth1 niedriger gewählt wird als das eingebaute Potential der pn-Übergangs-Diode (z. B. 0.7 [V] in einer Silizium-pn-Übergangs-Diode), dann kann die vorliegende Erfindung den Spannungsabfall vermeiden, der für die pn-Übergangs-Diode unvermeidlich war.
Bezugnehmend auf die Kurve F2 für die Vorspannung in Vorwärtsrichtung auf der linken Seite in Fig. 35 wird unter der obigen Annahme weiterhin angenommen, daß sich die Schwelle Vth2 in dem Sperrspannungsbereich der Gate-Source-Spannungs- /Drain-Source-Strom-(V_G/I_D)-Kennlinie befindet. Dann weist die Vorrichtung eine Spannungs-Strom-Kennlinie auf, die näher an der der idealen Diode liegt, bei der der Drain-Source-Strom I_D schnell ansteigt, wenn die Spannung V_G von Null ansteigt, wie dies durch die Kurve F2a auf der rechten Seite in Fig. 35 gezeigt ist. Dies liegt daran, daß in dem Sperrspannungsbereich der Drain-Source-Strom I_D auf nahezu Null herabgedrückt werden kann, da mit der Sperrspannung die Kanalbildung durch die Kanal-Ladungs-Träger 9a verhindert wird.
Dadurch kann eine Spannungs-Strom-Kennlinie nahe jener der idealen Diode erhalten werden, indem der Leitfähigkeitstyp und die Menge der Kanal-Ladungsträger dergestalt festgelegt werden, daß die Schwelle Vth2 für die Vorspannung in Vorwärtsrichtung sich in dem Sperrspannungsbereich befindet, wie dies durch die Kurve F2 gezeigt ist.
Fig. 36 zeigt beispielsweise die logarithmische Auftragung von lediglich der vertikalen Achse des linken Diagramms in Fig. 35. Die Kurve F3 ist eine logarithmische Darstellung der Kurve F2 für die Vorspannung in Vorwärtsrichtung und die Kurve R2 ist eine logarithmische Darstellung der Kurve R1 für die Vorspannung in Sperrrichtung.
Da der Ladungsbetrag, der auf der Seite der Drainregion 2 induzierten Kanal-Ladungsträger 9a größer ist, wächst die Fähigkeit, die Kanalbildung abzublocken und der Leckstrom kann auf effektivere Weise unterdrückt werden, wenn die Sperrspannung anliegt. Dies bedeutet, in der ersten Ausführungsform kann beispielsweise der Leckstrom auf einen niedrigeren Wert herabgedrückt werden, da ein größerer Ladungsbetrag als Ladungen 8a eingefangen ist. Eine zu große Anzahl von eingefangenen Ladungen 8a neigt jedoch eher dazu, abzufließen, was eine Schwankung in den Eigenschaften verursacht. Es ist dann schwierig, die Schwelle Vth2 konstant zu halten.
Es wird durch Richtwerte festgelegt, daß der absolute Wert des Diodenstroms in ausgeschaltetem Zustand bei anliegender Sperrspannung unter einem gegebenen Wert liegen sollte. Deshalb kann eine Halbleitervorrichtung erhalten werden, die mit geringerer Wahrscheinlichkeit eine Schwankung in den Eigenschaften zeigt, wenn eine derartige Menge an Ladungen 8a eingefangen ist, daß die Richtwerte eingehalten werden. Dies bedeutet unter der obigen Annahme, wenn die Gate-Source-Spannung des MISFETs gleich 0 [V] ist, soll der Drain-Source-Strom einen Absolutwert aufweisen, der nicht höher ist als ein gegebener Richtwert I1, wie dies in der Kurve R2 in Fig. 36 gezeigt ist.
Dadurch kann eine Halbleitervorrichtung erhalten werden, die mit geringerer Wahrscheinlichkeit eine Schwankung in den Eigenschaften verursacht, wenn der Leitfähigkeitstyp und der Ladungsbetrag der Kanal-Ladungsträger dergestalt festgelegt werden, daß der Absolutwert des Stroms I_D nicht höher ist als der Richtwert I1, wenn die Spannung V_G = 0 [V] ist, wie dies durch die Kurve R2 gezeigt ist.

Claims

1. Halbleitervorrichtung mit:
einem MISFET (Metall-Isolator-Halbleiter-Feldeffekttransistor) mit:
einem Gate-Isolationsfilm (4, 4a-4c), der auf einem Halbleitersubstrat (1) gebildet ist,
einer Gateelektrode (5), die auf dem Gate-Isolationsfilm gebildet ist und
einer Drainregion (2) und einer Sourceregion (3), die in einer Hauptoberfläche des Halbleitersubstrats gebildet sind, wobei der Gateisolationsfilm sich zwischen der Drainregion und der Sourceregion befindet,
dadurch gekennzeichnet, daß
wenn keine Spannung anliegt, Kanal-Ladungsträger (9a, 9b) in einer Kanalbildungsregion unter dem Gateisolationsfilm in dem Halbleitersubstrat vorhanden sind, wobei zumindest der Leitfähigkeitstyp oder der Ladungsbetrag der Kanal-Ladungsträger auf der Seite der Drainregion und der Seite der Sourceregion in der Kanalbildungsregion unterschiedlich sind und
die Gateelektrode und die Drainregion kurzgeschlossen sind.

2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß sich auf der Seite der Drainregion befindende Kanal-Ladungsträger einen Leitfähigkeitstyp aufweisen, der unterschiedlich ist zu jenem des Kanals, der in der Kanalbildungsregion gebildet ist.

3. Halbleitervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß Ladungen (8a, 8b) in dem Gateisolationsfilm gefangen sind und die Kanal-Ladungsträger durch die Ladungen induziert werden.

4. Halbleitervorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß der Gateisolationsfilm einen Schichtstapelaufbau aufweist, bei dem ein Siliziumnitridfilm zwischen Siliziumoxidfilme gefügt ist und die Ladungen in dem Siliziumnitridfilm gefangen sind.

5. Halbleitervorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß der Gateisolationsfilm eine Mehrzahl von Punkten aus Silizium aufweist und die Ladungen in den Punkten gefangen sind.

6. Halbleitervorrichtung nach einem der Ansprüche 3 bis 5, dadurch gekennzeichnet, daß durch Anlegen einer Spannung an die Gateelektrode und/oder die Drainregion und/oder die Drainregion und/oder die Sourceregion und/oder das Halbleitersubstrat die Ladungen gefangen werden, so daß eine Bewegung der in dem Halbleitersubstrat vorhandenen Ladungsträger verursacht wird.

7. Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, die weiterhin eine elektrisch leitende Region (5c, 5e) aufweist, die auf dem Gateisolationsfilm gebildet ist und von der Gateelektrode isoliert ist, wobei Ladungen (8a) in der elektrisch leitenden Region gefangen sind und die Kanal- Ladungsträger durch die Ladungen induziert werden.

8. Halbleitervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß durch Anlegen einer Spannung an die Gateelektrode und/oder die Drainregion und/oder die Sourceregion und/oder das Halbleitersubstrat Ladungen gefangen werden, so daß eine Bewegung von in dem Halbleitersubstrat vorhandenen Ladungsträgern verursacht wird.

9. Halbleitervorrichtung nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß die elektrisch leitende Region eine leitende Seitenwand ist, die auf einer Seite der Gateelektrode gebildet ist.

10. Halbleitervorrichtung nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß die elektrisch leitende Region ein abgespaltenes Gate ist, daß in einem Teil der Gateelektrode gebildet ist und von der Gateelektrode isoliert ist.

11. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das Vorhandensein der Kanal-Ladungsträger durch das Implantieren einer Verunreinigung in die Kanalbildungsregion verursacht wird.

12. Halbleitervorrichtung nach Anspruch 11, dadurch gekennzeichnet, daß die implantierte Verunreinigung einen Leitfähigkeitstyp aufweist, der sich von jenem des in der Kanalbildungsregion gebildeten Kanals unterscheidet und die Verunreinigungen eine höhere Konzentration auf der Seite der Drainregion aufweisen als auf der Seite der Sourceregion in der Kanalbildungsregion.

13. Halbleitervorrichtung nach Anspruch 11, dadurch gekennzeichnet, daß die auf der Seite der Drainregion implantierte Verunreinigung einen Leitfähigkeitstyp aufweist, der unterschiedlich zu dem des in der Kanalbildungsregion gebildeten Kanals ist und eine Verunreinigung mit einem gleichen Leitfähigkeitstyp wie jenem des Kanals, mit Ausnahme der Seite der Drainregion, in die Kanalbildungsregion implantiert wird.

14. Halbleitervorrichtung nach einem der Ansprüche 1 bis 13, die weiterhin einen Kontaktpfropfen (6d) aufweist, der kontinuierlich in einem Bereich von der Gateelektrode zu der Drainregion ist.

15. Halbleitervorrichtung nach Anspruch 14, dadurch gekennzeichnet, daß in einem Kontaktabschnitt zwischen der Gateelektrode und dem Kontaktpfropfen und in einem Kontaktabschnitt zwischen der Drainregion und dem Kontaktpfropfen Silizidschichten (6e) gebildet sind.

16. Halbleitervorrichtung nach Anspruch 15, dadurch gekennzeichnet, daß eine Seitenwand (4f) auf einer Seite der Gateelektrode gebildet ist,
eine andere Silizidschicht (6g) auf der Seitenwand gebildet ist und
die andere Silizidschicht elektrisch die Silizidschichten auf der Drainregion und auf der Gateelektrode verbindet.

17. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Leitfähigkeitstyp und der Ladungsbetrag der Kanal-Ladungsträger dergestalt festgelegt sind, daß, wenn angenommen wird, daß bei nicht kurzgeschlossener Gateelektrode und Drainregion eine Spannung in Vorwärtsrichtung als eine Drain-Source-Spannung anliegt, der MISFET in seiner Gate- Source-Spannungs-/Drain-Source-Strom-Kennlinie eine in dem Sperrspannungsbereich sich befindende Kanalbildungsschwelle aufweist.

18. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Leitfähigkeitstyp und der Ladungsbetrag der Kanal-Ladungsträger dergestalt festgelegt sind, daß, wenn angenommen wird, daß bei nicht kurzgeschlossener Gateelektrode und Drainregion eine Spannung in Sperrrichtung als eine Drain- Source-Spannung anliegt, der MISFET einen Drain-Source-Strom mit einem Absolutwert liefert, der nicht größer als ein gegebener Wert (I1) für eine Gate-Source-Spannung, die gleich 0 [V] ist, ist.