JPH05190798A - 強誘電体素子 - Google Patents
強誘電体素子Info
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- JPH05190798A JPH05190798A JP4001444A JP144492A JPH05190798A JP H05190798 A JPH05190798 A JP H05190798A JP 4001444 A JP4001444 A JP 4001444A JP 144492 A JP144492 A JP 144492A JP H05190798 A JPH05190798 A JP H05190798A
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Abstract
(57)【要約】
【目的】 ＰＺＴ強誘電体キャパシタを有する不揮発性
半導体記憶装置に於いて、書き換え回数１０15回以上に
於いても、強誘電体キャパシタの電極近傍の領域の伝導
型の反転を防止することにより、空間電荷領域の発生を
無くし、スイッチング電荷の大きさの低下を防ぎ、更に
リーク電流の増大を防ぐことを目的とする。 【構成】 強誘電体キャパシタの積層構造を、ｐ型、ｐ
-型、ｐ型あるいはｎ型、ｎ-型、ｎ型として、強誘電体
膜の電極界面の伝導型を中央部と同型とし且つキャリヤ
濃度を、中央部より増やす。
半導体記憶装置に於いて、書き換え回数１０15回以上に
於いても、強誘電体キャパシタの電極近傍の領域の伝導
型の反転を防止することにより、空間電荷領域の発生を
無くし、スイッチング電荷の大きさの低下を防ぎ、更に
リーク電流の増大を防ぐことを目的とする。 【構成】 強誘電体キャパシタの積層構造を、ｐ型、ｐ
-型、ｐ型あるいはｎ型、ｎ-型、ｎ型として、強誘電体
膜の電極界面の伝導型を中央部と同型とし且つキャリヤ
濃度を、中央部より増やす。
Description
【０００１】
【産業上の利用分野】本発明は、主に強誘電体記憶装置
に使用される強誘電体薄膜キャパシタの構造に関する。
に使用される強誘電体薄膜キャパシタの構造に関する。
【０００２】
【従来の技術】従来、例えばインターナショナル・エレ
クトロン・デバイセズ・ミーティング（ＩＥＤＭ）テク
ニカルダイジェスト１９９０年、４１７項〜４２０項に
記載されていた様に、強誘電体メモリ装置等に使用され
る強誘電体キャパシタの強誘電体膜は１層構造となって
いた。
クトロン・デバイセズ・ミーティング（ＩＥＤＭ）テク
ニカルダイジェスト１９９０年、４１７項〜４２０項に
記載されていた様に、強誘電体メモリ装置等に使用され
る強誘電体キャパシタの強誘電体膜は１層構造となって
いた。
【０００３】図２の強誘電体素子の断面構造図を基に従
来例を説明する。
来例を説明する。
【０００４】すなわち、Ｐｂ（ＺｒXＴｉ1-X）Ｏ3、略
してＰＺＴ膜２０１が上部電極２０２、下部電極２０３
で挟まれた構造をとっており、ＰＺＴ膜２０１は、不純
物がドーピングされていないためｐ-型となっていた。
してＰＺＴ膜２０１が上部電極２０２、下部電極２０３
で挟まれた構造をとっており、ＰＺＴ膜２０１は、不純
物がドーピングされていないためｐ-型となっていた。
【０００５】一般的にアンドープＰＺＴはｐ-型であ
る。
る。
【０００６】強誘電体記憶装置の情報の書き込みは、強
誘電体膜の分極の向きにより行なう。
誘電体膜の分極の向きにより行なう。
【０００７】すなわち上部電極２０２が下部電極２０３
に対してプラスの電位となるように坑電界以上のバイア
スをかけたとき、分極の向きは下向きであり、上記方向
と逆向きにバイアスをかけたとき上向きとなる。
に対してプラスの電位となるように坑電界以上のバイア
スをかけたとき、分極の向きは下向きであり、上記方向
と逆向きにバイアスをかけたとき上向きとなる。
【０００８】この分極の向きが情報の０、１と対応して
いる。
いる。
【０００９】
【発明が解決しようとする課題】しかし、強誘電体記憶
装置をＤＲＡＭと同じようにサイクル時間を１００ｎ
ｓ、保証期間を１０年とすると、最低１０15回は書き換
えられるようにしなければならない。
装置をＤＲＡＭと同じようにサイクル時間を１００ｎ
ｓ、保証期間を１０年とすると、最低１０15回は書き換
えられるようにしなければならない。
【００１０】従来の強誘電体キャパシタの構造では、分
極反転を繰り返すと、膜疲労を起こし、電極近傍のＰＺ
Ｔ中の酸素が拡散により欠乏し電極界面のＰＺＴはｎ型
となり、ＰＺＴ膜中に空間電荷領域が発生し、分極が固
定し、残留分極の大きさが小さくなったり、リーク電流
が増えてしまうという問題点を有していた。
極反転を繰り返すと、膜疲労を起こし、電極近傍のＰＺ
Ｔ中の酸素が拡散により欠乏し電極界面のＰＺＴはｎ型
となり、ＰＺＴ膜中に空間電荷領域が発生し、分極が固
定し、残留分極の大きさが小さくなったり、リーク電流
が増えてしまうという問題点を有していた。
【００１１】そこで、本発明は従来のこの様な課題を解
決しようとするもので、その目的とするところは、強誘
電体薄膜を例えばｐ型、ｐ-型、ｐ型あるいはｎ型、ｎ-
型、ｎ型の３層構造として、強誘電体膜の電極界面の伝
導型を中央部と同型とし且つキャリヤ濃度を、中央部よ
り増やすことにより、書換え回数を１０15回としてもＰ
ＺＴ膜中の電極界面の伝導型の反転を無くすことによ
り、空間電荷領域の発生を抑え、リーク電流の安定化を
図り、保証期間１０年以上の強誘電体記憶装置を提供す
ることである。
決しようとするもので、その目的とするところは、強誘
電体薄膜を例えばｐ型、ｐ-型、ｐ型あるいはｎ型、ｎ-
型、ｎ型の３層構造として、強誘電体膜の電極界面の伝
導型を中央部と同型とし且つキャリヤ濃度を、中央部よ
り増やすことにより、書換え回数を１０15回としてもＰ
ＺＴ膜中の電極界面の伝導型の反転を無くすことによ
り、空間電荷領域の発生を抑え、リーク電流の安定化を
図り、保証期間１０年以上の強誘電体記憶装置を提供す
ることである。
【００１２】上記では強誘電体膜が３層構造と述べた
が、強誘電体膜の厚さ方向に対して伝導型が同じで、電
極界面近傍のキャリヤ濃度が中央部より高ければ良いの
で、キャリア濃度が徐々に深さ方向に変化していても勿
論良い。
が、強誘電体膜の厚さ方向に対して伝導型が同じで、電
極界面近傍のキャリヤ濃度が中央部より高ければ良いの
で、キャリア濃度が徐々に深さ方向に変化していても勿
論良い。
【００１３】
【課題を解決するための手段】本発明の強誘電体素子
は、 （１）強誘電体が２つの電極によって挟まれた構造を有
する強誘電体素子に於て、前記強誘電体の伝導型がｐ型
であり、前記強誘電体の正孔濃度が前記２つの電極近傍
で濃く、前記強誘電体の中央部で薄いことを特徴とす
る。
は、 （１）強誘電体が２つの電極によって挟まれた構造を有
する強誘電体素子に於て、前記強誘電体の伝導型がｐ型
であり、前記強誘電体の正孔濃度が前記２つの電極近傍
で濃く、前記強誘電体の中央部で薄いことを特徴とす
る。
【００１４】（２）強誘電体が２つの電極によって挟ま
れた構造を有する強誘電体素子に於て、前記強誘電体の
伝導型がｎ型であり、前記強誘電体の電子濃度が前記２
つの電極近傍で濃く、前記強誘電体の中央部で薄いこと
を特徴とする。
れた構造を有する強誘電体素子に於て、前記強誘電体の
伝導型がｎ型であり、前記強誘電体の電子濃度が前記２
つの電極近傍で濃く、前記強誘電体の中央部で薄いこと
を特徴とする。
【００１５】（３）請求項１、２記載の強誘電体がペロ
ブスカイト型酸化物強誘電体であることを特徴とする。
ブスカイト型酸化物強誘電体であることを特徴とする。
【００１６】
【実施例】本発明の第１実施例を図１の強誘電体素子の
断面構造図に基づいて説明する。図１は、ＭＯＳトラン
ジスタが集積化された同一シリコン基板上に形成された
強誘電体キャパシタの部分図である。
断面構造図に基づいて説明する。図１は、ＭＯＳトラン
ジスタが集積化された同一シリコン基板上に形成された
強誘電体キャパシタの部分図である。
【００１７】１０１は下部白金（Ｐｔ）電極、１０２は
膜厚４００Ａの第１の鉄（Ｆｅ）ドープＰＺＴ膜、１０
３は膜厚１７００ＡのアンドープＰＺＴ膜、１０４は膜
厚４００Ａの第２のＦｅドープＰＺＴ膜であり、１０５
は上部Ｐｔ電極である。
膜厚４００Ａの第１の鉄（Ｆｅ）ドープＰＺＴ膜、１０
３は膜厚１７００ＡのアンドープＰＺＴ膜、１０４は膜
厚４００Ａの第２のＦｅドープＰＺＴ膜であり、１０５
は上部Ｐｔ電極である。
【００１８】ＦｅはＰＺＴにドーピングされるとＴｉ格
子に置換されアクセプタとして働くため、ＰＺＴはｐ型
となる。
子に置換されアクセプタとして働くため、ＰＺＴはｐ型
となる。
【００１９】また、アンドープＰＺＴは、ｐ-型であ
る。
る。
【００２０】書き換えを繰り返したとき、両Ｆｅドープ
ＰＺＴ膜１０２、１０４で酸素濃度の低下が見られる
が、あらかじめＦｅをドープしているために酸素濃度の
低下による伝導電子の発生量を補償しているため、伝導
型はｐ型のままであり、反転はしない。
ＰＺＴ膜１０２、１０４で酸素濃度の低下が見られる
が、あらかじめＦｅをドープしているために酸素濃度の
低下による伝導電子の発生量を補償しているため、伝導
型はｐ型のままであり、反転はしない。
【００２１】従って、空間電荷領域は形成されず、残留
分極の大きさの減少は見られず、リーク電流の増加も見
られない。
分極の大きさの減少は見られず、リーク電流の増加も見
られない。
【００２２】図６に書き換え回数に対するスイッチング
電荷の変化のグラフを示す。
電荷の変化のグラフを示す。
【００２３】スイッチング電荷は、分極の向きが反転す
るときの単位面積当たりの電荷量で定義されるので、残
留分極の２倍の値である。
るときの単位面積当たりの電荷量で定義されるので、残
留分極の２倍の値である。
【００２４】ここではキャパシタの大きさを１００μｍ
×１００μｍとし、５Ｖのバイアス電圧とした。
×１００μｍとし、５Ｖのバイアス電圧とした。
【００２５】白丸が従来の１層キャパシタを用いた場合
で黒丸が本発明の実施例で示した３層キャパシタを用い
た場合である。
で黒丸が本発明の実施例で示した３層キャパシタを用い
た場合である。
【００２６】本実施例では、１０15回書換え後に於いて
もスイッチング電荷の大きさの減少がほとんど無いこと
がわかる。
もスイッチング電荷の大きさの減少がほとんど無いこと
がわかる。
【００２７】リーク電流は、１０15回書換え後に於て、
従来５Ｖで１００μＡ／ｃｍ2以上であったが、本実施
例では、８μＡ／ｃｍ2と良好であった。
従来５Ｖで１００μＡ／ｃｍ2以上であったが、本実施
例では、８μＡ／ｃｍ2と良好であった。
【００２８】上記実施例で示したキャパシタの製造方法
としては例えば、以下のようである。
としては例えば、以下のようである。
【００２９】高周波マグネトロンスパッタを用いる場
合、２つのスパッタチャンバーを用意し、第１のチャン
バーにアンドープＰＺＴターゲットを使用し、第２のチ
ャンバーにＦｅドープＰＺＴターゲットを使用する。
合、２つのスパッタチャンバーを用意し、第１のチャン
バーにアンドープＰＺＴターゲットを使用し、第２のチ
ャンバーにＦｅドープＰＺＴターゲットを使用する。
【００３０】そして、ＭＯＳトランジスタが集積された
シリコン基板上に下部Ｐｔ電極１０１を形成し、第２、
第１、第２のチャンバーでそれぞれＦｅドープ、アンド
ープ、ＦｅドープＰＺＴ膜１０２、１０３、１０４を連
続してスパッタで形成する。他の製造方法としては、ゾ
ルーゲル法がある。
シリコン基板上に下部Ｐｔ電極１０１を形成し、第２、
第１、第２のチャンバーでそれぞれＦｅドープ、アンド
ープ、ＦｅドープＰＺＴ膜１０２、１０３、１０４を連
続してスパッタで形成する。他の製造方法としては、ゾ
ルーゲル法がある。
【００３１】すなわち、アンドープＰＺＴの原料として
例えばＰｂ、Ｚｒ、Ｔｉの金属アルコキシドを用い、Ｆ
ｅドープＰＺＴの原料として例えば上記原料にＦｅの金
属アルコキシドを加える。
例えばＰｂ、Ｚｒ、Ｔｉの金属アルコキシドを用い、Ｆ
ｅドープＰＺＴの原料として例えば上記原料にＦｅの金
属アルコキシドを加える。
【００３２】更に別の製造方法として有機金属気相成長
法（ＭＯＣＶＤ）がある。
法（ＭＯＣＶＤ）がある。
【００３３】この場合はガスの切り替えだけで３層構造
が製造できる。
が製造できる。
【００３４】Ｐｂ、Ｚｒ、Ｔｉ、Ｆｅを主原料とする有
機金属原料をそれぞれバブラーに用意し、各バブラーの
開閉バルブの開閉により所望のＰＺＴ薄膜を得ることが
できる。
機金属原料をそれぞれバブラーに用意し、各バブラーの
開閉バルブの開閉により所望のＰＺＴ薄膜を得ることが
できる。
【００３５】すなわちアンドープＰＺＴ膜１０３を形成
する時はＰｂ、Ｚｒ、Ｔｉのバブラーのバルブを開け、
ＦｅドープＰＺＴ膜１０２、１０４を形成する時はそれ
に加え、Ｆｅのバブラーを開ければよい。
する時はＰｂ、Ｚｒ、Ｔｉのバブラーのバルブを開け、
ＦｅドープＰＺＴ膜１０２、１０４を形成する時はそれ
に加え、Ｆｅのバブラーを開ければよい。
【００３６】すなわち、本発明は、強誘電体キャパシタ
の積層構造に関するものであり、製造方法は上記に示す
いずれの方法でもよいし、もちろんイオン・ビーム・ス
パッタ、レーザ蒸着法等他の方法でもよい。
の積層構造に関するものであり、製造方法は上記に示す
いずれの方法でもよいし、もちろんイオン・ビーム・ス
パッタ、レーザ蒸着法等他の方法でもよい。
【００３７】次に本発明の第２実施例を図３の強誘電体
素子の断面構造図に基づいて説明する。
素子の断面構造図に基づいて説明する。
【００３８】図は、第１実施例と同じくＭＯＳトランジ
スタが集積化された同一シリコン基板上に形成された強
誘電体キャパシタの部分図である。
スタが集積化された同一シリコン基板上に形成された強
誘電体キャパシタの部分図である。
【００３９】１０１は下部Ｐｔ電極、３０２は膜厚３０
０Ａの第１のランタン（Ｌａ）ドープＰＺＴ膜、３０３
は膜厚２５００Ａの第２のＬａドープＰＺＴ膜、３０４
は膜厚３００Ａの第３のＬａドープＰＺＴ膜であり、１
０５は上部Ｐｔ電極である。ＬａはＰＺＴにドーピング
されるとＰｂ格子に置換されドナーとして働くため、Ｐ
ＺＴはｎ型となる。
０Ａの第１のランタン（Ｌａ）ドープＰＺＴ膜、３０３
は膜厚２５００Ａの第２のＬａドープＰＺＴ膜、３０４
は膜厚３００Ａの第３のＬａドープＰＺＴ膜であり、１
０５は上部Ｐｔ電極である。ＬａはＰＺＴにドーピング
されるとＰｂ格子に置換されドナーとして働くため、Ｐ
ＺＴはｎ型となる。
【００４０】今、キャパシタの絶縁抵抗を上げるため第
２のＬａドープＰＺＴ膜３０３のみ、電子濃度を極端に
下げｎ-型とした。
２のＬａドープＰＺＴ膜３０３のみ、電子濃度を極端に
下げｎ-型とした。
【００４１】第１及び第３のＬａドープＰＺＴ膜３０
２、３０４は、第２のＬａドープＰＺＴ膜３０３より電
子濃度を増やし、ｎ型とした。
２、３０４は、第２のＬａドープＰＺＴ膜３０３より電
子濃度を増やし、ｎ型とした。
【００４２】書き換えを繰り返したとき、第１及び第３
のＬａドープＰＺＴ膜３０２、３０４に両電極１０１、
１０５あるいは同一基板に集積化された半導体素子側か
ら不純物として含まれているカリウム（Ｋ）が拡散し、
正孔を発生するが、あらかじめＬａをドープしているた
めにＫの拡散による正孔の発生量を補償しているため、
伝導型はｎ型のままであり、反転はしない。
のＬａドープＰＺＴ膜３０２、３０４に両電極１０１、
１０５あるいは同一基板に集積化された半導体素子側か
ら不純物として含まれているカリウム（Ｋ）が拡散し、
正孔を発生するが、あらかじめＬａをドープしているた
めにＫの拡散による正孔の発生量を補償しているため、
伝導型はｎ型のままであり、反転はしない。
【００４３】従って、空間電荷領域は形成されず、残留
分極の大きさの減少は見られず、リーク電流の増加も見
られない。
分極の大きさの減少は見られず、リーク電流の増加も見
られない。
【００４４】図４に実施例１に示した強誘電体キャパシ
タをＭＯＳトランジスタが集積化された同一シリコン基
板上に形成した例の断面構造図を示す。
タをＭＯＳトランジスタが集積化された同一シリコン基
板上に形成した例の断面構造図を示す。
【００４５】４０１がシリコン基板、４０２が拡散層、
４０３がゲート電極、４０４がアルミニウム配線であ
る。
４０３がゲート電極、４０４がアルミニウム配線であ
る。
【００４６】この例では、上下のＰｔ電極１０５、１０
１を含む強誘電体キャパシタ１０２、１０３、１０４が
ＭＯＳトランジスタのゲート電極上に形成されている。
１を含む強誘電体キャパシタ１０２、１０３、１０４が
ＭＯＳトランジスタのゲート電極上に形成されている。
【００４７】図５に同じく実施例１に示した強誘電体キ
ャパシタをＭＯＳトランジスタが集積化された同一シリ
コン基板上に形成した別の例の断面構造図を示す。
ャパシタをＭＯＳトランジスタが集積化された同一シリ
コン基板上に形成した別の例の断面構造図を示す。
【００４８】この例では、上下のＰｔ電極１０５、１０
１を含む強誘電体キャパシタ１０２、１０３、１０４が
ＭＯＳトランジスタ集積回路の素子分離用二酸化珪素
（ＳｉＯ2）膜４０５上に形成されている。
１を含む強誘電体キャパシタ１０２、１０３、１０４が
ＭＯＳトランジスタ集積回路の素子分離用二酸化珪素
（ＳｉＯ2）膜４０５上に形成されている。
【００４９】上記実施例のように、本発明はＭＯＳトラ
ンジスタ集積回路上への強誘電体キャパシタの配置には
特にこだわるものではない。
ンジスタ集積回路上への強誘電体キャパシタの配置には
特にこだわるものではない。
【００５０】上記実施例に於て、ＰＺＴのｎ型ドーパン
トとしてＬａを用いて説明したが、ネオジウム（Ｎ
ｄ）、ビスマス（Ｂｉ）、ナイオビウム（Ｎｂ）、アン
チモン（Ｓｂ）、タンタル（Ｔａ）、弗素（Ｆ）も、ｎ
型ドーパントとなるので、これらをドーパントとして用
いてもよい。
トとしてＬａを用いて説明したが、ネオジウム（Ｎ
ｄ）、ビスマス（Ｂｉ）、ナイオビウム（Ｎｂ）、アン
チモン（Ｓｂ）、タンタル（Ｔａ）、弗素（Ｆ）も、ｎ
型ドーパントとなるので、これらをドーパントとして用
いてもよい。
【００５１】ここでＮｄ、ＢｉはＰｂ格子に置換し、Ｎ
ｂ、Ｓｂ、Ｔａは、Ｔｉ及びＺｒ格子に置換し、Ｆは酸
素（Ｏ）格子に置換する。
ｂ、Ｓｂ、Ｔａは、Ｔｉ及びＺｒ格子に置換し、Ｆは酸
素（Ｏ）格子に置換する。
【００５２】更に、ｐ型ドーパントとしてＦｅを用いて
説明したがＫ、Ｃｏ、Ｉｎもｐ型ドーパントとなるので
これらをドーパントとして用いてもよい。
説明したがＫ、Ｃｏ、Ｉｎもｐ型ドーパントとなるので
これらをドーパントとして用いてもよい。
【００５３】ここでＫは、Ｐｂ格子に置換し、Ｃｏ、Ｉ
ｎはＴｉ及びＺｒ格子に置換する。更に、上記実施例に
於て強誘電体薄膜にペロブスカイト型酸化物のＰＺＴを
用いて説明したが、ＢａＴｉＯ3、ＰｂＴｉＯ3、ＫＮｂ
Ｏ3、Ｐｂ（ＭｎＮｂ）Ｏ３等他のペロブスカイト型酸
化物強誘電体を用いても良いし、ＫＭｇＦ3、Ｂｉ4Ｔｉ
3Ｏ12、ＬｉＮｂＯ3、ＬｉＴａＯ3、（ＳｒＢａ）Ｎｂ2
Ｏ6等他の結晶構造の強誘電体膜でもよい。
ｎはＴｉ及びＺｒ格子に置換する。更に、上記実施例に
於て強誘電体薄膜にペロブスカイト型酸化物のＰＺＴを
用いて説明したが、ＢａＴｉＯ3、ＰｂＴｉＯ3、ＫＮｂ
Ｏ3、Ｐｂ（ＭｎＮｂ）Ｏ３等他のペロブスカイト型酸
化物強誘電体を用いても良いし、ＫＭｇＦ3、Ｂｉ4Ｔｉ
3Ｏ12、ＬｉＮｂＯ3、ＬｉＴａＯ3、（ＳｒＢａ）Ｎｂ2
Ｏ6等他の結晶構造の強誘電体膜でもよい。
【００５４】上記実施例では強誘電体膜が３層構造と述
べたが、強誘電体膜の厚さ方向に対して伝導型が同じ
で、電極界面近傍のキャリヤ濃度が中央部より高ければ
良いので、キャリア濃度が徐々に深さ方向に変化してい
ても勿論良い。
べたが、強誘電体膜の厚さ方向に対して伝導型が同じ
で、電極界面近傍のキャリヤ濃度が中央部より高ければ
良いので、キャリア濃度が徐々に深さ方向に変化してい
ても勿論良い。
【００５５】
【発明の効果】本発明の強誘電体素子を能動素子の形成
された基板上に集積した半導体記憶装置に用いると、以
上説明したように強誘電体キャパシタの積層構造を、ｐ
型、ｐ-型、ｐ型あるいはｎ型、ｎ-型、ｎ型として、強
誘電体膜の電極界面の伝導型を中央部と同型とし且つキ
ャリヤ濃度を、中央部より増やすことにより、書き換え
回数１０15回以上に於いても、強誘電体キャパシタの電
極近傍の領域の伝導型の反転を防止することにより、空
間電荷領域の発生を無くし、スイッチング電荷の大きさ
の低下を防ぎ、更にリーク電流の増大を防ぐことがで
き、保証期間１０年以上と信頼性の高い不揮発性の半導
体記憶装置を製造することができるという効果を有す
る。
された基板上に集積した半導体記憶装置に用いると、以
上説明したように強誘電体キャパシタの積層構造を、ｐ
型、ｐ-型、ｐ型あるいはｎ型、ｎ-型、ｎ型として、強
誘電体膜の電極界面の伝導型を中央部と同型とし且つキ
ャリヤ濃度を、中央部より増やすことにより、書き換え
回数１０15回以上に於いても、強誘電体キャパシタの電
極近傍の領域の伝導型の反転を防止することにより、空
間電荷領域の発生を無くし、スイッチング電荷の大きさ
の低下を防ぎ、更にリーク電流の増大を防ぐことがで
き、保証期間１０年以上と信頼性の高い不揮発性の半導
体記憶装置を製造することができるという効果を有す
る。
【図１】本発明の第１実施例の強誘電体素子の断面構造
図である。
図である。
【図２】従来の強誘電体素子の断面構造図である。
【図３】本発明の第２実施例の強誘電体素子の断面構造
図である。
図である。
【図４】本発明の強誘電体素子を用いた半導体記憶装置
の断面構造図である。
の断面構造図である。
【図５】本発明の強誘電体素子を用いた半導体記憶装置
の断面構造図である。
の断面構造図である。
【図６】本発明の強誘電体素子を用いた半導体記憶装置
の書き換え回数に対するスイッチング電荷の変化を示す
グラフである。
の書き換え回数に対するスイッチング電荷の変化を示す
グラフである。
１０１ 下部Ｐｔ電極 １０２ 第１のＦｅドープＰＺＴ膜 １０３ アンドープＰＺＴ膜 １０４ 第２のＦｅドープＰＺＴ膜 １０５ 上部Ｐｔ電極 ２０１ ＰＺＴ ２０２ 上部電極 ２０３ 下部電極 ３０２ 第１のＬａドープＰＺＴ膜 ３０３ 第２のＬａドープＰＺＴ膜 ３０４ 第３のＬａドープＰＺＴ膜 ４０１ シリコン基板 ４０２ 拡散層 ４０３ ゲート電極 ４０４ アルミニウム配線 ４０５ 二酸化珪素膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792
Claims (3)
- 【請求項１】 強誘電体が２つの電極によって挟まれた
構造を有する強誘電体素子に於て、前記強誘電体の伝導
型がｐ型であり、前記強誘電体の正孔濃度が前記２つの
電極近傍で濃く、前記強誘電体の中央部で薄いことを特
徴とする強誘電体素子。 - 【請求項２】 強誘電体が２つの電極によって挟まれた
構造を有する強誘電体素子に於て、前記強誘電体の伝導
型がｎ型であり、前記強誘電体の電子濃度が前記２つの
電極近傍で濃く、前記強誘電体の中央部で薄いことを特
徴とする強誘電体素子。 - 【請求項３】 請求項１、２記載の強誘電体がペロブス
カイト型酸化物強誘電体であることを特徴とする強誘電
体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4001444A JPH05190798A (ja) | 1992-01-08 | 1992-01-08 | 強誘電体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4001444A JPH05190798A (ja) | 1992-01-08 | 1992-01-08 | 強誘電体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05190798A true JPH05190798A (ja) | 1993-07-30 |
Family
ID=11501614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4001444A Pending JPH05190798A (ja) | 1992-01-08 | 1992-01-08 | 強誘電体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05190798A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6121647A (en) * | 1996-06-26 | 2000-09-19 | Tdk Corporation | Film structure, electronic device, recording medium, and process of preparing ferroelectric thin films |
| KR20020058255A (ko) * | 2000-12-29 | 2002-07-12 | 박종섭 | 반도체소자의 캐패시터 제조방법 |
| US6963100B2 (en) | 1997-08-26 | 2005-11-08 | Renesas Technology Corp. | Semiconductor device having gate electrode in which depletion layer can be generated |
| US7456548B2 (en) | 2006-05-09 | 2008-11-25 | Canon Kabushiki Kaisha | Piezoelectric element, piezoelectric actuator, and ink jet recording head |
| JP2009004679A (ja) * | 2007-06-25 | 2009-01-08 | Fujitsu Microelectronics Ltd | 半導体装置の製造方法および半導体装置 |
-
1992
- 1992-01-08 JP JP4001444A patent/JPH05190798A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6121647A (en) * | 1996-06-26 | 2000-09-19 | Tdk Corporation | Film structure, electronic device, recording medium, and process of preparing ferroelectric thin films |
| US6387712B1 (en) | 1996-06-26 | 2002-05-14 | Tdk Corporation | Process for preparing ferroelectric thin films |
| US6963100B2 (en) | 1997-08-26 | 2005-11-08 | Renesas Technology Corp. | Semiconductor device having gate electrode in which depletion layer can be generated |
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