JPH0661437A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0661437A JPH0661437A JP4212784A JP21278492A JPH0661437A JP H0661437 A JPH0661437 A JP H0661437A JP 4212784 A JP4212784 A JP 4212784A JP 21278492 A JP21278492 A JP 21278492A JP H0661437 A JPH0661437 A JP H0661437A
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- gate insulating
- type well
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ゲート電極とチャネル領域との間に仕事関数
差がない場合においても、比較的しきい値電圧の低いＭ
ＯＳＦＥＴを提供する。 【構成】 同一半導体基板表面に２種類の導電型のＭＯ
ＳＦＥＴを有するＣＭＯＳ構造において、少なくとも一
方のゲート絶縁膜６の材料として、ＰＺＴなどの比誘電
率の高い誘電体膜を用いる。この構造により、ゲート絶
縁膜６の静電容量が大きくなり、その表裏間の電位差が
低減され、その結果としてしきい値電圧が低減される。
差がない場合においても、比較的しきい値電圧の低いＭ
ＯＳＦＥＴを提供する。 【構成】 同一半導体基板表面に２種類の導電型のＭＯ
ＳＦＥＴを有するＣＭＯＳ構造において、少なくとも一
方のゲート絶縁膜６の材料として、ＰＺＴなどの比誘電
率の高い誘電体膜を用いる。この構造により、ゲート絶
縁膜６の静電容量が大きくなり、その表裏間の電位差が
低減され、その結果としてしきい値電圧が低減される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に、たとえばＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ
Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）のように、同一半導体基板上に２種類の導電型のＭ
ＯＳ型電界効果トランジスタを有する半導体装置に関す
るものである。
に、たとえばＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ
Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）のように、同一半導体基板上に２種類の導電型のＭ
ＯＳ型電界効果トランジスタを有する半導体装置に関す
るものである。
【０００２】
【従来の技術】以下、同一の半導体基板１上にｎチャネ
ルＭＯＳ（Ｍｅｔａｌ ＯｘｉｄｅＳｅｍｉｃｏｎｄｕ
ｃｔｏｒ）型電界効果トランジスタ（以下「ｎＭＯＳＦ
ＥＴ」と記す）と、ｐチャネルＭＯＳ電界効果トランジ
スタ（以下「ｐＭＯＳＦＥＴ」と記す）の両方が形成さ
れた基本的なＣＭＯＳデバイスの概略構造について、図
６を参照して説明する。
ルＭＯＳ（Ｍｅｔａｌ ＯｘｉｄｅＳｅｍｉｃｏｎｄｕ
ｃｔｏｒ）型電界効果トランジスタ（以下「ｎＭＯＳＦ
ＥＴ」と記す）と、ｐチャネルＭＯＳ電界効果トランジ
スタ（以下「ｐＭＯＳＦＥＴ」と記す）の両方が形成さ
れた基本的なＣＭＯＳデバイスの概略構造について、図
６を参照して説明する。
【０００３】このＣＭＯＳデバイスは、半導体基板１表
面上の分離酸化膜２で分離された隣接する活性領域に、
それぞれｐウェル３とｎウェル４が形成されている。ｐ
ウェル領域表面には、チャネル領域を挟んで一対のｎ型
不純物拡散層１１ａ，１１ｂが形成されている。ｐウェ
ル３表面のチャネル領域上には、熱酸化膜などのシリコ
ン酸化膜からなるゲート絶縁膜５を介在させて、ゲート
電極７が形成されている。また、ｎウェル４表面には、
チャネル領域を挟む位置に一対のｐ型不純物拡散層１２
ａ，１２ｂが形成されている。ｎウェル表面のチャネル
領域上には、熱酸化膜などのシリコン酸化膜からなるゲ
ート絶縁膜６を介在させて、ゲート電極８が形成されて
いる。さらに、半導体基板１上全面が層間絶縁膜１３に
よって覆われ、この層間絶縁膜１３に形成されたコンタ
クトホールにおいて、導電配線１４が不純物拡散層１１
ａ，１２ｂに接続されている。
面上の分離酸化膜２で分離された隣接する活性領域に、
それぞれｐウェル３とｎウェル４が形成されている。ｐ
ウェル領域表面には、チャネル領域を挟んで一対のｎ型
不純物拡散層１１ａ，１１ｂが形成されている。ｐウェ
ル３表面のチャネル領域上には、熱酸化膜などのシリコ
ン酸化膜からなるゲート絶縁膜５を介在させて、ゲート
電極７が形成されている。また、ｎウェル４表面には、
チャネル領域を挟む位置に一対のｐ型不純物拡散層１２
ａ，１２ｂが形成されている。ｎウェル表面のチャネル
領域上には、熱酸化膜などのシリコン酸化膜からなるゲ
ート絶縁膜６を介在させて、ゲート電極８が形成されて
いる。さらに、半導体基板１上全面が層間絶縁膜１３に
よって覆われ、この層間絶縁膜１３に形成されたコンタ
クトホールにおいて、導電配線１４が不純物拡散層１１
ａ，１２ｂに接続されている。
【０００４】不純物拡散層１１ａ，１１ｂはｎＭＯＳＦ
ＥＴのソース／ドレイン領域を構成し、不純物拡散層１
２ａ，１２ｂはｐＭＯＳＦＥＴのソース／ドレイン領域
を構成する。このような構造を有するＣＭＯＳデバイス
は、主としてインバータ回路に用いられる。ＣＭＯＳ構
造は、２種類の導電型を有するＭＯＳデバイスが同一半
導体基板上に形成されているため、構造やプロセスが複
雑になるが、デバイスの高集積化の上でなくてはならな
いものである。
ＥＴのソース／ドレイン領域を構成し、不純物拡散層１
２ａ，１２ｂはｐＭＯＳＦＥＴのソース／ドレイン領域
を構成する。このような構造を有するＣＭＯＳデバイス
は、主としてインバータ回路に用いられる。ＣＭＯＳ構
造は、２種類の導電型を有するＭＯＳデバイスが同一半
導体基板上に形成されているため、構造やプロセスが複
雑になるが、デバイスの高集積化の上でなくてはならな
いものである。
【０００５】ゲート電極７，８を低抵抗化するためにド
ープされる不純物は、ｎＭＯＳＦＥＴおよびｐＭＯＳＦ
ＥＴともに通常、リンなどのｎ型不純物が用いられる。
これは、隣接するゲート電極に異なる導電型の不純物を
ドープした場合の、相互拡散などによる問題点の発生を
防止するためである。
ープされる不純物は、ｎＭＯＳＦＥＴおよびｐＭＯＳＦ
ＥＴともに通常、リンなどのｎ型不純物が用いられる。
これは、隣接するゲート電極に異なる導電型の不純物を
ドープした場合の、相互拡散などによる問題点の発生を
防止するためである。
【０００６】ゲート電極７および８がｎ型不純物をドー
プしたポリシリコンからなる場合、ゲート絶縁膜５，６
を介して対向するチャネル領域との間の仕事関数差の有
無に起因して、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとの間
に次のような動作上の相違が生じる。
プしたポリシリコンからなる場合、ゲート絶縁膜５，６
を介して対向するチャネル領域との間の仕事関数差の有
無に起因して、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとの間
に次のような動作上の相違が生じる。
【０００７】まず、ｎＭＯＳＦＥＴにおいては、ゲート
電極７がｎ型であり、チャネル領域がｐ型であるため、
両者に仕事関数差ΔΦf が生じる。そのため、フラット
バンド状態におけるバント図は、図４（ａ）に示される
ようになる。図において一点鎖線で示したＥF は、ｐ型
ウェル側のフェルミ準位を示している。
電極７がｎ型であり、チャネル領域がｐ型であるため、
両者に仕事関数差ΔΦf が生じる。そのため、フラット
バンド状態におけるバント図は、図４（ａ）に示される
ようになる。図において一点鎖線で示したＥF は、ｐ型
ウェル側のフェルミ準位を示している。
【０００８】このｎＭＯＳＦＥＴにおいて、ゲート電極
７の電位と半導体基板１の基板電位との差Ｖg （基板電
位が０の場合には、Ｖg はゲート電極に等しい）が０の
場合には、バンド図は図４（ｂ）に示すようになり、Ｖ
g がｎＭＯＳＦＥＴのしきい値電圧Ｖt h を越えると、
バンド図は図４（ｃ）のようになって、ｐ型ウェル表面
の正孔が下方へ押しやられ、チャネル領域に反転層が生
じることになる。その結果不純物拡散層１１ａ，１１ｂ
間が導通して、ｎＭＯＳＦＥＴが動作する。このように
仕事関数差ΔΦf を有するｎＭＯＳＦＥＴの場合、チャ
ネル領域が反転するためのしきい値電圧Ｖt h は、０．
６Ｖ程度である。
７の電位と半導体基板１の基板電位との差Ｖg （基板電
位が０の場合には、Ｖg はゲート電極に等しい）が０の
場合には、バンド図は図４（ｂ）に示すようになり、Ｖ
g がｎＭＯＳＦＥＴのしきい値電圧Ｖt h を越えると、
バンド図は図４（ｃ）のようになって、ｐ型ウェル表面
の正孔が下方へ押しやられ、チャネル領域に反転層が生
じることになる。その結果不純物拡散層１１ａ，１１ｂ
間が導通して、ｎＭＯＳＦＥＴが動作する。このように
仕事関数差ΔΦf を有するｎＭＯＳＦＥＴの場合、チャ
ネル領域が反転するためのしきい値電圧Ｖt h は、０．
６Ｖ程度である。
【０００９】それに対し、ｐＭＯＳＦＥＴにおいては、
ゲート電極８とチャネル領域のいずれもがｎ型であるた
め、仕事関数差が生じない。したがって、フラットバン
ド状態においては、バンド図は図５（ａ）に示すように
なる。
ゲート電極８とチャネル領域のいずれもがｎ型であるた
め、仕事関数差が生じない。したがって、フラットバン
ド状態においては、バンド図は図５（ａ）に示すように
なる。
【００１０】このｐＭＯＳＦＥＴのゲート電極８に負の
ゲート電圧を印加すると、その絶対値がしきい値電圧Ｖ
t h を越えた時点でｎ型ウェルの電子がｎ型ウェル表面
から下方へ押しやられ、チャネル領域に反転層が生じ
る。その結果、不純物拡散層１２ａ，１２ｂ間が導通
し、ｐＭＯＳＦＥＴが動作する。
ゲート電圧を印加すると、その絶対値がしきい値電圧Ｖ
t h を越えた時点でｎ型ウェルの電子がｎ型ウェル表面
から下方へ押しやられ、チャネル領域に反転層が生じ
る。その結果、不純物拡散層１２ａ，１２ｂ間が導通
し、ｐＭＯＳＦＥＴが動作する。
【００１１】
【発明が解決しようとする課題】上述した従来のＣＭＯ
Ｓにおいては、ゲート絶縁膜５，６の材料として、いず
れも熱酸化膜などのシリコン酸化膜を用いていたため、
その比誘電率が比較的小さく、比誘電率に反比例してゲ
ート絶縁膜５，６の静電容量が小さくなることに起因し
て、ゲート電極の電位と半導体基板１の基板電位との差
Ｖg のうちに占めるゲート絶縁膜の表裏面間の電位差Δ
Ｖi の割合は、比較的大きなものになる。したがって、
チャネル領域を反転させるためのしきい値電圧Ｖ
t h が、仕事関数差ΔΦf が存在する場合に比べて大き
くなり、１．４Ｖ程度の値となる。
Ｓにおいては、ゲート絶縁膜５，６の材料として、いず
れも熱酸化膜などのシリコン酸化膜を用いていたため、
その比誘電率が比較的小さく、比誘電率に反比例してゲ
ート絶縁膜５，６の静電容量が小さくなることに起因し
て、ゲート電極の電位と半導体基板１の基板電位との差
Ｖg のうちに占めるゲート絶縁膜の表裏面間の電位差Δ
Ｖi の割合は、比較的大きなものになる。したがって、
チャネル領域を反転させるためのしきい値電圧Ｖ
t h が、仕事関数差ΔΦf が存在する場合に比べて大き
くなり、１．４Ｖ程度の値となる。
【００１２】ｐＭＯＳＦＥＴにおいては、ゲート電極８
にｎ型不純物をドープしているために、ｎ型ウェルの不
純物濃度が薄い場合には、ゲート電圧が０でチャネル領
域が反転状態となるいわゆる埋込型チャネルとなる。埋
込型チャネルの場合、パンチスルーが生じやすいという
欠点があり、ｎ型ウェル４にｎ型不純物をドープしてウ
ェル濃度を高くし、いわゆる表面チャネル型にする必要
がある。この場合、チャネル領域を反転させてｐＭＯＳ
ＦＥＴを動作させるためのゲート電圧が高くなるという
問題があった。
にｎ型不純物をドープしているために、ｎ型ウェルの不
純物濃度が薄い場合には、ゲート電圧が０でチャネル領
域が反転状態となるいわゆる埋込型チャネルとなる。埋
込型チャネルの場合、パンチスルーが生じやすいという
欠点があり、ｎ型ウェル４にｎ型不純物をドープしてウ
ェル濃度を高くし、いわゆる表面チャネル型にする必要
がある。この場合、チャネル領域を反転させてｐＭＯＳ
ＦＥＴを動作させるためのゲート電圧が高くなるという
問題があった。
【００１３】本発明は上記従来の問題点に鑑み、ｐＭＯ
ＳＦＥＴおよびｎＭＯＳＦＥＴともにｎ型のゲート電極
を用い、かつしきい値電圧の比較的低い表面チャネル型
のＣＭＯＳデバイスを提供することを目的とする。
ＳＦＥＴおよびｎＭＯＳＦＥＴともにｎ型のゲート電極
を用い、かつしきい値電圧の比較的低い表面チャネル型
のＣＭＯＳデバイスを提供することを目的とする。
【００１４】
【課題を解決するための手段】上記従来の問題点を解決
する本発明の半導体装置は、半導体基板の表面から所定
の深さにかけて、第１導電型ウェルおよび第２導電型ウ
ェルが形成されている。第１導電型ウェル表面には、所
定幅の第１のチャネル領域を挟む位置に、一対の第２導
電型不純物拡散層が形成され、第２導電型ウェル表面に
は、所定幅の第２のチャネル領域を挟む位置に、一対の
第１導電型不純物拡散層が形成されている。第１導電型
ウェル表面上および第２導電型ウェル表面上には、それ
ぞれ第１のゲート絶縁膜と第２のゲート絶縁膜が形成さ
れている。
する本発明の半導体装置は、半導体基板の表面から所定
の深さにかけて、第１導電型ウェルおよび第２導電型ウ
ェルが形成されている。第１導電型ウェル表面には、所
定幅の第１のチャネル領域を挟む位置に、一対の第２導
電型不純物拡散層が形成され、第２導電型ウェル表面に
は、所定幅の第２のチャネル領域を挟む位置に、一対の
第１導電型不純物拡散層が形成されている。第１導電型
ウェル表面上および第２導電型ウェル表面上には、それ
ぞれ第１のゲート絶縁膜と第２のゲート絶縁膜が形成さ
れている。
【００１５】第１導電型ウェル表面上においては、第１
のゲート絶縁膜を介在させて、第１のチャネル領域上に
第１のゲート電極が形成され、第２導電型ウェル表面に
おいては、第２のゲート絶縁膜を介在させて、第２のチ
ャネル領域上に、第２のゲート電極が形成されている。
本発明の半導体装置の特徴は、第１のゲート絶縁膜と第
２のゲート絶縁膜とが、互いに異なる所定の比誘電率を
有する異なる誘電体材料から形成されている点である。
のゲート絶縁膜を介在させて、第１のチャネル領域上に
第１のゲート電極が形成され、第２導電型ウェル表面に
おいては、第２のゲート絶縁膜を介在させて、第２のチ
ャネル領域上に、第２のゲート電極が形成されている。
本発明の半導体装置の特徴は、第１のゲート絶縁膜と第
２のゲート絶縁膜とが、互いに異なる所定の比誘電率を
有する異なる誘電体材料から形成されている点である。
【００１６】
【作用】上記構成により本発明の半導体装置によれば、
第１のゲート絶縁膜と第２のゲート絶縁膜とが互いに異
なる所定の比誘電率を有する異なる誘電体材料から形成
される。したがって、たとえば、しきい値電圧を低くす
る必要のある側のＭＯＳＦＥＴのゲート絶縁膜を、より
比誘電率の高い材料で構成し、その表裏面間の静電容量
を増大させることにより、ゲート電極の電位と半導体基
板の基板電位との電位差のうちに占めるゲート絶縁膜表
裏間の電位差を、より低くすることが可能となる。その
結果、ゲート絶縁膜の厚さを変えることなく、ＭＯＳＦ
ＥＴのしきい値電圧を低くすることが可能となる。
第１のゲート絶縁膜と第２のゲート絶縁膜とが互いに異
なる所定の比誘電率を有する異なる誘電体材料から形成
される。したがって、たとえば、しきい値電圧を低くす
る必要のある側のＭＯＳＦＥＴのゲート絶縁膜を、より
比誘電率の高い材料で構成し、その表裏面間の静電容量
を増大させることにより、ゲート電極の電位と半導体基
板の基板電位との電位差のうちに占めるゲート絶縁膜表
裏間の電位差を、より低くすることが可能となる。その
結果、ゲート絶縁膜の厚さを変えることなく、ＭＯＳＦ
ＥＴのしきい値電圧を低くすることが可能となる。
【００１７】
【実施例】次に、本発明の一実施例について、図１に基
づいて説明する。図１に示した半導体装置は、本発明を
適用したＣＭＯＳによりインバータ回路を構成した実施
例を示している。
づいて説明する。図１に示した半導体装置は、本発明を
適用したＣＭＯＳによりインバータ回路を構成した実施
例を示している。
【００１８】本実施例の半導体装置は、図１を参照し
て、半導体基板１の分離酸化膜２によって分離された活
性領域に、ｐ型ウェル３およびｎ型ウェル４が形成され
ている。ｐ型ウェル３表面には、所定幅のチャネル領域
を挟んでｎ型の不純物拡散層１１ａ，１１ｂが形成され
ている。この不純物拡散層１１ａ，１１ｂは、たとえば
リンや砒素などのｎ型不純物をイオン注入することによ
って形成されている。
て、半導体基板１の分離酸化膜２によって分離された活
性領域に、ｐ型ウェル３およびｎ型ウェル４が形成され
ている。ｐ型ウェル３表面には、所定幅のチャネル領域
を挟んでｎ型の不純物拡散層１１ａ，１１ｂが形成され
ている。この不純物拡散層１１ａ，１１ｂは、たとえば
リンや砒素などのｎ型不純物をイオン注入することによ
って形成されている。
【００１９】ｐ型ウェル３表面には、熱酸化膜などのシ
リコン酸化膜からなる所定厚さのゲート絶縁膜５が形成
され、その上には、ゲート電極７が形成されている。ゲ
ート電極７の側壁には、酸化膜からなる側壁絶縁膜９が
形成されている。
リコン酸化膜からなる所定厚さのゲート絶縁膜５が形成
され、その上には、ゲート電極７が形成されている。ゲ
ート電極７の側壁には、酸化膜からなる側壁絶縁膜９が
形成されている。
【００２０】ｎ型ウェル４表面には、所定幅のチャネル
領域を挟む位置に、ｐ型不純物拡散層１２ａ，１２ｂが
形成されている。この不純物拡散層１２ａ，１２ｂは、
硼素などのｐ型不純物をイオン注入することによって形
成されている。ｎ型ウェル４の表面上には、シリコン酸
化膜に比べて比誘電率が極めて大きい誘電膜によって形
成されたゲート絶縁膜６が、ゲート絶縁膜５とほぼ同じ
厚さで形成されている。このゲート絶縁膜６となる誘電
体膜の形成は、たとえばＰＺＴ（ジルコン酸チタン酸
鉛）をＣＶＤ法やスパッタリングなどによって堆積させ
ることにより形成可能である。ゲート絶縁膜６の誘電体
材料としては、ＰＺＴの他、たとえばＰＺ（ジルコン酸
鉛）、ＰＴ（チタン酸鉛）、ＰＬＺＴ（ジルコン酸チタ
ン酸ランタン鉛）、ＢＳＴ（チタン酸ストロンチウムバ
リウム）、ＳＴ（チタン酸ストロンチウム）などを用い
ることができる。
領域を挟む位置に、ｐ型不純物拡散層１２ａ，１２ｂが
形成されている。この不純物拡散層１２ａ，１２ｂは、
硼素などのｐ型不純物をイオン注入することによって形
成されている。ｎ型ウェル４の表面上には、シリコン酸
化膜に比べて比誘電率が極めて大きい誘電膜によって形
成されたゲート絶縁膜６が、ゲート絶縁膜５とほぼ同じ
厚さで形成されている。このゲート絶縁膜６となる誘電
体膜の形成は、たとえばＰＺＴ（ジルコン酸チタン酸
鉛）をＣＶＤ法やスパッタリングなどによって堆積させ
ることにより形成可能である。ゲート絶縁膜６の誘電体
材料としては、ＰＺＴの他、たとえばＰＺ（ジルコン酸
鉛）、ＰＴ（チタン酸鉛）、ＰＬＺＴ（ジルコン酸チタ
ン酸ランタン鉛）、ＢＳＴ（チタン酸ストロンチウムバ
リウム）、ＳＴ（チタン酸ストロンチウム）などを用い
ることができる。
【００２１】さらに、半導体基板１上全面には層間絶縁
膜１３が形成され、この層間絶縁膜１３に形成されたコ
ンタクトホールにおいて、不純物拡散層１１ａは導電配
線層１４ａと、ゲート電極７は導電配線層１４ｂと、不
純物拡散層１１ｂ，１２ａは導電配線層１４ｃと、ゲー
ト電極８は導電配線層１４ｄと、不純物拡散層１２ｂは
導電配線層１４ｅとそれぞれ接続されている。
膜１３が形成され、この層間絶縁膜１３に形成されたコ
ンタクトホールにおいて、不純物拡散層１１ａは導電配
線層１４ａと、ゲート電極７は導電配線層１４ｂと、不
純物拡散層１１ｂ，１２ａは導電配線層１４ｃと、ゲー
ト電極８は導電配線層１４ｄと、不純物拡散層１２ｂは
導電配線層１４ｅとそれぞれ接続されている。
【００２２】ｐＭＯＳＦＥＴのソース領域を構成する不
純物拡散層１２ｂには、導電配線層１４ｅを介して正の
電位ＶC C が印加され、ｎＭＯＳＦＥＴのソース領域を
構成する不純物拡散層１１ａには、導電配線１４ａを介
して負の電位Ｖs s が印加されている。ゲート電極７，
８は、いずれも、導電配線１４ｂ，１４ｄを介して入力
端子（Ｖi n に接続され、ｎＭＯＳＦＥＴのドレイン領
域である不純物拡散層１１ｂおよびｐＭＯＳＦＥＴのド
レイン領域である不純物拡散層１２ａには、いずれも導
電配線１４ｃを介して出力端子（Ｖｏｕｔ）に接続され
ている。
純物拡散層１２ｂには、導電配線層１４ｅを介して正の
電位ＶC C が印加され、ｎＭＯＳＦＥＴのソース領域を
構成する不純物拡散層１１ａには、導電配線１４ａを介
して負の電位Ｖs s が印加されている。ゲート電極７，
８は、いずれも、導電配線１４ｂ，１４ｄを介して入力
端子（Ｖi n に接続され、ｎＭＯＳＦＥＴのドレイン領
域である不純物拡散層１１ｂおよびｐＭＯＳＦＥＴのド
レイン領域である不純物拡散層１２ａには、いずれも導
電配線１４ｃを介して出力端子（Ｖｏｕｔ）に接続され
ている。
【００２３】図１に示した本実施例のＣＭＯＳは、図２
に示す等価回路のインバータを構成する。このインバー
タの動作は、概略次のとおりである。
に示す等価回路のインバータを構成する。このインバー
タの動作は、概略次のとおりである。
【００２４】入力端子に正の電位Ｖinが印加されると、
ｎＭＯＳＦＥＴ側のチャネル領域に電子が引き寄せられ
て反転層が形成され、ｎＭＯＳＦＥＴが動作する。この
とき、ｐＭＯＳＦＥＴ側のチャネルにも電子が引き寄せ
られるが、ソース／ドレイン領域がｐ型であるためにチ
ャネル領域の反転が生じることはなく、ｐＭＯＳＦＥＴ
は動作しない。したがって、出力端子には不純物拡散層
１１ｂを介して、負の電位Ｖs s がＶo u t として現わ
れる。
ｎＭＯＳＦＥＴ側のチャネル領域に電子が引き寄せられ
て反転層が形成され、ｎＭＯＳＦＥＴが動作する。この
とき、ｐＭＯＳＦＥＴ側のチャネルにも電子が引き寄せ
られるが、ソース／ドレイン領域がｐ型であるためにチ
ャネル領域の反転が生じることはなく、ｐＭＯＳＦＥＴ
は動作しない。したがって、出力端子には不純物拡散層
１１ｂを介して、負の電位Ｖs s がＶo u t として現わ
れる。
【００２５】反対に、入力端子に負の電位Ｖi n が印加
された場合には、ｐＭＯＳＦＥＴ側のチャネルが反転し
て動作し、ｎＭＯＳＦＥＴは動作しない。したがって、
出力端子のＶo u t は、不純物拡散層１２ａを介して正
の電位Ｖc c となり、インバータとして機能する。
された場合には、ｐＭＯＳＦＥＴ側のチャネルが反転し
て動作し、ｎＭＯＳＦＥＴは動作しない。したがって、
出力端子のＶo u t は、不純物拡散層１２ａを介して正
の電位Ｖc c となり、インバータとして機能する。
【００２６】このインバータ回路は、その平面レイアウ
トをたとえば図３に示すように構成することもできる。
図３に示すインバータ回路の各要素には、図１に示した
実施例と同一または相当する要素については同一の参照
番号を付して、その構成および動作の説明を省略する。
トをたとえば図３に示すように構成することもできる。
図３に示すインバータ回路の各要素には、図１に示した
実施例と同一または相当する要素については同一の参照
番号を付して、その構成および動作の説明を省略する。
【００２７】次に、本実施例のゲート絶縁膜６の材料と
してＰＺＴを用いた場合、シリコン酸化膜を用いたとき
に比べてしきい値電圧Ｖt h がいかに低減されるかにつ
いて、具体的数値を当てはめて考察する。
してＰＺＴを用いた場合、シリコン酸化膜を用いたとき
に比べてしきい値電圧Ｖt h がいかに低減されるかにつ
いて、具体的数値を当てはめて考察する。
【００２８】ゲート絶縁膜の比誘電率をεg ，真空の誘
電率をε0 とすると、厚さｔg のゲート絶縁膜の表裏間
の静電要領Ｃg は、次の式で表わされる。
電率をε0 とすると、厚さｔg のゲート絶縁膜の表裏間
の静電要領Ｃg は、次の式で表わされる。
【００２９】
【数１】
【００３０】ところで、シリコン酸化膜の比誘電率が約
３．９であるのに対し、ＰＺＴの比誘電率は、その組成
によって３００〜２０００の範囲を変化する。ここで
は、ＰＺＴの組成を比誘電率が２０００となるように選
択した場合について考える。この場合、ゲート絶縁膜の
比誘電率εg に比例するゲート絶縁膜表裏間の静電容量
Ｃg は、厚さｔg が一定の場合には、ゲート絶縁膜をシ
リコン酸化膜からＰＺＴに変えると、５００倍以上に増
大させることができる。その結果、ゲート絶縁膜の表裏
面に分布する電荷量が同じ場合には、表裏面間の電位差
を約５００分の１に小さくすることができる。したがっ
て、ゲート電極の電位と半導体基板の基板電位との電位
差Ｖg のうちに占めるゲート絶縁膜表裏間の電位差ΔＶ
i の比率を、極めて小さくすることが可能となる。
３．９であるのに対し、ＰＺＴの比誘電率は、その組成
によって３００〜２０００の範囲を変化する。ここで
は、ＰＺＴの組成を比誘電率が２０００となるように選
択した場合について考える。この場合、ゲート絶縁膜の
比誘電率εg に比例するゲート絶縁膜表裏間の静電容量
Ｃg は、厚さｔg が一定の場合には、ゲート絶縁膜をシ
リコン酸化膜からＰＺＴに変えると、５００倍以上に増
大させることができる。その結果、ゲート絶縁膜の表裏
面に分布する電荷量が同じ場合には、表裏面間の電位差
を約５００分の１に小さくすることができる。したがっ
て、ゲート電極の電位と半導体基板の基板電位との電位
差Ｖg のうちに占めるゲート絶縁膜表裏間の電位差ΔＶ
i の比率を、極めて小さくすることが可能となる。
【００３１】このように、ゲート絶縁膜の表裏間におけ
る電位差が相対的に小さくなった場合の、すなわちεg
が比較的大きい場合のチャネルが反転した時点における
バンド図は、図５（ｃ）に示すようになる。図５（ｂ）
と図５（ｃ）とを対比するとわかるように、ΔＶi が相
対的に小さくなると、チャネル反転時におけるＶg も相
対的に小さくなる。その結果、しきい値電圧Ｖt h を低
減することが可能となる。
る電位差が相対的に小さくなった場合の、すなわちεg
が比較的大きい場合のチャネルが反転した時点における
バンド図は、図５（ｃ）に示すようになる。図５（ｂ）
と図５（ｃ）とを対比するとわかるように、ΔＶi が相
対的に小さくなると、チャネル反転時におけるＶg も相
対的に小さくなる。その結果、しきい値電圧Ｖt h を低
減することが可能となる。
【００３２】しきい値電圧Ｖt h は、次の式を用いて計
算することができる。
算することができる。
【００３３】
【数２】
【００３４】上式における各記号の意味は次のとおりで
ある。 Ｎs u b ：基板濃度すなわちチャネル近傍におけるウェ
ル濃度（≒１０1 7 ／ｃｍ3 ） Ｎi ：真性キャリア濃度（＝１．４５×１０1 0 ／ｃｍ
3 ） ｋ：ボルツマン定数 Ｔ：絶対温度 ｑ：キャリアの素電荷 ｔg ＝８０Åとして、上式を用いてしきい値電圧Ｖt h
を計算すると、ゲート絶縁膜がシリコン酸化膜の場合は
Ｖt h が約１．４Ｖ、ゲート絶縁膜がＰＺＴの場合には
Ｖt h が約０．８４Ｖとなる。
ある。 Ｎs u b ：基板濃度すなわちチャネル近傍におけるウェ
ル濃度（≒１０1 7 ／ｃｍ3 ） Ｎi ：真性キャリア濃度（＝１．４５×１０1 0 ／ｃｍ
3 ） ｋ：ボルツマン定数 Ｔ：絶対温度 ｑ：キャリアの素電荷 ｔg ＝８０Åとして、上式を用いてしきい値電圧Ｖt h
を計算すると、ゲート絶縁膜がシリコン酸化膜の場合は
Ｖt h が約１．４Ｖ、ゲート絶縁膜がＰＺＴの場合には
Ｖt h が約０．８４Ｖとなる。
【００３５】以上の考察から、ゲート絶縁膜としてＰＺ
Ｔを用いることにより、図１に示した実施例のｐＭＯＳ
ＦＥＴのように、ゲート電極とウェルとの間に仕事関数
差がない場合においても、しきい値電圧を大幅に低減で
きることがわかる。
Ｔを用いることにより、図１に示した実施例のｐＭＯＳ
ＦＥＴのように、ゲート電極とウェルとの間に仕事関数
差がない場合においても、しきい値電圧を大幅に低減で
きることがわかる。
【００３６】なお、以上の考察においては、ゲート絶縁
膜がＰＺＴの場合について示したが、ゲート絶縁膜とし
て、ＳＴ（チタン酸ストロンチウム，比誘電率約３０
０）やＢＳＴ（チタン酸ストロンチウムバリウム，比誘
電率約５００）などの他の高誘電率材料を用いることに
よっても、ほぼ同程度のしきい値電圧の低下を実現する
ことができる。これらの膜は、ＰＺＴに比べてシリコン
基板上に直接堆積しやすいという利点がある。
膜がＰＺＴの場合について示したが、ゲート絶縁膜とし
て、ＳＴ（チタン酸ストロンチウム，比誘電率約３０
０）やＢＳＴ（チタン酸ストロンチウムバリウム，比誘
電率約５００）などの他の高誘電率材料を用いることに
よっても、ほぼ同程度のしきい値電圧の低下を実現する
ことができる。これらの膜は、ＰＺＴに比べてシリコン
基板上に直接堆積しやすいという利点がある。
【００３７】また、ゲート絶縁膜の静電容量を大きくす
る方法として、ゲート絶縁膜の厚みをより小さくするこ
とが考えられるが、上記実施例と同様の効果を得るため
には、ゲート絶縁膜の厚さを数１００分の１にしなけれ
ばならないことになり、絶縁耐圧などの点からも実現不
可能である。よって、比誘電率の高い誘電体膜を用いる
ことが極めて有効である。
る方法として、ゲート絶縁膜の厚みをより小さくするこ
とが考えられるが、上記実施例と同様の効果を得るため
には、ゲート絶縁膜の厚さを数１００分の１にしなけれ
ばならないことになり、絶縁耐圧などの点からも実現不
可能である。よって、比誘電率の高い誘電体膜を用いる
ことが極めて有効である。
【００３８】さらに、上記実施例においては、ｎＭＯＳ
ＦＥＴのゲート絶縁膜５を酸化膜とし、ｐＭＯＳＦＥＴ
のゲート絶縁膜６のみを比誘電率の高い誘電体膜で形成
することとしたが、このような構成に限られるものでは
ない。すなわち、しきい値電圧低減の要望に応じて、必
要な比誘電率を有する誘電体材料をゲート絶縁膜ごとに
適宜選択することもできる。
ＦＥＴのゲート絶縁膜５を酸化膜とし、ｐＭＯＳＦＥＴ
のゲート絶縁膜６のみを比誘電率の高い誘電体膜で形成
することとしたが、このような構成に限られるものでは
ない。すなわち、しきい値電圧低減の要望に応じて、必
要な比誘電率を有する誘電体材料をゲート絶縁膜ごとに
適宜選択することもできる。
【００３９】また、上記実施例においては、ゲート電極
７，８として、リンがドープされたポリシリコンのみか
らなる場合について説明したが、これらのゲート電極と
して、多結晶シリコン層上にタングステンシリサイドな
どの高融点シリサイド層を有するいわゆるポリサイド構
造を適用することも可能である。このポリサイド構造に
より、ゲート電極と導電配線とのコンタクト抵抗がより
小さな配線接続を得ることができるという利点がある。
７，８として、リンがドープされたポリシリコンのみか
らなる場合について説明したが、これらのゲート電極と
して、多結晶シリコン層上にタングステンシリサイドな
どの高融点シリサイド層を有するいわゆるポリサイド構
造を適用することも可能である。このポリサイド構造に
より、ゲート電極と導電配線とのコンタクト抵抗がより
小さな配線接続を得ることができるという利点がある。
【００４０】
【発明の効果】以上述べたように、本発明によれば、同
一半導体基板表面に異なる導電型のＭＯＳＦＥＴが存在
する場合において、ゲート絶縁膜の材質として、異なる
比誘電率を有する誘電体材料を用い、必要に応じて比誘
電率の高い誘電体材料を選択することにより、しきい値
電圧を大幅に低減することが可能となる。したがって、
たとえばｐＭＯＳＦＥＴにおいてｎ型のゲート電極を用
いた場合のように、ゲート電極とチャネル領域との間に
仕事関数差がない場合においても、比較的しきい値電圧
の低い表面チャネル型ＭＯＳＦＥＴを実現することが可
能となる。
一半導体基板表面に異なる導電型のＭＯＳＦＥＴが存在
する場合において、ゲート絶縁膜の材質として、異なる
比誘電率を有する誘電体材料を用い、必要に応じて比誘
電率の高い誘電体材料を選択することにより、しきい値
電圧を大幅に低減することが可能となる。したがって、
たとえばｐＭＯＳＦＥＴにおいてｎ型のゲート電極を用
いた場合のように、ゲート電極とチャネル領域との間に
仕事関数差がない場合においても、比較的しきい値電圧
の低い表面チャネル型ＭＯＳＦＥＴを実現することが可
能となる。
【図１】本発明の一実施例のＣＭＯＳ構造を有するイン
バータを示す断面図である。
バータを示す断面図である。
【図２】図１に示した構造に対応するインバータの等価
回路図である。
回路図である。
【図３】ＣＭＯＳ構造を有するインバータの平面レイア
ウトの一例を示す図である。
ウトの一例を示す図である。
【図４】ゲート電極とウェルとの間に仕事関数差がある
場合のバンド図を示しており、（ａ）はフラットバンド
状態、（ｂ）はＶg ＝０、（ｃ）はチャネル反転時のバ
ンド図をそれぞれ示している。
場合のバンド図を示しており、（ａ）はフラットバンド
状態、（ｂ）はＶg ＝０、（ｃ）はチャネル反転時のバ
ンド図をそれぞれ示している。
【図５】ゲート電極とウェルとの間に仕事関数差がない
場合のバンド図を示しており、（ａ）はフラットバンド
状態、（ｂ）はεg が比較的小さい場合のチャネル反転
時のバンド図、（ｃ）はεg が比較的大きい場合のチャ
ネル反転時のバンド図を示している。
場合のバンド図を示しており、（ａ）はフラットバンド
状態、（ｂ）はεg が比較的小さい場合のチャネル反転
時のバンド図、（ｃ）はεg が比較的大きい場合のチャ
ネル反転時のバンド図を示している。
【図６】従来のＣＭＯＳの断面構造の概略を示す図であ
る。
る。
１ 半導体基板 ２ 分離酸化膜 ３ ｐ型ウェル ４ ｎ型ウェル ５，６ ゲート絶縁膜 ７，８ ゲート電極 １１ａ，１１ｂ，１２ａ，１２ｂ 不純物拡散層
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年５月６日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
Claims (1)
- 【請求項１】 半導体基板と、 この半導体基板の表面から所定の深さにかけて形成され
た第１導電型ウェルおよび第２導電型ウェルと、 前記第１導電型ウェル表面に形成された第１のゲート絶
縁膜と、 前記第２導電型ウェル表面に形成された第２のゲート絶
縁膜と、 前記第１導電型ウェル表面において、所定幅の第１のチ
ャネル領域を挟む位置に形成された一対の第２導電型不
純物領域と、 前記第２導電型ウェル表面において、所定幅の第２のチ
ャネル領域を挟む位置に形成された一対の第１導電型不
純物領域と、 前記第１のチャネル領域上に、前記第１のゲート絶縁膜
を介在させて形成された第１のゲート電極と、 前記第２のチャネル領域上に、前記第２のゲート絶縁膜
を介在させて形成された第２のゲート電極とを備え、 前記第１のゲート絶縁膜と前記第２のゲート絶縁膜と
は、互いに異なる所定の比誘電率を有する異なる誘電体
材料からなる半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4212784A JPH0661437A (ja) | 1992-08-10 | 1992-08-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4212784A JPH0661437A (ja) | 1992-08-10 | 1992-08-10 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0661437A true JPH0661437A (ja) | 1994-03-04 |
Family
ID=16628332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4212784A Withdrawn JPH0661437A (ja) | 1992-08-10 | 1992-08-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0661437A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6066880A (en) * | 1997-08-26 | 2000-05-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US6563182B2 (en) | 2001-03-22 | 2003-05-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
-
1992
- 1992-08-10 JP JP4212784A patent/JPH0661437A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6066880A (en) * | 1997-08-26 | 2000-05-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US6492676B2 (en) | 1997-08-26 | 2002-12-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having gate electrode in which depletion layer can be generated |
| US6563182B2 (en) | 2001-03-22 | 2003-05-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991102 |