JPH03203095A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH03203095A JPH03203095A JP1339764A JP33976489A JPH03203095A JP H03203095 A JPH03203095 A JP H03203095A JP 1339764 A JP1339764 A JP 1339764A JP 33976489 A JP33976489 A JP 33976489A JP H03203095 A JPH03203095 A JP H03203095A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1004—Base region of bipolar transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
イ、産業上の利用分野
本発明は半導体記憶装置に関し、例えばスタティックＲ
ＡＭ （Ｒａｎｄｏｓ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）
に好適な半導体記憶装置に関するものである。
ＡＭ （Ｒａｎｄｏｓ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）
に好適な半導体記憶装置に関するものである。
ロ、従来技術
最近、後述する第３図に示すようなバイポーラトランジ
スタ１個とＭＯＳトランジスタ１個からなる新しいスタ
ティックＲＡＭ用のメモリセルが東芝株式会社によって
１９８８年度Ｉ ＥＤＭ （Ｉｎｔｅｒｎａｔｉｏｎａ
ｌ Ｅｌｅｃｔｒｉｃａｌ Ｄｅｖｆｃｅｓ Ｍｅｅｔ
ｉｎｇ）において発表された（詳細については５ａｋｕ
ｉ、 Ｋ、、 Ｈａｓｅｇａｗａ。
スタ１個とＭＯＳトランジスタ１個からなる新しいスタ
ティックＲＡＭ用のメモリセルが東芝株式会社によって
１９８８年度Ｉ ＥＤＭ （Ｉｎｔｅｒｎａｔｉｏｎａ
ｌ Ｅｌｅｃｔｒｉｃａｌ Ｄｅｖｆｃｅｓ Ｍｅｅｔ
ｉｎｇ）において発表された（詳細については５ａｋｕ
ｉ、 Ｋ、、 Ｈａｓｅｇａｗａ。
Ｔ、、 Ｆｕｓｅ、 Ｔ、、 Ｗａｔａｎａｂｅ、 Ｓ
、、 ０ｈｕｃｈｉ、 Ｋ、 ａｎｄＭａｓｕｏｋａ、
Ｆ、、 ”Ａ ｎｅｗ ５ｔａｔｉｃ Ｍｅｍｏｒｙ
Ｃｅ１ｌ Ｂａ５ｅｄｏｎ Ｒｅｖｅｒｓｅ Ｂａ５
ｅ Ｃｕｒｒｅｎｔ（ＲＢＣ） Ｅｆｆｅｃｔ ｏｆ
ＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ＋” １９８８
Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅ
ｖｉｃｅｓＭｅｅｔｉｎｇ、 Ｔｅｃｈｎｉｃａｌ Ｄ
ｊｇｅｓｔ、 論文番号３．２． ＰＰ。
、、 ０ｈｕｃｈｉ、 Ｋ、 ａｎｄＭａｓｕｏｋａ、
Ｆ、、 ”Ａ ｎｅｗ ５ｔａｔｉｃ Ｍｅｍｏｒｙ
Ｃｅ１ｌ Ｂａ５ｅｄｏｎ Ｒｅｖｅｒｓｅ Ｂａ５
ｅ Ｃｕｒｒｅｎｔ（ＲＢＣ） Ｅｆｆｅｃｔ ｏｆ
ＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ＋” １９８８
Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅ
ｖｉｃｅｓＭｅｅｔｉｎｇ、 Ｔｅｃｈｎｉｃａｌ Ｄ
ｊｇｅｓｔ、 論文番号３．２． ＰＰ。
４４−４７． Ｄｅｃ、 １９８Ｂ、 又はＮＩＫＫ
ｆ！Ｉ ＥＬＥＣＴＲＯＮＩＣＳ１９Ｂ９．２．２０（
ｎｏ、４６７）の２８３〜２８５頁参照）、これは１６
Ｍビット以上の大容量メモリを狙うものであって、この
メモリセルの記憶原理は従来のスタティックＲＡＭやダ
イナ果ツクＲＡＭとまったく異なり、メモリセルを構成
する２個のトランジスタのうちＰチャネルＭＯＳトラン
ジスタは選択用トランジスタ、ＮＰＮ ）ランジスタは
記憶用トランジスタとして夫々使用されている。そして
、上記ＮＰＮ ）ランジスタのベース−エミッタ間の電
圧が約０．９Ｖのときが高レベル、Ｏｖのときが低レベ
ルとなり（即ち、ＮＰＮトランジスタが双安定状態をと
る。）、それら２つの状態が夫々１１１．１１か″″０
０パ当する。
ｆ！Ｉ ＥＬＥＣＴＲＯＮＩＣＳ１９Ｂ９．２．２０（
ｎｏ、４６７）の２８３〜２８５頁参照）、これは１６
Ｍビット以上の大容量メモリを狙うものであって、この
メモリセルの記憶原理は従来のスタティックＲＡＭやダ
イナ果ツクＲＡＭとまったく異なり、メモリセルを構成
する２個のトランジスタのうちＰチャネルＭＯＳトラン
ジスタは選択用トランジスタ、ＮＰＮ ）ランジスタは
記憶用トランジスタとして夫々使用されている。そして
、上記ＮＰＮ ）ランジスタのベース−エミッタ間の電
圧が約０．９Ｖのときが高レベル、Ｏｖのときが低レベ
ルとなり（即ち、ＮＰＮトランジスタが双安定状態をと
る。）、それら２つの状態が夫々１１１．１１か″″０
０パ当する。
第１２図及び第１３図において、上述したメモリセルの
動作原理とその問題点について説明する。
動作原理とその問題点について説明する。
このメモリセルの動作原理はＮＰＮ ）ランジスタのい
わゆるインパクト・イオン化という物理現象を利用する
ものであって、第１２図に示すように、エミッターコレ
クタ間の絶縁破壊電圧が１３Ｖ程度のＮＰＮ ）ランジ
スタに６Ｖ程度のコレクター上１フ５間電圧Ｖ ＣＥを
印加すると、このとき、エミッタから注入された電子に
よって、ベースとコレクタ間のＰＮ接合部でインパクト
・イオン化による電子−正孔対が生じる。そして、この
うち電子はコレクタへ、正札はベースへ移動し、通常の
ベースからエミッタへ流れる順方向の正孔電流ｌ１ｌＦ
は、ベース−エミッタ間電圧Ｖ ＷＥによって制限され
ているので、インパクト・イオン化で発生した正孔はベ
ース端子へと、通常の正札電流１８Ｆとは逆方向に逆方
向の正札電流（以下、単に逆方向のベース電流と呼ぶこ
とがある。）ＩＩ！ｌｌとして流れていく。
わゆるインパクト・イオン化という物理現象を利用する
ものであって、第１２図に示すように、エミッターコレ
クタ間の絶縁破壊電圧が１３Ｖ程度のＮＰＮ ）ランジ
スタに６Ｖ程度のコレクター上１フ５間電圧Ｖ ＣＥを
印加すると、このとき、エミッタから注入された電子に
よって、ベースとコレクタ間のＰＮ接合部でインパクト
・イオン化による電子−正孔対が生じる。そして、この
うち電子はコレクタへ、正札はベースへ移動し、通常の
ベースからエミッタへ流れる順方向の正孔電流ｌ１ｌＦ
は、ベース−エミッタ間電圧Ｖ ＷＥによって制限され
ているので、インパクト・イオン化で発生した正孔はベ
ース端子へと、通常の正札電流１８Ｆとは逆方向に逆方
向の正札電流（以下、単に逆方向のベース電流と呼ぶこ
とがある。）ＩＩ！ｌｌとして流れていく。
なお、インパクト・イオン化が生じているときのベース
電流１ｍは、以下のように表すことができる。
電流１ｍは、以下のように表すことができる。
１１ ＝ＩＩＦ ＩＩｌｌ＝ＩＭＦ （Ｍ １）
ｌｃここで、１ｃはコレクタ電流、間はインパクト
・イオン化係数であり、Ｍは次式で表せる。
ｌｃここで、１ｃはコレクタ電流、間はインパクト
・イオン化係数であり、Ｍは次式で表せる。
Ｍ＝１／（ｉ （Ｖｌｃ／ＢＶｃＢＯ）’ ）ここで、
Ｖｍｃはベース−コレクタ間にかかる電圧、ＢＶｃｌｌ
ｏはベースとコレクタ間のＰＮ接合の絶縁破壊電圧であ
り、ｎを４．６にすると実験結果と計算結果が一致する
とされている。
Ｖｍｃはベース−コレクタ間にかかる電圧、ＢＶｃｌｌ
ｏはベースとコレクタ間のＰＮ接合の絶縁破壊電圧であ
り、ｎを４．６にすると実験結果と計算結果が一致する
とされている。
そして、第１３図に示すように、実際に試作しタセルテ
は、０．５７ Ｖ ＜ Ｖ ａｔ ＜ ０．９０ Ｖ
（７）とき逆方向の正孔電流１□の方が順方向の正孔電
流Ｉ！ｌ、Ｉよりも大きくなり、ベース−エミッタ間電
圧■。を０．９Ｖ程度に設定すると両方向の電流が等し
くなって見掛は上はベース電流１．が止まる。この状態
で選択用ＰチャネルＭＯＳトランジスタを閉じても■、
は０．９Ｖ程度を保ち、この状態が“１′′である。ま
た、ｖ＋ｔをＯＶにした場合もベース電流１゜は流れず
、これが０″′の状態となる。
は、０．５７ Ｖ ＜ Ｖ ａｔ ＜ ０．９０ Ｖ
（７）とき逆方向の正孔電流１□の方が順方向の正孔電
流Ｉ！ｌ、Ｉよりも大きくなり、ベース−エミッタ間電
圧■。を０．９Ｖ程度に設定すると両方向の電流が等し
くなって見掛は上はベース電流１．が止まる。この状態
で選択用ＰチャネルＭＯＳトランジスタを閉じても■、
は０．９Ｖ程度を保ち、この状態が“１′′である。ま
た、ｖ＋ｔをＯＶにした場合もベース電流１゜は流れず
、これが０″′の状態となる。
実際には、■１を０．５Ｖ以上にしてＰチャネルＭＯＳ
）ランジスタを閉じると正札電流が停止して■１は約０
．９Ｖになり、初めから０．９Ｖに設定する必要はない
。また、Ｖ ＭＥが０．５Ｖよりも小さい場合には、同
様にしてＯＶになる。
）ランジスタを閉じると正札電流が停止して■１は約０
．９Ｖになり、初めから０．９Ｖに設定する必要はない
。また、Ｖ ＭＥが０．５Ｖよりも小さい場合には、同
様にしてＯＶになる。
以上に説明したように、上述したメモリセルはＮＰＮ
ｌ−ランジスタにおけるインパクト・イオン化をその動
作原理とするものであって、コレクタベース間のＰＮ接
合部におけるインパクト・イオン化によって発生する電
子−正孔対のうち、正札のベース電極からの流れだしく
逆方向の正孔電流１□）によるベース電流ＩＢの正負の
逆転を利用して、そのベース電流１．がゼロとなるとき
のヘースーエミソタ間電圧■、をもってメモリの論理状
態とみなすことによってメモリ動作を行うものである。
ｌ−ランジスタにおけるインパクト・イオン化をその動
作原理とするものであって、コレクタベース間のＰＮ接
合部におけるインパクト・イオン化によって発生する電
子−正孔対のうち、正札のベース電極からの流れだしく
逆方向の正孔電流１□）によるベース電流ＩＢの正負の
逆転を利用して、そのベース電流１．がゼロとなるとき
のヘースーエミソタ間電圧■、をもってメモリの論理状
態とみなすことによってメモリ動作を行うものである。
そして、このベース電流りは、第１３図に示したように
、ベース−エミッタ間電圧Ｖ ＢＥの変化に伴ってプラ
ス、マイナス、プラスの順に変化し、マイナスの電流が
流れている間のベースーエξツタ間電圧ノ区間ハ０．５
７Ｖ ＜ ＶＩＥ＜０．９０Ｖとなっているが、通常の
バイポーラトランジスタにおいて上述したような電圧範
囲で使用した場合、トランジスタの形状にも依存するが
、どうしてもかなり大きなコレクター電流１．が流れて
しまうことになる。このことは、上述したような大容量
のスタティックＲＡＭを実現しようとする際に非常に大
きな問題点となる。
、ベース−エミッタ間電圧Ｖ ＢＥの変化に伴ってプラ
ス、マイナス、プラスの順に変化し、マイナスの電流が
流れている間のベースーエξツタ間電圧ノ区間ハ０．５
７Ｖ ＜ ＶＩＥ＜０．９０Ｖとなっているが、通常の
バイポーラトランジスタにおいて上述したような電圧範
囲で使用した場合、トランジスタの形状にも依存するが
、どうしてもかなり大きなコレクター電流１．が流れて
しまうことになる。このことは、上述したような大容量
のスタティックＲＡＭを実現しようとする際に非常に大
きな問題点となる。
実際に東芝株式会社によって発表されたメモリセルにお
いては、１つの記憶用バイポーラトランジスタにつき５
００μＡと大きなコレクタ電流が流れてしまうことが確
認されている。従って、このことは、上述したように、
実際に大容量のスタティックＲＡＭを考えた場合、非常
に大きな消費電力となる。
いては、１つの記憶用バイポーラトランジスタにつき５
００μＡと大きなコレクタ電流が流れてしまうことが確
認されている。従って、このことは、上述したように、
実際に大容量のスタティックＲＡＭを考えた場合、非常
に大きな消費電力となる。
なお、第１４図は、コレクター上１フ５間電圧Ｖｃｚを
６．２５Ｖとしたときのいわゆるガンメルブロノトによ
る、上記ＮＰＮ）ランジスタのＶ−Ｅ Ｌ、Ｉｃ特性
を示すものである。
６．２５Ｖとしたときのいわゆるガンメルブロノトによ
る、上記ＮＰＮ）ランジスタのＶ−Ｅ Ｌ、Ｉｃ特性
を示すものである。
ハ１発明の目的
本発明の目的は、記憶用バイポーラトランジスタの消費
電流を小さくして低消費電力で大容量のスタティックＲ
ＡＭ等を実現できる半導体記憶装置を提供することにあ
る。
電流を小さくして低消費電力で大容量のスタティックＲ
ＡＭ等を実現できる半導体記憶装置を提供することにあ
る。
二。発明の構成
即ち、本発明は、選択用トランジスタと；ベース濃度が
通常のベース濃度よりも低いか若しくは高いベース領域
を有し、かつ、逆方向のベース電流を生ずるように構成
された記憶用バイポーラトランジスタと；からなるメモ
リセルを有する半導体記憶装置を提供するものである。
通常のベース濃度よりも低いか若しくは高いベース領域
を有し、かつ、逆方向のベース電流を生ずるように構成
された記憶用バイポーラトランジスタと；からなるメモ
リセルを有する半導体記憶装置を提供するものである。
ホ、実施例
以下、本発明の詳細な説明する。
まず、第１図及び第２図において本発明をスタティック
ＲＡＭに適用した例によるデバイス構造を説明する。
ＲＡＭに適用した例によるデバイス構造を説明する。
第１図に示すように、Ｐ−型シリコン基板１の一主面上
にＮ゛型埋込み層３を介してＰ型エピタキシャル層２が
設けられていて、Ｎ゛型埋込み層３上に形成されたＮ型
拡散領域（Ｎウェル）４内にＰ型ベース領域８及びＮ゛
型核拡散領域６夫々拡散形成されている。そして、Ｐ型
ベース領域８内には、Ｎ４型コレクタ領域９及びＰ−型
ベース電極取り出し領域１０が夫々拡散形成され、Ｎ゛
型核拡散領域６内は、Ｎ゛型エミッタ電極取り出し領域
７が拡散形成されている。従って、このＮＰＮ型の縦形
バイポーラトランジスタ（記憶用トランジスタ）ＢＮは
、エミッタ電極取り出し領域７とベース領域１３とがＮ
型拡散領域４、Ｎ“型埋め込み層３及びＮ゛型核拡散領
域６介して接続されることになる。
にＮ゛型埋込み層３を介してＰ型エピタキシャル層２が
設けられていて、Ｎ゛型埋込み層３上に形成されたＮ型
拡散領域（Ｎウェル）４内にＰ型ベース領域８及びＮ゛
型核拡散領域６夫々拡散形成されている。そして、Ｐ型
ベース領域８内には、Ｎ４型コレクタ領域９及びＰ−型
ベース電極取り出し領域１０が夫々拡散形成され、Ｎ゛
型核拡散領域６内は、Ｎ゛型エミッタ電極取り出し領域
７が拡散形成されている。従って、このＮＰＮ型の縦形
バイポーラトランジスタ（記憶用トランジスタ）ＢＮは
、エミッタ電極取り出し領域７とベース領域１３とがＮ
型拡散領域４、Ｎ“型埋め込み層３及びＮ゛型核拡散領
域６介して接続されることになる。
一方、Ｎ°型埋め込み層３上に設けられたＮ型拡散領域
４の表面にはＰ゛型トドレイン領域１１びＰ゛゛ソース
領域１２が所定のパターンに形成され、これらの間には
ゲート酸化膜１３を介してゲート電極２１が設けられて
ＰチャネルＭＯＳトランジスタ（選択用トランジスタ）
ＰＭが構成されている。
４の表面にはＰ゛型トドレイン領域１１びＰ゛゛ソース
領域１２が所定のパターンに形成され、これらの間には
ゲート酸化膜１３を介してゲート電極２１が設けられて
ＰチャネルＭＯＳトランジスタ（選択用トランジスタ）
ＰＭが構成されている。
そして、第１図に示すように、コンタクトホール１５を
介して形成された配線層１８によってＮＰＮトランジス
タ８Ｎのベース領域１０とＰチャネルＭＯＳトランジス
タＰＭのドレイン領域１１とが接続されて第３図に等価
回路図で示すようなメモリセルが構成される。なお、図
中の符号５はフィールド酸化膜、１４は絶縁層、１６は
エミッタ電極、１７はコレクタ電極、１９はワード線、
２０はピント線であり、第２図は第１図の平面図（第１
図は第２図の［−Ｉ線断面図）である。
介して形成された配線層１８によってＮＰＮトランジス
タ８Ｎのベース領域１０とＰチャネルＭＯＳトランジス
タＰＭのドレイン領域１１とが接続されて第３図に等価
回路図で示すようなメモリセルが構成される。なお、図
中の符号５はフィールド酸化膜、１４は絶縁層、１６は
エミッタ電極、１７はコレクタ電極、１９はワード線、
２０はピント線であり、第２図は第１図の平面図（第１
図は第２図の［−Ｉ線断面図）である。
ここで、本例において重要なことは、ＮＰＮ）ランジス
タ８Ｎにおける各領域の不純物濃度分布を最適化するこ
とによってインパクト・イオン化を起こすベース−エミ
ッタ間電圧ＶＩＥをＰＮ接合のビルトインポテンシャル
（封入電圧）０．６Ｖよりも低く設定して上述したベー
ス電流りの正負の反転を可能にしたことである。即ち、
本例では、上述したように、逆方向のベース電流Ｉ Ｂ
ｌｌが流れるベース−エミッタ間電圧■、の範囲を０．
５７〜０．９Ｖとするのではなく、後述する第４図に示
すように、その範囲を０．３〜０．４８Ｖという極めて
低い電圧範囲で逆方向のベース電流Ｉｌ、Ｉを生じさせ
ることによってＮＰＮ）ランジスタＢＮの消費電流（コ
レクタ電流１．）を大幅に低減し、ベース−エミッタ間
電圧■、を０．２〜０．５Ｖという電圧範囲を用いて上
述したメモリ動作を行うように構成している。
タ８Ｎにおける各領域の不純物濃度分布を最適化するこ
とによってインパクト・イオン化を起こすベース−エミ
ッタ間電圧ＶＩＥをＰＮ接合のビルトインポテンシャル
（封入電圧）０．６Ｖよりも低く設定して上述したベー
ス電流りの正負の反転を可能にしたことである。即ち、
本例では、上述したように、逆方向のベース電流Ｉ Ｂ
ｌｌが流れるベース−エミッタ間電圧■、の範囲を０．
５７〜０．９Ｖとするのではなく、後述する第４図に示
すように、その範囲を０．３〜０．４８Ｖという極めて
低い電圧範囲で逆方向のベース電流Ｉｌ、Ｉを生じさせ
ることによってＮＰＮ）ランジスタＢＮの消費電流（コ
レクタ電流１．）を大幅に低減し、ベース−エミッタ間
電圧■、を０．２〜０．５Ｖという電圧範囲を用いて上
述したメモリ動作を行うように構成している。
通常使用されるＮＰＮ ｌ−ランジスタにおける各領域
の不純物濃度関係はエミッタ（例えばヒ素或いはリン濃
度）がＩＱ”ｃｍ−’とその濃度が高く、コレクタ（例
えばリン濃度）が１０１１０ｌ５”、ベース（例えばポ
ロン濃度）がＩＱ”ｃｍ−”となっているため、上述し
たように、６■といった高いコレクタエミッタ間電圧Ｖ
ＣＥを使用しなければ、インパクト・イオン化による逆
方向のベース電流ＩＢＲは発生せず、また、本例のよう
に低いベース−エミッタ間電圧Ｖ ＢＥの範囲で逆方向
のベース電流Ｉ ＢＫを発生させるためには、上述した
濃度関係にあるＮＰＮ Ｉ−ランジスタではかなり高い
コレクターエミッタ間電圧Ｖ ＣＥを与えなければ実現
できないと考えられる。
の不純物濃度関係はエミッタ（例えばヒ素或いはリン濃
度）がＩＱ”ｃｍ−’とその濃度が高く、コレクタ（例
えばリン濃度）が１０１１０ｌ５”、ベース（例えばポ
ロン濃度）がＩＱ”ｃｍ−”となっているため、上述し
たように、６■といった高いコレクタエミッタ間電圧Ｖ
ＣＥを使用しなければ、インパクト・イオン化による逆
方向のベース電流ＩＢＲは発生せず、また、本例のよう
に低いベース−エミッタ間電圧Ｖ ＢＥの範囲で逆方向
のベース電流Ｉ ＢＫを発生させるためには、上述した
濃度関係にあるＮＰＮ Ｉ−ランジスタではかなり高い
コレクターエミッタ間電圧Ｖ ＣＥを与えなければ実現
できないと考えられる。
そこで、本例では上述した構造のＮＰＮ）ランジスタＢ
Ｎにおいて各領域の不純物濃度の関係を次のように設定
する。即ち、ベース領域濃度（例えばボロン濃度）の上
限値として好ましくはｌＱＩ’７ｃｍ −３オーダ以下
、下限値として好ましくは１０”ｃｍ−”オーダ以上（
もっと低くてもよい。）、また、上限値として更に好ま
しくは２Ｘ１０１６ｃｍ−”オーダ以下、下限値として
更に好ましくは１０”ｃａ＋−’オーダ以上であり、コ
レクタ領域濃度（例えばヒ素濃度）は好ましくは１０”
ｃｍ−’以上、１０ ” ” Ｃｌ１１−３以下、更に
好ましくは１０”ｃｍ−３以上、５ Ｘ １０２’ ｃ
＋ｍ −”以下、また、エミッタ領域濃度（例えばリン
濃度）は好ましくは２Ｘ１０”以上、１０′７以下、更
に好くは１０１４以上、１０１６以下である。
Ｎにおいて各領域の不純物濃度の関係を次のように設定
する。即ち、ベース領域濃度（例えばボロン濃度）の上
限値として好ましくはｌＱＩ’７ｃｍ −３オーダ以下
、下限値として好ましくは１０”ｃｍ−”オーダ以上（
もっと低くてもよい。）、また、上限値として更に好ま
しくは２Ｘ１０１６ｃｍ−”オーダ以下、下限値として
更に好ましくは１０”ｃａ＋−’オーダ以上であり、コ
レクタ領域濃度（例えばヒ素濃度）は好ましくは１０”
ｃｍ−’以上、１０ ” ” Ｃｌ１１−３以下、更に
好ましくは１０”ｃｍ−３以上、５ Ｘ １０２’ ｃ
＋ｍ −”以下、また、エミッタ領域濃度（例えばリン
濃度）は好ましくは２Ｘ１０”以上、１０′７以下、更
に好くは１０１４以上、１０１６以下である。
上述したデバイスは、例えば通常のパイＭＯ３技術（バ
イポーラ技術とＭＯ３技術の組合せ）によって容易に製
作でき、また、各領域における不純物濃度の設定も製造
時におけるイオン注入等の条件をコントロールすること
によって容易に行える。
イポーラ技術とＭＯ３技術の組合せ）によって容易に製
作でき、また、各領域における不純物濃度の設定も製造
時におけるイオン注入等の条件をコントロールすること
によって容易に行える。
そして、実際に上述した不純物濃度の関係にあるＮＰＮ
）ランジスタＢＮにおけるＶ−Ｅ Ｌ特性は、第４図
に示すように、ベース−エミッタ間電圧■１をＯｖから
上げていくとベース電流りがプラス（図中の領域■）、
マイナス（図中の領域■）、プラス（図中の領域１［［
）、マイナス（図中の領域■）、プラス（図中の領域Ｖ
）と順に変化し、マイナスのベース電流１．への反転が
２回現れたものとなる（但し、この例ではコレクタ領域
濃度１．２３Ｘ１０”ｃｍ−”、ベース領域濃度３．０
Ｘ１０”ｃｍ−’、エミッタ領域濃度１．３Ｘ１０１５
ａｍ−３としである。）なお、第４図に示すＶ−ｉ
１−１１．特性は、いわゆるガンメルプロットと呼ばれ
るもので図示され、ベースに流れ込むベース電流（プラ
スのベース電流）ＩＢとベースから流れ出すベース電流
（マイナスのベース電流）ＩＢとを共に同一のグラフ上
で表しである。
）ランジスタＢＮにおけるＶ−Ｅ Ｌ特性は、第４図
に示すように、ベース−エミッタ間電圧■１をＯｖから
上げていくとベース電流りがプラス（図中の領域■）、
マイナス（図中の領域■）、プラス（図中の領域１［［
）、マイナス（図中の領域■）、プラス（図中の領域Ｖ
）と順に変化し、マイナスのベース電流１．への反転が
２回現れたものとなる（但し、この例ではコレクタ領域
濃度１．２３Ｘ１０”ｃｍ−”、ベース領域濃度３．０
Ｘ１０”ｃｍ−’、エミッタ領域濃度１．３Ｘ１０１５
ａｍ−３としである。）なお、第４図に示すＶ−ｉ
１−１１．特性は、いわゆるガンメルプロットと呼ばれ
るもので図示され、ベースに流れ込むベース電流（プラ
スのベース電流）ＩＢとベースから流れ出すベース電流
（マイナスのベース電流）ＩＢとを共に同一のグラフ上
で表しである。
次に、第４図に示すＶａｆｆｉ ｌ−１ｆｃ特性につい
て第５図のエネルギーバンド図及び第６図のｈＦＥ特性
と共に以下に説明する。
て第５図のエネルギーバンド図及び第６図のｈＦＥ特性
と共に以下に説明する。
但し、第６図は、コレクターエミッタ間電圧Ｖｃｌを１
ｖ、３Ｖ、３．９Ｖと変化させた場合の電流増幅率ｈＦ
Ｅを示したものであり、インパクト・イオン化が顕著に
なる寸前（即ち、まだ逆方向のベース電流１ｍｌ、ｌが
ほとんど流れていないとき）を示したものである。ここ
で、第６図において重要な点について説明する。即ち、
第６図において重要な点は、電流増幅率ｈＦＥが立ち上
がるベースーエミッタ間電圧値■、であり、これは図に
示すように約０．２Ｖであることがわかる。また、Ｖ！
ＩＥが０．３Ｖになると、特に、高いコレクターエ旦ン
タ間電圧ｖｃえがかかっている場合、急激な電流増幅率
ｈＦｚの上昇が見られ、この■、が０．３Ｖのとき、第
４図に示すようにベース電流Ｉｎの反転が始まっている
。つまり、低電流領域における本発明の最も重要な特徴
である初期のベース電流反転の原因は、０．３ｖ近辺に
おける急激な電流増幅率ｈ□の立ち上がりにある。
ｖ、３Ｖ、３．９Ｖと変化させた場合の電流増幅率ｈＦ
Ｅを示したものであり、インパクト・イオン化が顕著に
なる寸前（即ち、まだ逆方向のベース電流１ｍｌ、ｌが
ほとんど流れていないとき）を示したものである。ここ
で、第６図において重要な点について説明する。即ち、
第６図において重要な点は、電流増幅率ｈＦＥが立ち上
がるベースーエミッタ間電圧値■、であり、これは図に
示すように約０．２Ｖであることがわかる。また、Ｖ！
ＩＥが０．３Ｖになると、特に、高いコレクターエ旦ン
タ間電圧ｖｃえがかかっている場合、急激な電流増幅率
ｈＦｚの上昇が見られ、この■、が０．３Ｖのとき、第
４図に示すようにベース電流Ｉｎの反転が始まっている
。つまり、低電流領域における本発明の最も重要な特徴
である初期のベース電流反転の原因は、０．３ｖ近辺に
おける急激な電流増幅率ｈ□の立ち上がりにある。
以下、第４図における各領域Ｉ〜■のベース電流１８の
反転のメカニズムについて説明する。
反転のメカニズムについて説明する。
〔領域Ｉ ： ＶＩＥ＝ ０〜０．３（Ｖ） ）通常の
バイポーラトランジスタと同様にプラス方向の微小ベー
ス電流ＩＢが流れる領域。ベース電流りの成分は再結合
によるものが多い。
バイポーラトランジスタと同様にプラス方向の微小ベー
ス電流ＩＢが流れる領域。ベース電流りの成分は再結合
によるものが多い。
〔領域■：■□＝０．３〜０゜４８（Ｖ））この電圧範
囲では図に示すようにコレクタ電流１．は小さく、また
、第６図に示すように、１゜ 電流増幅率ｈｖｔ（＝ ）はＶ ＭＥが０．２Ｖ
程１゜ 度から立ち上がってくる。つまり、■。の上昇に伴って
コレクタ電流１ｃが上昇を始め、それによってグランド
電位となっている工果ツタ領域から電子が、ベース領域
へ注入されてベース領域中を拡散する。また、ベース領
域とコレクタ領域の境界領域においては、上述したよう
にコレクタ領域が１．２３ＸＩＯ”Ｃｌ１１−’とベー
ス領域の濃度に比べて高濃度であり、かつ急峻な接合界
面をもつために空乏層の拡がりは少なく、従って、その
境界領域における電界は高くなっている。従って、ベー
ス領域中を拡散している上記電子のうちその境界領域に
おける電界によって加速された電子は、コレクタ領域に
おける結晶格子にぶつかって電子−正孔対を叩き出す。
囲では図に示すようにコレクタ電流１．は小さく、また
、第６図に示すように、１゜ 電流増幅率ｈｖｔ（＝ ）はＶ ＭＥが０．２Ｖ
程１゜ 度から立ち上がってくる。つまり、■。の上昇に伴って
コレクタ電流１ｃが上昇を始め、それによってグランド
電位となっている工果ツタ領域から電子が、ベース領域
へ注入されてベース領域中を拡散する。また、ベース領
域とコレクタ領域の境界領域においては、上述したよう
にコレクタ領域が１．２３ＸＩＯ”Ｃｌ１１−’とベー
ス領域の濃度に比べて高濃度であり、かつ急峻な接合界
面をもつために空乏層の拡がりは少なく、従って、その
境界領域における電界は高くなっている。従って、ベー
ス領域中を拡散している上記電子のうちその境界領域に
おける電界によって加速された電子は、コレクタ領域に
おける結晶格子にぶつかって電子−正孔対を叩き出す。
このとき、叩き出された電子−正孔対のうち電子はコレ
クタ領域に吸収されるが、正孔はベース領域から拡散し
、これがマイナスのベース電流１、（即ち、逆方向のベ
ース電流１□）となって観測される（第５図参照）。ま
た、この例では、記憶用のＮＰＮ）ランジスタＢＮのエ
ミッタ領域とコレクタ領域における夫々の不純物濃度を
上述したようにコレクタ領域で１．２３Ｘ１０”ｃｍ
−’ ト高く、エミッタ領域で１．３Ｘ１０”ｃｍ−３
と低く設定しである（即ち、ＮＰＮ）ランジスタＢＮを
通常のＮＰＮ トランジスタにおけるコレクタとエミッ
タの不純物濃度を逆の関係にして用いている。）ので、
エミッタからのキャリアの注入効率が低く、ベース領域
からの正孔の注入が著しく大きくなって（順方向のベー
ス電流Ｉ ＩＦが大きくなって）その分ベース電流１．
が増大する。しかし、このベース電流１８の増大は、コ
レクタ電流の増加をもたらさないためにｈＦ、は減少し
ていき（第６図参照）、そのためにベース電流１．は、
’ｌ／＋ｉが約０．４８Ｖになったときにマイナス方向
の増加が止まってマイナス方向のベース電流１．のピー
クが表れ、その後急速にプラス方向に符号を変えていく
。
クタ領域に吸収されるが、正孔はベース領域から拡散し
、これがマイナスのベース電流１、（即ち、逆方向のベ
ース電流１□）となって観測される（第５図参照）。ま
た、この例では、記憶用のＮＰＮ）ランジスタＢＮのエ
ミッタ領域とコレクタ領域における夫々の不純物濃度を
上述したようにコレクタ領域で１．２３Ｘ１０”ｃｍ
−’ ト高く、エミッタ領域で１．３Ｘ１０”ｃｍ−３
と低く設定しである（即ち、ＮＰＮ）ランジスタＢＮを
通常のＮＰＮ トランジスタにおけるコレクタとエミッ
タの不純物濃度を逆の関係にして用いている。）ので、
エミッタからのキャリアの注入効率が低く、ベース領域
からの正孔の注入が著しく大きくなって（順方向のベー
ス電流Ｉ ＩＦが大きくなって）その分ベース電流１．
が増大する。しかし、このベース電流１８の増大は、コ
レクタ電流の増加をもたらさないためにｈＦ、は減少し
ていき（第６図参照）、そのためにベース電流１．は、
’ｌ／＋ｉが約０．４８Ｖになったときにマイナス方向
の増加が止まってマイナス方向のベース電流１．のピー
クが表れ、その後急速にプラス方向に符号を変えていく
。
〔領域■：■□＝０．４８〜０．６２５（Ｖ） ）第６
図に示すように、ｈＦＥは減少するが、ベース領域には
大量のキャリアが注入され、この領域においては通常の
バイポーラトランジスタと同様にベース−エミッタ間電
圧■ｓｉの上昇に伴ってベース電流１．は正の方向へ増
大していく。そして、ベース電流１．は、ある点でピー
クを迎え、その後再び減少して大きくマイナス方向へ増
大していく。この理由は、ベース領域から注入された大
量のキャリアのため、ベースとエミッタとの間の空乏層
において加速された電子がさらに増加して工藁ツタ領域
における結晶格子に衝突し、それによって再び正札がベ
ース領域から注入される正孔を抑えて流れ出してくるか
らである。
図に示すように、ｈＦＥは減少するが、ベース領域には
大量のキャリアが注入され、この領域においては通常の
バイポーラトランジスタと同様にベース−エミッタ間電
圧■ｓｉの上昇に伴ってベース電流１．は正の方向へ増
大していく。そして、ベース電流１．は、ある点でピー
クを迎え、その後再び減少して大きくマイナス方向へ増
大していく。この理由は、ベース領域から注入された大
量のキャリアのため、ベースとエミッタとの間の空乏層
において加速された電子がさらに増加して工藁ツタ領域
における結晶格子に衝突し、それによって再び正札がベ
ース領域から注入される正孔を抑えて流れ出してくるか
らである。
〔領域ＩＶ ： Ｖ、Ｅ＝ ０．６２５〜０．８（Ｖ）
）この領域では、ベース−エミッタ間電圧Ｖ −ｔは
ビルトイン電圧を超えるため、第４図に示すように、コ
レクタ電流ｌ、は極めて大きく、従ってインパクト・イ
オン化が最も大きい領域となり、そのために大きな逆方
向のベース電流１ ｍｍが発生する。上述した第１２図
〜第１３図の例で用いられているのはこの領域であり、
上述したように、コレクタ電流ＩＣが約５００ｕＡも流
れるためにメモリセルとして実用化すること【よ非常に
困難である。
）この領域では、ベース−エミッタ間電圧Ｖ −ｔは
ビルトイン電圧を超えるため、第４図に示すように、コ
レクタ電流ｌ、は極めて大きく、従ってインパクト・イ
オン化が最も大きい領域となり、そのために大きな逆方
向のベース電流１ ｍｍが発生する。上述した第１２図
〜第１３図の例で用いられているのはこの領域であり、
上述したように、コレクタ電流ＩＣが約５００ｕＡも流
れるためにメモリセルとして実用化すること【よ非常に
困難である。
〔領域Ｖ：Ｖ＊□＝０．８（Ｖ）以上〕この領域では、
大きなベースーエミ・ツタ間電圧■、のためにベース領
域に流れ込んだキャリア（電子）が、ついにインパクト
・イオン化（こよって発生する正孔を抑え込んで打ち消
してしまい、コレクタ電流１．も極めて大きくなる。
大きなベースーエミ・ツタ間電圧■、のためにベース領
域に流れ込んだキャリア（電子）が、ついにインパクト
・イオン化（こよって発生する正孔を抑え込んで打ち消
してしまい、コレクタ電流１．も極めて大きくなる。
なお、第７Ａ図及び第７日図は本例による各領域の不純
物濃度分布の一例を示したものであって、第７Ｂ図は、
第７Ａ図において円内に示されたコレクタ、ベース、エ
ミッタの境界領域を拡大図示したものである。
物濃度分布の一例を示したものであって、第７Ｂ図は、
第７Ａ図において円内に示されたコレクタ、ベース、エ
ミッタの境界領域を拡大図示したものである。
ここで、本例によるメモリセルとしての動作について説
明すると、そのメモリセルの動作は、上述した第４図に
おいて最初に現れるベース電流１゜がマイナスに転じ、
さらにマイナス方向のピークをとった後に再びｌ Ｈ＝
Ｏとなるまでのベース−１５７５間電圧領域ＶＩＥ＝
０．３〜０．４８（Ｖ） （第４図の領域■）をメ
モリとして使用する。
明すると、そのメモリセルの動作は、上述した第４図に
おいて最初に現れるベース電流１゜がマイナスに転じ、
さらにマイナス方向のピークをとった後に再びｌ Ｈ＝
Ｏとなるまでのベース−１５７５間電圧領域ＶＩＥ＝
０．３〜０．４８（Ｖ） （第４図の領域■）をメ
モリとして使用する。
即ち、第３図に示すように、選択用のＰチャネルＭＯＳ
トランジスタＰＭをオンにすることにより記憶用のＮＰ
ＮトランジスタＢＮのベース電極にビット線を通して０
．３Ｖ程度の電圧（Ｖ、Ｅ）を加えると、上述したよう
にしてベース電流Ｉｓが０になり、これが論理状態の“
Ｏ″となる。そして、この状態で選択用のＰチャネルＭ
Ｏ３）ランジスタＰＭをオフにしてもこの論理状態を保
持する（即ち、ベース−エミッタ間電圧Ｖｍｉ＝０．３
（Ｖ）を保持する：データ“°０”の書き込み）。また
・上記と同様にして記憶用ＮＰＮ Ｉ−ランジスタＢＮ
のベース電極にビット線を通して０．４８Ｖ程度の電圧
（ＶＩＥ）を加えると、同様にベース電流１．は０とな
り、このときのベース−エミッタ間電圧Ｖ ＢＥが論理
状態の“Ｉｌｌ”となる。そして、この場合にも上記と
同様にしてこの論理状態を保持する（即ち、ベース−ｘ
ミーを夕闇電圧Ｖ！１Ｅ＝ｏ、４８ （Ｖ）を保持する
：データ゛１ ”の書き込み）。従って、メモリの読み
出しは、選択用ＰチャネルＭＯＳトランジスタＰＭによ
ってビット線を通して上記２つの■、を夫々読み出すこ
とにより行われる。
トランジスタＰＭをオンにすることにより記憶用のＮＰ
ＮトランジスタＢＮのベース電極にビット線を通して０
．３Ｖ程度の電圧（Ｖ、Ｅ）を加えると、上述したよう
にしてベース電流Ｉｓが０になり、これが論理状態の“
Ｏ″となる。そして、この状態で選択用のＰチャネルＭ
Ｏ３）ランジスタＰＭをオフにしてもこの論理状態を保
持する（即ち、ベース−エミッタ間電圧Ｖｍｉ＝０．３
（Ｖ）を保持する：データ“°０”の書き込み）。また
・上記と同様にして記憶用ＮＰＮ Ｉ−ランジスタＢＮ
のベース電極にビット線を通して０．４８Ｖ程度の電圧
（ＶＩＥ）を加えると、同様にベース電流１．は０とな
り、このときのベース−エミッタ間電圧Ｖ ＢＥが論理
状態の“Ｉｌｌ”となる。そして、この場合にも上記と
同様にしてこの論理状態を保持する（即ち、ベース−ｘ
ミーを夕闇電圧Ｖ！１Ｅ＝ｏ、４８ （Ｖ）を保持する
：データ゛１ ”の書き込み）。従って、メモリの読み
出しは、選択用ＰチャネルＭＯＳトランジスタＰＭによ
ってビット線を通して上記２つの■、を夫々読み出すこ
とにより行われる。
以上に説明したように、本例によれば、記憶用バイポー
ラトランジスタＢＮは、そのベース濃度が通常のベース
濃度よりも低いベース領域を有し、かつ、逆方向のベー
ス電流Ｌｉを生ずるように構成されているので、０．３
〜０．４８Ｖという低いベース−エミッタ間電圧ｖｌｌ
Ｅの電圧範囲においてベース電流りの反転を可能にして
（即ち、低い６一ス濃度を用い、かつ、急峻な接合界面
を有するコレクタ領域により、このＶｓｔが小さい領域
におけるインパクト・イオン化の発生を容易にし、それ
によって最初のベース電流１．の反転を起こり易くして
いる。）双安定状態を実現できる。従って、コレクタ電
流１．を大幅に低減でき、低消費電力のメモリセルを構
成できる。また、本例では、上述したように、エミッタ
領域に比べてコレクタ領域の不純物濃度を高め、エミッ
タ領域からのキャリアの注入効率を下げることによって
最初のｈＦＥの低下を起こしているので、より一層効果
的に上記ベース電流１．の反転をもたらすことができる
。
ラトランジスタＢＮは、そのベース濃度が通常のベース
濃度よりも低いベース領域を有し、かつ、逆方向のベー
ス電流Ｌｉを生ずるように構成されているので、０．３
〜０．４８Ｖという低いベース−エミッタ間電圧ｖｌｌ
Ｅの電圧範囲においてベース電流りの反転を可能にして
（即ち、低い６一ス濃度を用い、かつ、急峻な接合界面
を有するコレクタ領域により、このＶｓｔが小さい領域
におけるインパクト・イオン化の発生を容易にし、それ
によって最初のベース電流１．の反転を起こり易くして
いる。）双安定状態を実現できる。従って、コレクタ電
流１．を大幅に低減でき、低消費電力のメモリセルを構
成できる。また、本例では、上述したように、エミッタ
領域に比べてコレクタ領域の不純物濃度を高め、エミッ
タ領域からのキャリアの注入効率を下げることによって
最初のｈＦＥの低下を起こしているので、より一層効果
的に上記ベース電流１．の反転をもたらすことができる
。
さらに、上述したように、コレクタ領域の不純物濃度を
高め、かつ、接合界面を急峻に作製することによってベ
ースとコレクタ間の空乏層の拡がりを小さく抑えてこの
領域での電界を大きくし、キャリアの加速を容易にして
いる。即ち、ベースとコレクタ間のブレークダウン電圧
をある程度下げることによって、インパクト・イオン化
を起こり易くしてより低い電圧（即ち、この例では、コ
レクターエミッタ間電圧ＶＣＥ ： ４．９ （Ｖ）
）においてメモリ動作を可能にできる。このことは、
従来から使用されている５Ｖ電源との整合性もあり、非
常に好都合である。
高め、かつ、接合界面を急峻に作製することによってベ
ースとコレクタ間の空乏層の拡がりを小さく抑えてこの
領域での電界を大きくし、キャリアの加速を容易にして
いる。即ち、ベースとコレクタ間のブレークダウン電圧
をある程度下げることによって、インパクト・イオン化
を起こり易くしてより低い電圧（即ち、この例では、コ
レクターエミッタ間電圧ＶＣＥ ： ４．９ （Ｖ）
）においてメモリ動作を可能にできる。このことは、
従来から使用されている５Ｖ電源との整合性もあり、非
常に好都合である。
また、上述したように、本例による半導体記憶装置は、
選択用ＰチャネルＭＯ３）ランジスタＰＨと記憶用バイ
ポーラトランジスタＢＮとからなるメモリセルを有して
いるので、大容量のスタティックＲＡＭ等を容易に実現
できる。
選択用ＰチャネルＭＯ３）ランジスタＰＨと記憶用バイ
ポーラトランジスタＢＮとからなるメモリセルを有して
いるので、大容量のスタティックＲＡＭ等を容易に実現
できる。
第８図及び第９図は、上述した例においてメモリセルの
選択用トランジスタとして、ＰチャネルＭＯＳトランジ
スタＰＭの代わりにＮチャネルＭＯＳトランジスタを用
いた場合の例を示すものである。但し、上述の例と同様
の部分については、説明の都合上、同一符号を付して説
明を省略する場合がある。
選択用トランジスタとして、ＰチャネルＭＯＳトランジ
スタＰＭの代わりにＮチャネルＭＯＳトランジスタを用
いた場合の例を示すものである。但し、上述の例と同様
の部分については、説明の都合上、同一符号を付して説
明を省略する場合がある。
即ち、上述の例と異なる点について主に説明すると、第
８図に示すように、記憶用ＮＰＮ ｌ−ランジスタＢＮ
におけるＮ°型コレクタ領域９上にはポリシリコン層４
４が形成され、さらに、そのポリシリコン層４４上に設
けられたＴｉ５ｉｚ層４３を介してアルミニウム配線層
１７がコレクタ電極として形成されている。また、チタ
ンシリサイド層４３は、図に示すように、符号１０．３
１．３２．４１の各拡散領域上にも夫々形成されている
。また、Ｎウェル４内に形成されたＮ゛゛拡散領域６を
エミッタ電極取り出し領域として、そのＮ゛゛拡散領域
６上にはチタンシリサイド層４３が形成され、さらにコ
ンタクトホール１５を介して設けられたアルミ配線層１
６がエミッタ電極として形成されている。
８図に示すように、記憶用ＮＰＮ ｌ−ランジスタＢＮ
におけるＮ°型コレクタ領域９上にはポリシリコン層４
４が形成され、さらに、そのポリシリコン層４４上に設
けられたＴｉ５ｉｚ層４３を介してアルミニウム配線層
１７がコレクタ電極として形成されている。また、チタ
ンシリサイド層４３は、図に示すように、符号１０．３
１．３２．４１の各拡散領域上にも夫々形成されている
。また、Ｎウェル４内に形成されたＮ゛゛拡散領域６を
エミッタ電極取り出し領域として、そのＮ゛゛拡散領域
６上にはチタンシリサイド層４３が形成され、さらにコ
ンタクトホール１５を介して設けられたアルミ配線層１
６がエミッタ電極として形成されている。
一方、Ｐ型エピタキシャル層２内に設けられたＰ型拡散
領域（Ｐ型ウェル）４０の表面にはＮ゛型トドレイン領
域３１びＮ゛゛ソース領域３２が所定のパターンに形成
され、これらの間にはゲート酸化膜３３を介してゲート
電極３５が設けられてＮチャネルＭＯＳトランジスタ（
選択用トランジスタ）ＮＭＩが構成されている。
領域（Ｐ型ウェル）４０の表面にはＮ゛型トドレイン領
域３１びＮ゛゛ソース領域３２が所定のパターンに形成
され、これらの間にはゲート酸化膜３３を介してゲート
電極３５が設けられてＮチャネルＭＯＳトランジスタ（
選択用トランジスタ）ＮＭＩが構成されている。
そして、第８図に示すように、Ｎ゛型トドレイン領域３
１びＰ−型ベース電極取り出し領域１０上、さらに、そ
れら２つの領域に挟まれたフィールド酸化膜５上に形成
されたチタンナイトライド層２８によってＮＰＮ ）ラ
ンジスタ日Ｎのベース電極取り出し領域１０とＮチャネ
ルＭＯＳトランジスタＮＭ１のドレイン領域３１とが接
続されて、第１０図に等価回路図で示すようなメモリセ
ルが構成される。なお、図中の符号２４及び３４は絶縁
層、４１はランチアップ防止用のＰ゛型拡散領域、４２
はサイドウオールシリコン酸化膜であり、第９図は第８
図の平面図（第８図は第９図の■−■線断面図）である
。
１びＰ−型ベース電極取り出し領域１０上、さらに、そ
れら２つの領域に挟まれたフィールド酸化膜５上に形成
されたチタンナイトライド層２８によってＮＰＮ ）ラ
ンジスタ日Ｎのベース電極取り出し領域１０とＮチャネ
ルＭＯＳトランジスタＮＭ１のドレイン領域３１とが接
続されて、第１０図に等価回路図で示すようなメモリセ
ルが構成される。なお、図中の符号２４及び３４は絶縁
層、４１はランチアップ防止用のＰ゛型拡散領域、４２
はサイドウオールシリコン酸化膜であり、第９図は第８
図の平面図（第８図は第９図の■−■線断面図）である
。
以上に説明したように、ＮチャネルＭＯ５）ランジスタ
ＮＭＩを選択用トランジスタとして用いてメモリセルを
構成することによって、第８図及び第９図に示したよう
に、記憶用のＮＰＮ）ランジスタＢＮの形成領域と選択
用のＮチャネルＭＯＳトランジスタＮＭＩの形成領域と
の間にアイソレーション領域を設ける必要がない（即ち
、上述したようにＰ型エピタキシャル層２内に形成され
たＰ型ウェル４０を用いて、その内部にＮ” 型（７）
ソース３２及びドレイン３１を設けることによってＮＰ
Ｎ ）ランジスタＢＮと近接した領域に選択用のＮチャ
ネルＭＯ３Ｉ−ランジスタＮＭ１を形成できる。）ため
、レイアウト上、非常に好都合となる。
ＮＭＩを選択用トランジスタとして用いてメモリセルを
構成することによって、第８図及び第９図に示したよう
に、記憶用のＮＰＮ）ランジスタＢＮの形成領域と選択
用のＮチャネルＭＯＳトランジスタＮＭＩの形成領域と
の間にアイソレーション領域を設ける必要がない（即ち
、上述したようにＰ型エピタキシャル層２内に形成され
たＰ型ウェル４０を用いて、その内部にＮ” 型（７）
ソース３２及びドレイン３１を設けることによってＮＰ
Ｎ ）ランジスタＢＮと近接した領域に選択用のＮチャ
ネルＭＯ３Ｉ−ランジスタＮＭ１を形成できる。）ため
、レイアウト上、非常に好都合となる。
第１０図及び第１１図は、上述した例によるメモリセル
におけるデータの書き込み及び読み出しの動作を確認す
るための等価回路図及びタイ壽ングチャートである。但
し、メモリセルにおけるメモリ動作としては、選択用ト
ランジスタとして、ＰチャネルＭＯ３）ランジスタとＮ
チャネルＭＯＳトランジスタのどちらを用いても同様で
あるので、ここではその選択用トランジスタとしてＮチ
ャネルＭＯ３）ランジスタを用いた例について説明する
。
におけるデータの書き込み及び読み出しの動作を確認す
るための等価回路図及びタイ壽ングチャートである。但
し、メモリセルにおけるメモリ動作としては、選択用ト
ランジスタとして、ＰチャネルＭＯ３）ランジスタとＮ
チャネルＭＯＳトランジスタのどちらを用いても同様で
あるので、ここではその選択用トランジスタとしてＮチ
ャネルＭＯ３）ランジスタを用いた例について説明する
。
第１０図におけるＮチャネルＭＯ３）ランジスタＮＭ２
は書き込み動作を制御するためのものであり、Ｎチャネ
ルＭＯ３）ランジスタＮＭ２及びＮＭｌの組合せによっ
て以下に示すようなメモリとしての動作が決められる。
は書き込み動作を制御するためのものであり、Ｎチャネ
ルＭＯ３）ランジスタＮＭ２及びＮＭｌの組合せによっ
て以下に示すようなメモリとしての動作が決められる。
なお、図中のＡ点は、ＮチャネルＭＯ３Ｉ−ランジスタ
ＮＭ１．８Ｍ２が両方ともオフしたときにはフローティ
ング状態となる。
ＮＭ１．８Ｍ２が両方ともオフしたときにはフローティ
ング状態となる。
また、第１１図に示すタイミングチャートにおいてデー
タ“１パの書き込み及び読み出しとデーラダｌ Ｏ＋“
の書き込み及び読み出しの各領域について以下に説明す
る。
タ“１パの書き込み及び読み出しとデーラダｌ Ｏ＋“
の書き込み及び読み出しの各領域について以下に説明す
る。
〔“′１゛の書き込み領域］
ＮチャネルＭＯＳトランジスタＮＭ１．８Ｍ２は、いず
れもオン状態であり、データも“１゛が入力されている
。この時、ＮＰＮトランジスタＢＮのベースは、順方向
にバイアスされてインパクト・イオン化が起こり、メモ
リ状態となる。
れもオン状態であり、データも“１゛が入力されている
。この時、ＮＰＮトランジスタＢＮのベースは、順方向
にバイアスされてインパクト・イオン化が起こり、メモ
リ状態となる。
〔“１′°の読み出し領域］
ＮチャネルＭＯ３）ランジスタＮＭＩがオン、Ｎチャネ
ルＭＯ３）ランジスタＮＭ２がオフの状態であり、この
時、データの信号からはＡ点（ビット線）は切り離され
、かつ、この点はＮＰＮトランジスタＢＮのベースと接
続されるため、Ａ点にはベースの電位が直接現れること
になる。即ち、ここには、先に記憶した°゛１″が現れ
る。
ルＭＯ３）ランジスタＮＭ２がオフの状態であり、この
時、データの信号からはＡ点（ビット線）は切り離され
、かつ、この点はＮＰＮトランジスタＢＮのベースと接
続されるため、Ａ点にはベースの電位が直接現れること
になる。即ち、ここには、先に記憶した°゛１″が現れ
る。
〔“′０１の書き込み領域〕
予めデータ人力を″Ｏ１１にしておいてから、Ｎチャネ
ルＭＯ３）ランジスタＮＭ１．８Ｍ２をオンにする。こ
の時、ビット線を観測するとフローティングノードであ
ったＡ点は、ずっと１１１”を保っていたが、急激に“
′０”レベルに電位が落ちる。この時、ＮＰＮ ）ラン
ジスタＢＮにデータが書き込まれている。
ルＭＯ３）ランジスタＮＭ１．８Ｍ２をオンにする。こ
の時、ビット線を観測するとフローティングノードであ
ったＡ点は、ずっと１１１”を保っていたが、急激に“
′０”レベルに電位が落ちる。この時、ＮＰＮ ）ラン
ジスタＢＮにデータが書き込まれている。
〔“０”の読み出し領域〕
ＮチャネルＭＯＳトランジスタＮＭＩがオン、Ｎチャネ
ルＭＯＳトランジスタＮＭ２がオフの状態であり、再び
データ入力はＡ点から切り離される。この時、予めＡ点
で、その点を考慮してデータをいれるタイ逅ングを決め
ている。読み出すときの動作は、その直前ではＡ点はフ
ロ−ティングノードであり、各電極に寄生する浮遊容量
が“１”に充電されている。この充電された電荷をＮＰ
Ｎ ）ランジスタＢＮが、ベースから″０”レベルを読
み出すときに引き抜くことになる。
ルＭＯＳトランジスタＮＭ２がオフの状態であり、再び
データ入力はＡ点から切り離される。この時、予めＡ点
で、その点を考慮してデータをいれるタイ逅ングを決め
ている。読み出すときの動作は、その直前ではＡ点はフ
ロ−ティングノードであり、各電極に寄生する浮遊容量
が“１”に充電されている。この充電された電荷をＮＰ
Ｎ ）ランジスタＢＮが、ベースから″０”レベルを読
み出すときに引き抜くことになる。
以上、本発明を例示したが、上述した例は本発明の技術
的思想に基づいて更に変形可能である。
的思想に基づいて更に変形可能である。
例えば、上述した例では記憶用バイポーラトランジスタ
としてＮＰＮ型を用いたが、ＰＮＰ型を用いることも可
能である。この場合にもベース濃度は通常のベース濃度
よりも低いベース領域を有することが望ましいが、上述
とは逆にベース濃度が通常のベース濃度よりも高いベー
ス領域を有する場合にも適用可能である。ここで、上記
したＦベース濃度が通常のベース濃度よりも高いＪとは
、この場合、例えば好ましくは１０１１１以上、１０２
３以下、更に好ましくは１０１９以上、１０２２以下で
ある。
としてＮＰＮ型を用いたが、ＰＮＰ型を用いることも可
能である。この場合にもベース濃度は通常のベース濃度
よりも低いベース領域を有することが望ましいが、上述
とは逆にベース濃度が通常のベース濃度よりも高いベー
ス領域を有する場合にも適用可能である。ここで、上記
したＦベース濃度が通常のベース濃度よりも高いＪとは
、この場合、例えば好ましくは１０１１１以上、１０２
３以下、更に好ましくは１０１９以上、１０２２以下で
ある。
また、上述した例では縦型のバイポーラトランジスタを
用いたが、横型のバイポーラトランジスタを適用しても
よく、各デバイス構造も種々変更できる。
用いたが、横型のバイポーラトランジスタを適用しても
よく、各デバイス構造も種々変更できる。
また、選択用トランジスタもＰチャネルＭＯＳトランジ
スタやＮチャネルＭＯＳトランジスタに限られることな
く、バイポーラトランジスタ等適宜のものを採用できる
。
スタやＮチャネルＭＯＳトランジスタに限られることな
く、バイポーラトランジスタ等適宜のものを採用できる
。
へ１発明の作用効果
本発明は、上述したように、ベース濃度が通常のベース
濃度よりも低いか若しくは高いベース領域を有し、かつ
、逆方向のベース電流を生ずるように構成した記憶用バ
イポーラトランジスタを用いたメモリセルを有している
ので、例えば０．３〜０．４８Ｖといった低いベースー
エξツタ間電圧Ｖ ＢＥでメモリ動作を行うことができ
、メモリセルにおける消費電流を大幅に小さくできる。
濃度よりも低いか若しくは高いベース領域を有し、かつ
、逆方向のベース電流を生ずるように構成した記憶用バ
イポーラトランジスタを用いたメモリセルを有している
ので、例えば０．３〜０．４８Ｖといった低いベースー
エξツタ間電圧Ｖ ＢＥでメモリ動作を行うことができ
、メモリセルにおける消費電流を大幅に小さくできる。
また、上記メモリセルは、選択用トランジスタと上記記
［１バイポーラトランジスタとからなっているので、低
消費電力で、しかも大容量の半導体記憶装置を提供でき
る。
［１バイポーラトランジスタとからなっているので、低
消費電力で、しかも大容量の半導体記憶装置を提供でき
る。
第１図〜第１１図は本発明の実施例を示すものであって
、 第１図は本発明をスタティックＲＡＭに適用した例を示
すメモリセルの断面図（後述の第２図のＩ−Ｉ線断面図
）、 第２図は第１図の平面図、 第３図は第１図のメモリセルの等価回路図、第４図は第
１図のメモリセルにおける記憶用バイポーラトランジス
タのガンメルプロットによるＶ。−１，，１，特性を示
すグラフ、第５図は第１図のメモリセルにおける記憶用
バイポーラトランジスタのエネルギーバンド図、第６図
は第１図のメモリセルにおける記憶用バイポーラトラン
ジスタのＶｍｗ ｈｒｔ特性を示すグラフ、 第７Ａ図は第１図のメモリセルにおける記憶用バイポー
ラトランジスタの不純物濃度分布の一例を示す図、 第７ｅ図は第７Ａ図におけるコレクタ、ベース、エミッ
タ境界領域の不純物濃度分布を示す拡大図、 第８図は選択用トランジスタとしてＮチャネルＭＯ３Ｉ
−ランジスタを用いた例を示すメモリセルの断面図（後
述の第９図の■−■線断面図）、第９図は第８図の平面
図、 第１０図は第８図及び第９図のメモリセルの等価回路図
、 第１１図は第１０図の例におけるメモリセルの書き込み
及び読み出し時の動作を示すタイミングチャート である。 第１２図〜第１４図は従来例を示すものであって、 第１２図は従来のメモリセルにおける記憶用バイポーラ
トランジスタのエネルギーバンド図、第１３図は従来の
メモリセルにおける記憶用バイポーラトランジスタの■
。−１，特性を示すグラフ、 第１４図は従来のメモリセルにおける記憶用バイポーラ
トランジスタのガンメルブロノトによるＶ−ｔ Ｌ、
ＩＣ特性を示すグラフである。 なお、図面に示す符号において、 ３・・・・・・・・・Ｎ゛型埋込み層 ４・・・・・・・・・Ｎ型拡散層 ６・・・・・・・・・Ｎ゛型拡散領域（エミッタ領域）
７・・・・・・・・・エミッタ電極取り出し領域８・・
・・・・・・・ベース領域 ９・・・・・・・・・コレクタ領域 １０・・・・・・・・・ベース電極取り出し領域１１．
３１・・・・・・・・・ドレイン領域１２．３２・・・
・・・・・・ソース領域（ビット線）２１．３５・・・
・・・・・・ゲート電極（ワード線）ＢＮ・・・・・・
・・・記憶用バイポーラトランジスタＰＭ・・・・・・
・・・選択用ＰチャネルＭＯＳトランジスタ ＮＭＩ・・・・・・・・・選択用ＮチャネルＭＯＳトラ
ンジスタ ｌ ＢＲ・・・・・・・・・逆方向のベース電流である
。 第６
、 第１図は本発明をスタティックＲＡＭに適用した例を示
すメモリセルの断面図（後述の第２図のＩ−Ｉ線断面図
）、 第２図は第１図の平面図、 第３図は第１図のメモリセルの等価回路図、第４図は第
１図のメモリセルにおける記憶用バイポーラトランジス
タのガンメルプロットによるＶ。−１，，１，特性を示
すグラフ、第５図は第１図のメモリセルにおける記憶用
バイポーラトランジスタのエネルギーバンド図、第６図
は第１図のメモリセルにおける記憶用バイポーラトラン
ジスタのＶｍｗ ｈｒｔ特性を示すグラフ、 第７Ａ図は第１図のメモリセルにおける記憶用バイポー
ラトランジスタの不純物濃度分布の一例を示す図、 第７ｅ図は第７Ａ図におけるコレクタ、ベース、エミッ
タ境界領域の不純物濃度分布を示す拡大図、 第８図は選択用トランジスタとしてＮチャネルＭＯ３Ｉ
−ランジスタを用いた例を示すメモリセルの断面図（後
述の第９図の■−■線断面図）、第９図は第８図の平面
図、 第１０図は第８図及び第９図のメモリセルの等価回路図
、 第１１図は第１０図の例におけるメモリセルの書き込み
及び読み出し時の動作を示すタイミングチャート である。 第１２図〜第１４図は従来例を示すものであって、 第１２図は従来のメモリセルにおける記憶用バイポーラ
トランジスタのエネルギーバンド図、第１３図は従来の
メモリセルにおける記憶用バイポーラトランジスタの■
。−１，特性を示すグラフ、 第１４図は従来のメモリセルにおける記憶用バイポーラ
トランジスタのガンメルブロノトによるＶ−ｔ Ｌ、
ＩＣ特性を示すグラフである。 なお、図面に示す符号において、 ３・・・・・・・・・Ｎ゛型埋込み層 ４・・・・・・・・・Ｎ型拡散層 ６・・・・・・・・・Ｎ゛型拡散領域（エミッタ領域）
７・・・・・・・・・エミッタ電極取り出し領域８・・
・・・・・・・ベース領域 ９・・・・・・・・・コレクタ領域 １０・・・・・・・・・ベース電極取り出し領域１１．
３１・・・・・・・・・ドレイン領域１２．３２・・・
・・・・・・ソース領域（ビット線）２１．３５・・・
・・・・・・ゲート電極（ワード線）ＢＮ・・・・・・
・・・記憶用バイポーラトランジスタＰＭ・・・・・・
・・・選択用ＰチャネルＭＯＳトランジスタ ＮＭＩ・・・・・・・・・選択用ＮチャネルＭＯＳトラ
ンジスタ ｌ ＢＲ・・・・・・・・・逆方向のベース電流である
。 第６
Claims (1)
- １、選択用トランジスタと；ベース濃度が通常のベース
濃度よりも低いか若しくは高いベース領域を有し、かつ
、逆方向のベース電流を生ずるように構成された記憶用
バイポーラトランジスタと；からなるメモリセルを有す
る半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1339764A JPH03203095A (ja) | 1989-12-28 | 1989-12-28 | 半導体記憶装置 |
| US08/170,434 US5422841A (en) | 1989-12-28 | 1993-12-20 | Semiconductor memory device having reverse base current bipolar transistor-field effect transistor memory cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1339764A JPH03203095A (ja) | 1989-12-28 | 1989-12-28 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03203095A true JPH03203095A (ja) | 1991-09-04 |
Family
ID=18330585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1339764A Pending JPH03203095A (ja) | 1989-12-28 | 1989-12-28 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5422841A (ja) |
| JP (1) | JPH03203095A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5471419A (en) * | 1991-12-16 | 1995-11-28 | U.S. Philips Corporation | Semiconductor device having a programmable memory cell |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2862877B2 (ja) | 1988-01-08 | 1999-03-03 | 株式会社東芝 | 半導体装置 |
| US5594683A (en) * | 1995-04-07 | 1997-01-14 | Chen; Ming-Jer | SRAM cell using a CMOS compatible high gain gated lateral BJT |
| US5981323A (en) * | 1996-05-15 | 1999-11-09 | Sgs-Thomson Microelectronics S.A. | Method and apparatus for protecting a device against voltage surges |
| US6225679B1 (en) | 1997-05-12 | 2001-05-01 | Sgs-Thomson Microelectronics S.A. | Method and apparatus for protecting a device against voltage surges |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5431872B2 (ja) * | 1974-09-06 | 1979-10-09 | ||
| US4599635A (en) * | 1975-08-28 | 1986-07-08 | Hitachi, Ltd. | Semiconductor integrated circuit device and method of producing same |
| JPS5268382A (en) * | 1975-12-05 | 1977-06-07 | Hitachi Ltd | Semiconductor circuit unit |
| US4217688A (en) * | 1978-06-12 | 1980-08-19 | Rca Corporation | Fabrication of an integrated injection logic device incorporating an MOS/bipolar current injector |
| US4258379A (en) * | 1978-09-25 | 1981-03-24 | Hitachi, Ltd. | IIL With in and outdiffused emitter pocket |
| FR2482368A1 (fr) * | 1980-05-12 | 1981-11-13 | Thomson Csf | Operateur logique a injection par le substrat et son procede de fabrication |
| JP2783579B2 (ja) * | 1989-03-01 | 1998-08-06 | 株式会社東芝 | 半導体装置 |
| US5060194A (en) * | 1989-03-31 | 1991-10-22 | Kabushiki Kaisha Toshiba | Semiconductor memory device having a bicmos memory cell |
-
1989
- 1989-12-28 JP JP1339764A patent/JPH03203095A/ja active Pending
-
1993
- 1993-12-20 US US08/170,434 patent/US5422841A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5471419A (en) * | 1991-12-16 | 1995-11-28 | U.S. Philips Corporation | Semiconductor device having a programmable memory cell |
Also Published As
| Publication number | Publication date |
|---|---|
| US5422841A (en) | 1995-06-06 |
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