JP2862877B2 - 半導体装置 - Google Patents
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明はバイポーラトランジスタを用いた半導体装置
に関する。
に関する。
（従来の技術） 従来、バイポーラトランジスタは、ベース電流を入
力、コレクタ電流を出力とする電流増幅素子として用い
られて来た。例えばNPNバイポーラトランジスタでは、
正のコレクタ，エミッタ間電圧VCE、ベース，エミッタ
間電圧VBE（VCE＞VBE）を与えると、VBEの種々の値に対
してコレクタ電流ICは増幅された正の値を取り、この
時、またベース電流IBも正である。
力、コレクタ電流を出力とする電流増幅素子として用い
られて来た。例えばNPNバイポーラトランジスタでは、
正のコレクタ，エミッタ間電圧VCE、ベース，エミッタ
間電圧VBE（VCE＞VBE）を与えると、VBEの種々の値に対
してコレクタ電流ICは増幅された正の値を取り、この
時、またベース電流IBも正である。
（発明が解決しようとする課題） しかし、従来のバイポーラトランジスタは、その画一
的な動作のため応用範囲もまた限られている。
的な動作のため応用範囲もまた限られている。
本発明は、バイポーラトランジスタを特定の電位にバ
イアスすることで、ベース電位に応じて、順方向のベー
ス電流の他に逆方向にベース電流を流すという新規な動
作を可能とした半導体装置を提供することを目的とす
る。
イアスすることで、ベース電位に応じて、順方向のベー
ス電流の他に逆方向にベース電流を流すという新規な動
作を可能とした半導体装置を提供することを目的とす
る。
（課題を解決するための手段） 本発明は、ベース，エミッタ間の順方向ベース電流、
コレクタ，ベース間の逆方向ベース電流を夫々IBE，ICB
とした時、ベース電位に応じてIBE＞ICBとなるようにコ
レクタ、エミッタ間電圧VCEを設定したバイポーラトラ
ンジスタを用いた半導体装置を提供するものである。
コレクタ，ベース間の逆方向ベース電流を夫々IBE，ICB
とした時、ベース電位に応じてIBE＞ICBとなるようにコ
レクタ、エミッタ間電圧VCEを設定したバイポーラトラ
ンジスタを用いた半導体装置を提供するものである。
（作用） コレクタ、エミッタ間電圧を高電圧に設定することに
より、ベース電位、即ちベース，エミッタ間電圧VBEの
変化に対してベース，エミッタ間の順方向ベース電流I
BEより大きなコレクタ，ベース間の逆方向ベース電流I
CBを流すことができ、ベース電流が従来の正領域に加え
負の領域を持ったトランジスタが実現できる。
より、ベース電位、即ちベース，エミッタ間電圧VBEの
変化に対してベース，エミッタ間の順方向ベース電流I
BEより大きなコレクタ，ベース間の逆方向ベース電流I
CBを流すことができ、ベース電流が従来の正領域に加え
負の領域を持ったトランジスタが実現できる。
（実施例） 以下、本発明の実施例を図面を参照して説明する。
第２図は本実施例で用いたバイポーラトランジスタの
断面図である。
断面図である。
P-型シリコン基板21表面にはコレクタ抵抗を下げるた
めN+型埋込み層22が設けられ、更にP-型エピタキシャル
シリコン層23が設けられている。このP-型エピタキシャ
ルシリコン層23にはリンが導入されてＮ型ウェル24が形
成されている。そして表面にはフィールド酸化膜25が形
成され、開口部にはN+型埋込み層22に達するコレクタ取
出し層26が、また、他の開口にはP-型ベース領域27が設
けられている。P-型ベース領域27の一部には２μｍ×５
μｍのサイズのN+型のエミッタ領域28が形成され、更に
エミッタポリサイド29が設けられている。またP-型ベー
ス領域27内にはエミッタポリサイド29に自己整合してP+
型層30が形成され、更にコレクタ取出し層26表面には、
重ねてN+型層31が形成されている。
めN+型埋込み層22が設けられ、更にP-型エピタキシャル
シリコン層23が設けられている。このP-型エピタキシャ
ルシリコン層23にはリンが導入されてＮ型ウェル24が形
成されている。そして表面にはフィールド酸化膜25が形
成され、開口部にはN+型埋込み層22に達するコレクタ取
出し層26が、また、他の開口にはP-型ベース領域27が設
けられている。P-型ベース領域27の一部には２μｍ×５
μｍのサイズのN+型のエミッタ領域28が形成され、更に
エミッタポリサイド29が設けられている。またP-型ベー
ス領域27内にはエミッタポリサイド29に自己整合してP+
型層30が形成され、更にコレクタ取出し層26表面には、
重ねてN+型層31が形成されている。
この全体は、シリコン酸化膜32で覆われ、コンタクト
開口には、Ti/TiN膜33を介してAl−Si34よりなるコレク
タ，ベース，エミッタ電極35,36,37が設けられている。
開口には、Ti/TiN膜33を介してAl−Si34よりなるコレク
タ，ベース，エミッタ電極35,36,37が設けられている。
製造においては、先ず、P-型シリコン基板21に、Sb2O
3雰囲気で1250℃,25分、Sbを熱拡散してN+型埋込み層22
を形成する。次いで、SiH2Cl2＋B2H6雰囲気で1150℃,10
分の処理により、P-型エピタキシャルシリコン層23を成
長させた。この後、リンP+を加速電圧160KeV,ドーズ層
５×1012cm-2でイオン注入し、N2雰囲気中で1100℃,290
分の拡散によりＮ型ウェル24を形成した。そしてフィー
ルド酸化膜25形成後、リンP+をイオン注入してN+型のコ
レクタ取出し層26を形成し、更にボロンB+を加速電圧30
keV,ドーズ量５×1013cm-2イオン注入してP-型ベース領
域27を形成した。この後、表面に薄いシリコン酸化膜を
形成し、これに開口してポリシリコンを500Å被着し、
ヒ素As+を60KeV,ドーズ量５×1015cm-2イオン注入し、
更にMoSiを被着してパターニングし、エミッタポリサイ
ド29を形成する。そして、ボロンB+をイオン注入してP+
型層30、更にヒ素As+をイオン注入してN+型層31を設け
る。この後、シリコン酸化膜32を堆積し、コンタクト開
口を設け、コンタクト孔底部にTi/TiN33を被着し、更に
Al−Si34を堆積してパターニングし、コレクタ、ベー
ス，エミッタ電極35,36,37を形成する。
3雰囲気で1250℃,25分、Sbを熱拡散してN+型埋込み層22
を形成する。次いで、SiH2Cl2＋B2H6雰囲気で1150℃,10
分の処理により、P-型エピタキシャルシリコン層23を成
長させた。この後、リンP+を加速電圧160KeV,ドーズ層
５×1012cm-2でイオン注入し、N2雰囲気中で1100℃,290
分の拡散によりＮ型ウェル24を形成した。そしてフィー
ルド酸化膜25形成後、リンP+をイオン注入してN+型のコ
レクタ取出し層26を形成し、更にボロンB+を加速電圧30
keV,ドーズ量５×1013cm-2イオン注入してP-型ベース領
域27を形成した。この後、表面に薄いシリコン酸化膜を
形成し、これに開口してポリシリコンを500Å被着し、
ヒ素As+を60KeV,ドーズ量５×1015cm-2イオン注入し、
更にMoSiを被着してパターニングし、エミッタポリサイ
ド29を形成する。そして、ボロンB+をイオン注入してP+
型層30、更にヒ素As+をイオン注入してN+型層31を設け
る。この後、シリコン酸化膜32を堆積し、コンタクト開
口を設け、コンタクト孔底部にTi/TiN33を被着し、更に
Al−Si34を堆積してパターニングし、コレクタ、ベー
ス，エミッタ電極35,36,37を形成する。
第３図は、この様にして形成したNPNバイポーラトラ
ンジスタの不純物分布図である。
ンジスタの不純物分布図である。
エミッタは不純物濃度1.5×1020cm-3でP-型エピタキ
シャルシリコン層23表面からの接合深さ0.15μm,ベース
は、３×1018cm-3で接合深さ0.3μｍ、コレクタは、ウ
ェル領域およそ４×1016cm-3である。
シャルシリコン層23表面からの接合深さ0.15μm,ベース
は、３×1018cm-3で接合深さ0.3μｍ、コレクタは、ウ
ェル領域およそ４×1016cm-3である。
第１図は、このNPNバイポーラトランジスタ11の動作
を示す回路図である。
を示す回路図である。
ベース，エミッタ間電圧VBE、コレクタ，エミッタ間
電圧VCEとした時、VBEに対するコレクタ電極IC，ベース
電流IBを第４図に示す。
電圧VCEとした時、VBEに対するコレクタ電極IC，ベース
電流IBを第４図に示す。
第４図は、VCEを6.25Vに設定した時の値で、0VVBE
＜0.45VではVBEの電源の正の端子からベース13に流れ込
む正のベース電流IB,0.45＜VBE＜0.87Vではベース13か
らVBEの電源の正の端子に流れ出す負のベース電流−IB,
0.87V＜VBEでは再びVBEの電源の正の端子から流れ込む
正のベース電流IBとなることが判った。
＜0.45VではVBEの電源の正の端子からベース13に流れ込
む正のベース電流IB,0.45＜VBE＜0.87Vではベース13か
らVBEの電源の正の端子に流れ出す負のベース電流−IB,
0.87V＜VBEでは再びVBEの電源の正の端子から流れ込む
正のベース電流IBとなることが判った。
第５図は、VCEを5.75Vに設定した場合の結果で、ベー
ス電流IBが負になるVBE領域は、0.50＜VBE＜0.66Vであ
る。
ス電流IBが負になるVBE領域は、0.50＜VBE＜0.66Vであ
る。
しかしながら、第６図に示すように、VCE＝1Vとする
と、VBEの全領域（VBE０）で負のベース電流は観測さ
れず、IBは常に正であった。
と、VBEの全領域（VBE０）で負のベース電流は観測さ
れず、IBは常に正であった。
上述した負のベース電流は、第７図に示すように、ベ
ースからエミッタに流れる順方向のベース電流IBE（順
方向であるので図中IBFと表わしている）と、ベース，
コレクタ間のPN接合においてなだれ増倍現象によって発
生するキャリアによるコレクタ，ベース間の逆方向ベー
ス電極ICB（逆方向であるのでIBRと表わしている）の大
小関係によって説明される。
ースからエミッタに流れる順方向のベース電流IBE（順
方向であるので図中IBFと表わしている）と、ベース，
コレクタ間のPN接合においてなだれ増倍現象によって発
生するキャリアによるコレクタ，ベース間の逆方向ベー
ス電極ICB（逆方向であるのでIBRと表わしている）の大
小関係によって説明される。
即ち、｜IBE｜＞｜ICB｜のときは、第４図における0V
VBE0.45V及び0.87V＜VBEの領域で観測されるように正
のベース電流IBとなり、｜IBE｜＜｜ICB｜のときは、0.
45V＜VBE＜0.87Vの領域で観測されるように負のベース
電流−IBとなる。
VBE0.45V及び0.87V＜VBEの領域で観測されるように正
のベース電流IBとなり、｜IBE｜＜｜ICB｜のときは、0.
45V＜VBE＜0.87Vの領域で観測されるように負のベース
電流−IBとなる。
エミッタからの注入電子がベース・コレクタ接合の空
乏領域に入ると、これらの電子はコレクタ電圧がなだれ
降伏の方向に大きな電圧とされているためインパクトイ
オン化によって電子−正孔対を発生する。そして、発生
した電子と正孔はベースとコレクタ間の電界によってコ
レクタとベースに夫々ドリフト移動する。ベースにドリ
フトした正孔は負のベース電流IBRを作り出す。ベース
からエミッタへの正のベース電流IBFは固定されたベー
ス・エミッタ間電圧VBEで制限される。この結果、IBRが
IBFより大きい時、逆方向ベース電流が観測される。他
方、この逆方向ベース電流が現われる場合において、発
生した電子は、その電子電流がエミッタからの注入電子
電流より小さいため、コレクタ電流の大きさに僅かに加
わることになる。
乏領域に入ると、これらの電子はコレクタ電圧がなだれ
降伏の方向に大きな電圧とされているためインパクトイ
オン化によって電子−正孔対を発生する。そして、発生
した電子と正孔はベースとコレクタ間の電界によってコ
レクタとベースに夫々ドリフト移動する。ベースにドリ
フトした正孔は負のベース電流IBRを作り出す。ベース
からエミッタへの正のベース電流IBFは固定されたベー
ス・エミッタ間電圧VBEで制限される。この結果、IBRが
IBFより大きい時、逆方向ベース電流が観測される。他
方、この逆方向ベース電流が現われる場合において、発
生した電子は、その電子電流がエミッタからの注入電子
電流より小さいため、コレクタ電流の大きさに僅かに加
わることになる。
これを式を用いて以下に説明する。
Ebers−Mollのモデルにおいて、通常のトランジスタ
では、コレクタ電流ICOとベース電流IBFは式（１）およ
び（２）で表わされる。
では、コレクタ電流ICOとベース電流IBFは式（１）およ
び（２）で表わされる。
ここでIESはエミッタ，ベース接合の逆方向飽和電
流、ICSはコレクタ，ベース接合の逆方向飽和電流、αF
はエミッタ，ベース接合を横切って流れた電流のうち、
コレクタに到達した電流の割合、αRはコレクタ，ベー
ス接合を横切って流れた電流のうちエミッタに到達した
電流の割合を表わす。
流、ICSはコレクタ，ベース接合の逆方向飽和電流、αF
はエミッタ，ベース接合を横切って流れた電流のうち、
コレクタに到達した電流の割合、αRはコレクタ，ベー
ス接合を横切って流れた電流のうちエミッタに到達した
電流の割合を表わす。
また、ｋはボルツマン定数、Ｔは絶対温度、ｑは電荷
量である。
量である。
さらに、コレクタ，ベース間電圧VCEが高く、ベー
ス，コレクタ間のPN接合におけるなだれ増倍硬化が無視
できなくなる場合、コレクタ電流ICは、 IC＝MICO …（３） となり、ここで、ICOはなだれ増倍硬化を無視した場合
のコレクタ電流、ｎは係数、BVCBOはエミッタ開放時の
ベース，コレクタ間の耐圧を表わす。
ス，コレクタ間のPN接合におけるなだれ増倍硬化が無視
できなくなる場合、コレクタ電流ICは、 IC＝MICO …（３） となり、ここで、ICOはなだれ増倍硬化を無視した場合
のコレクタ電流、ｎは係数、BVCBOはエミッタ開放時の
ベース，コレクタ間の耐圧を表わす。
第７図に示すようになだれ増倍で発生したホールは、
電界によってベースに流れ込み、逆方向のベース電流I
BRとなる。
電界によってベースに流れ込み、逆方向のベース電流I
BRとなる。
よってIBRは、 IBR＝（Ｍ−１）ICO …（５） となり、結局、ベース電流IBは順方向のベース電流IBF
と逆方向のベース電流IBRの差として表わせ、 IB＝IBF−IBR＝IBF−（Ｍ−１）ICO ＝｛１−（Ｍ−１）hFE｝IBF …（６） となる。尚、エミッタ電流IEはIE＝ICO＋IBFで表わされ
る。ここでhFEは電流利得（hFE＝ICO／IBF）を表わす。
と逆方向のベース電流IBRの差として表わせ、 IB＝IBF−IBR＝IBF−（Ｍ−１）ICO ＝｛１−（Ｍ−１）hFE｝IBF …（６） となる。尚、エミッタ電流IEはIE＝ICO＋IBFで表わされ
る。ここでhFEは電流利得（hFE＝ICO／IBF）を表わす。
なお、この動作は、NPNバイポーラトランジスタだけ
でなく、PNPバイポーラトランジスタにおいても同様に
説明できる。
でなく、PNPバイポーラトランジスタにおいても同様に
説明できる。
さて、この様な負のベース電流を示すバイポーラトラ
ンジスタは新しい応用分野を有している。
ンジスタは新しい応用分野を有している。
例えば、従来、電圧保持装置として知られているもの
にフリップフロップがある。しかし、フリップフロップ
は６個の素子により構成されるため高集積化に問題があ
る。
にフリップフロップがある。しかし、フリップフロップ
は６個の素子により構成されるため高集積化に問題があ
る。
さて、第１図のバイポーラトランジスタにおいて、ベ
ースとエミッタ間に容量性の負荷が存在する場合を考え
る。
ースとエミッタ間に容量性の負荷が存在する場合を考え
る。
この時、ベース電圧VBEが0VVBE＜0.45Vの場合、負
荷の蓄積された電荷はベースからエミッタに流れ出すの
で負荷の両端の電圧VBEは下降して0Vに近ずく。一方、
0.45V＜VBE＜0.87Vである場合、逆方向ベース電流によ
って負荷に電荷が蓄積されるので負荷両端の電圧VBEは
上昇して0.87Vに近ずき、一方、VBE＞0.87Vであるとき
は正のベース電流によって負荷の電荷はベースからエミ
ッタに流れ出すので負荷両端の電圧VBEは下降してやは
り0.87Vに近ずく。以上の様にVBEは0Vもしくは0.87Vに
保持されるので自己増幅機能をもった電圧の保持が可能
である。
荷の蓄積された電荷はベースからエミッタに流れ出すの
で負荷の両端の電圧VBEは下降して0Vに近ずく。一方、
0.45V＜VBE＜0.87Vである場合、逆方向ベース電流によ
って負荷に電荷が蓄積されるので負荷両端の電圧VBEは
上昇して0.87Vに近ずき、一方、VBE＞0.87Vであるとき
は正のベース電流によって負荷の電荷はベースからエミ
ッタに流れ出すので負荷両端の電圧VBEは下降してやは
り0.87Vに近ずく。以上の様にVBEは0Vもしくは0.87Vに
保持されるので自己増幅機能をもった電圧の保持が可能
である。
第８図に、その電圧保持回路の一例を示す。
この実施例では、スイッチング素子としてｎチャネル
MOSトランジスタQ1を用い、そのドレインもしくはソー
スを、NPNバイポーラトランジスタQ2のベースに接続す
る。
MOSトランジスタQ1を用い、そのドレインもしくはソー
スを、NPNバイポーラトランジスタQ2のベースに接続す
る。
MOSトランジスタQ1のゲートにはクロックφAが印加さ
れ、他端にはクロックφBが与えられる。
れ、他端にはクロックφBが与えられる。
この場合の容量は、ベース，エミッタ間の接合容量で
あり，コレクタ，ベース間の接合容量もやはり負荷容量
として機能する。
あり，コレクタ，ベース間の接合容量もやはり負荷容量
として機能する。
第９図は、MOSトランジスタQ1の制御クロックφAと、
入力クロックφB、そしてMOSトランジスタQ1とバイポー
ラトランジスタQ2の接続ノードに設けられた出力端子の
電圧レベルを示している。VHは0.87V,VPは0.45V,VLは0V
を示す。
入力クロックφB、そしてMOSトランジスタQ1とバイポー
ラトランジスタQ2の接続ノードに設けられた出力端子の
電圧レベルを示している。VHは0.87V,VPは0.45V,VLは0V
を示す。
φAがハイレベルとなり、ベースにφB＞0.87Vが入
り、その後φAがロウレベルになると、ベースに印加さ
れたハイレベル電圧は正のベース電流によって放電され
0.87Vに落ち着く。次に、ベースに0.45V＜φB＜0.87Vが
印加された場合、負のベース電流によって出力電位は上
昇し0.87Vとなる。そして、ベースにφB＜0.45Vが印加
された場合、正のベース電流によって0Vに収束する。
り、その後φAがロウレベルになると、ベースに印加さ
れたハイレベル電圧は正のベース電流によって放電され
0.87Vに落ち着く。次に、ベースに0.45V＜φB＜0.87Vが
印加された場合、負のベース電流によって出力電位は上
昇し0.87Vとなる。そして、ベースにφB＜0.45Vが印加
された場合、正のベース電流によって0Vに収束する。
かくして、φB＞0.45Vの場合、境界電位0.87Vを保持
出力し、φB＜0.45Vの場合、0Vを保持出力する事が可能
となる。
出力し、φB＜0.45Vの場合、0Vを保持出力する事が可能
となる。
この事は、本回路が、少ない素子数でフリップフロッ
プに代わる電圧保持回路に使用できる事に他ならない。
プに代わる電圧保持回路に使用できる事に他ならない。
これは、ベース電流に負電流が生じるからで、第６図
に示した様にコレクタ，エミッタ間電圧VCE＝1Vの場合
は、全てのVBEに対して正のベース電流となるので放電
モードとなり電圧保持ができなくなる。
に示した様にコレクタ，エミッタ間電圧VCE＝1Vの場合
は、全てのVBEに対して正のベース電流となるので放電
モードとなり電圧保持ができなくなる。
第９図ではMOSトランジスタQ1とバイポーラトランジ
スタの接続ノードを出力端としたが、保持後、再度MOS
トランジスタQ1をオンさせてφB入力端子を出力端とす
ることもできる。
スタの接続ノードを出力端としたが、保持後、再度MOS
トランジスタQ1をオンさせてφB入力端子を出力端とす
ることもできる。
第10図は、上記接続ノードにバイポーラトランジスタ
とは別にMOSキャパシタ等の容量素子Ｃを接続したもの
であり、この容量素子で、先の充放電を積極的に行なわ
せる様にしたものである。この場合、φBの入力端を出
力端としても用いているが、Q1とQ2のベースの接続部に
出力端を置いても良い。
とは別にMOSキャパシタ等の容量素子Ｃを接続したもの
であり、この容量素子で、先の充放電を積極的に行なわ
せる様にしたものである。この場合、φBの入力端を出
力端としても用いているが、Q1とQ2のベースの接続部に
出力端を置いても良い。
先に触れた様に、本発明はPNPバイポーラトランジス
タに適用する事も勿論可能である。
タに適用する事も勿論可能である。
第11図はその例で、第１図に対応させてPNPバイポー
ラトランジスタの場合を示している。
ラトランジスタの場合を示している。
この場合、コレクタ，エミッタ間電圧VCEが所定の負
の電圧（−Ｖボルト）の時、第12図に示す様に、ベー
ス，エミッタ間電圧VBEに対して負のベース電流−IBを
流すことができる。
の電圧（−Ｖボルト）の時、第12図に示す様に、ベー
ス，エミッタ間電圧VBEに対して負のベース電流−IBを
流すことができる。
PNPバイポーラトランジスタを電圧保持回路に適用し
た場合、第10図，第11図から理解されるように、今度は
負電圧を保持することができる。
た場合、第10図，第11図から理解されるように、今度は
負電圧を保持することができる。
以上説明した電圧保持回路は、ラッチ回路，基準電圧
発生回路やSRAM等のメモリに適用することが出来る。ま
た、負のベース電流を示すバイポーラトランジスタを用
いて発振回路やセンスアンプ，スイッチング回路を組む
事も出来る。
発生回路やSRAM等のメモリに適用することが出来る。ま
た、負のベース電流を示すバイポーラトランジスタを用
いて発振回路やセンスアンプ，スイッチング回路を組む
事も出来る。
第13図は本発明の他の実施例を説明する回路図であ
る。
る。
第１のNPNバイポーラトランジスタTR1のベースである
第１のノードには入力電位VINが入力し、そのエミッタ
は第２のNPNバイポーラトランジスタTR2のベースに接続
され、そこを第２のノードとして出力電位VOUTが観測さ
れる。
第１のノードには入力電位VINが入力し、そのエミッタ
は第２のNPNバイポーラトランジスタTR2のベースに接続
され、そこを第２のノードとして出力電位VOUTが観測さ
れる。
TR1,TR2夫々のコレクタ電位VCC1及びVCC2を8Vにした
ときの入力電位VINに対する出力VOUTの関係を第14図に
示す。
ときの入力電位VINに対する出力VOUTの関係を第14図に
示す。
本実施例のTR2のベース，エミッタ間電圧VBEに対する
ベース電流IB、コレクタ電流ICの関係を第15図に示し
た。ここでは、第２図で説明したバイポーラトランジス
タと全く同じプロセスパラメータで作製したトランジス
タTR2を用いた。尚、本実施例では、TR1もTR2と全く同
じプロセスパラメータで作製したトランジスタを用い、
VCC1＝VCC2＝8Vとした。
ベース電流IB、コレクタ電流ICの関係を第15図に示し
た。ここでは、第２図で説明したバイポーラトランジス
タと全く同じプロセスパラメータで作製したトランジス
タTR2を用いた。尚、本実施例では、TR1もTR2と全く同
じプロセスパラメータで作製したトランジスタを用い、
VCC1＝VCC2＝8Vとした。
TR1は充電手段として機能し、VINを0Vから上げて行く
と第14図の実線に示す様にVOUTはTR1のエミッタ電流IE
とTR2の正のベース電流の差が零（ICB＋IE＝IBE）にな
る電位をとりながら上昇して行く。しかし、第15図に示
すように0.46V＜VBE＜1.22VではTR2の順方向ベース電流
より逆方向ベース電流の方が大きくなるため、第13図の
回路では、VOUTが0.46近傍（V1）の時のVIN＝0.81Vを境
に充電モードとなる。この時、TR2のベース，エミッタ
接合及びベース，コレクタ接合の接合容量が充電により
VOUTはV2（1.22V）に急峻に立上がる。ここで、第13
図の回路には実際にはTR1にエミッタ電流IEが流れるの
で第14図のV1，V2は上記ICB＋IE＝IBEを満す電圧であ
り、第15図のIBと−IBの境界電位0.46V、1.22V近傍の値
を取る。図中の特性図に示した矢印はVINを上げて行く
場合、及びその後VINを下げる場合の特性であり、VINが
0.81Vより大きい領域まで上げるとVOUTはV2にラッチさ
れる。
と第14図の実線に示す様にVOUTはTR1のエミッタ電流IE
とTR2の正のベース電流の差が零（ICB＋IE＝IBE）にな
る電位をとりながら上昇して行く。しかし、第15図に示
すように0.46V＜VBE＜1.22VではTR2の順方向ベース電流
より逆方向ベース電流の方が大きくなるため、第13図の
回路では、VOUTが0.46近傍（V1）の時のVIN＝0.81Vを境
に充電モードとなる。この時、TR2のベース，エミッタ
接合及びベース，コレクタ接合の接合容量が充電により
VOUTはV2（1.22V）に急峻に立上がる。ここで、第13
図の回路には実際にはTR1にエミッタ電流IEが流れるの
で第14図のV1，V2は上記ICB＋IE＝IBEを満す電圧であ
り、第15図のIBと−IBの境界電位0.46V、1.22V近傍の値
を取る。図中の特性図に示した矢印はVINを上げて行く
場合、及びその後VINを下げる場合の特性であり、VINが
0.81Vより大きい領域まで上げるとVOUTはV2にラッチさ
れる。
即ち、本回路はメモリや電圧検出回路、A/D変換回路
に使用できる。
に使用できる。
VCC2を、1Vにした場合は、TR2に逆方向ベース電流が
表われないため第14図の点線に示すように、VINに対し
てVOUTは連続的に変化し、VOUTの急峻な変化は表れな
い。
表われないため第14図の点線に示すように、VINに対し
てVOUTは連続的に変化し、VOUTの急峻な変化は表れな
い。
第16図は、第13図においてTR2ベース、エミッタ間に
抵抗素子を入れた場合の実施例である。第17図は、第16
図においてTR2のベース，エミッタ間に接続したＲを1M
Ωにしたときの入出力特性である。
抵抗素子を入れた場合の実施例である。第17図は、第16
図においてTR2のベース，エミッタ間に接続したＲを1M
Ωにしたときの入出力特性である。
前記の抵抗Ｒによって、第14図に対し第17図のよう
に、VOUTが急峻に変化する絶対量を抵抗Ｒを入れない場
合の0.76（＝1.22−0.46）Ｖから抵抗Ｒを入れた場合の
0.44（＝1.20−0.76）Ｖに変化させることができ、また
その時のVINの値を0.81Vから1.31Vに変化させることが
できる。
に、VOUTが急峻に変化する絶対量を抵抗Ｒを入れない場
合の0.76（＝1.22−0.46）Ｖから抵抗Ｒを入れた場合の
0.44（＝1.20−0.76）Ｖに変化させることができ、また
その時のVINの値を0.81Vから1.31Vに変化させることが
できる。
第18図は、第16図においてベース，エミッタ間に容量
素子Ｃを入れた場合の実施例でVINに対するVOUTの時定
数を変化させている。
素子Ｃを入れた場合の実施例でVINに対するVOUTの時定
数を変化させている。
上記の実施例におけるTR1は、TR2と同じ逆方向ベース
電流特性を有するものである。しかし、TR1の機能はVIN
の増加に対してエミッタ電流IEが増加するものであれば
よい。TR1は、第６図で示した様にコレクタ・エミッタ
間電圧VCEを下げ負のベース電流を示さない通常の電位
に設定して動作させても有効である。またTR1のかわり
に、第19図に示すようにMOSトランジスタTR3でも第20図
に示すようにダイオードD1を接続しても有効である。こ
の際TR3はｎ形MOSトランジスタでもＰ形MOSトランジス
タでもよい。また上記の抵抗素子Ｒは、高抵抗ポリシリ
コンや、MOSトランジスタ、バイポーラトランジスタ等
で、また容量素子ＣはMOSキャパシタやPN接合の接合容
量等で形成することができる。
電流特性を有するものである。しかし、TR1の機能はVIN
の増加に対してエミッタ電流IEが増加するものであれば
よい。TR1は、第６図で示した様にコレクタ・エミッタ
間電圧VCEを下げ負のベース電流を示さない通常の電位
に設定して動作させても有効である。またTR1のかわり
に、第19図に示すようにMOSトランジスタTR3でも第20図
に示すようにダイオードD1を接続しても有効である。こ
の際TR3はｎ形MOSトランジスタでもＰ形MOSトランジス
タでもよい。また上記の抵抗素子Ｒは、高抵抗ポリシリ
コンや、MOSトランジスタ、バイポーラトランジスタ等
で、また容量素子ＣはMOSキャパシタやPN接合の接合容
量等で形成することができる。
また上記実施例では、TR1,TR2は共にNPNバイポーラト
ランジスタを用いたが第21図に示すように、PNPバイポ
ーラトランジスタを用いることもできる。この場合、V
CC1とVCC2には負の電圧例えば−8Vを与え、VINも負の電
圧を与えるとVOUTから、負の電位変化が出力される。
ランジスタを用いたが第21図に示すように、PNPバイポ
ーラトランジスタを用いることもできる。この場合、V
CC1とVCC2には負の電圧例えば−8Vを与え、VINも負の電
圧を与えるとVOUTから、負の電位変化が出力される。
次に、第22図に示したように、VOUTとVSSとの間にPNP
トランジスタTR3を付加した場合でも本発明は有効であ
る。第22図の入出力特性を第23図に示す。第22図のVIN
を0Vから除々に高くしていくと、第23図の（１）のよう
な入出力特性になる。VINの高レベルがVIN＜VINの時、V
INを高レベルから除々に下げていくと、その入出力特性
は先の実施例と同様に第23図のの軌跡をもどる。また
VINの高レベルがVIN＞VIHの時、VINを高レベルから、除
々に下げていくと、その入出力特性は第23図の（２）の
ように、ヒステリシス特性になる。このように、VINの
ＬレベルをVIN＜VIL、ＨレベルをVIN＞VIHとして用いる
と、第22図の回路はジュミットトリガー回路として、働
く。以下にその説明を行なう。第15図に示したようにV
CE＝8V（VCC1＝VCC2＝8V）において、VBE＝0.46Vから1.
22Vの間でTR2には点線で示したような負のベース電流−
IBが流れ、他では実線で示したような正のベース電流IB
が流れる。
トランジスタTR3を付加した場合でも本発明は有効であ
る。第22図の入出力特性を第23図に示す。第22図のVIN
を0Vから除々に高くしていくと、第23図の（１）のよう
な入出力特性になる。VINの高レベルがVIN＜VINの時、V
INを高レベルから除々に下げていくと、その入出力特性
は先の実施例と同様に第23図のの軌跡をもどる。また
VINの高レベルがVIN＞VIHの時、VINを高レベルから、除
々に下げていくと、その入出力特性は第23図の（２）の
ように、ヒステリシス特性になる。このように、VINの
ＬレベルをVIN＜VIL、ＨレベルをVIN＞VIHとして用いる
と、第22図の回路はジュミットトリガー回路として、働
く。以下にその説明を行なう。第15図に示したようにV
CE＝8V（VCC1＝VCC2＝8V）において、VBE＝0.46Vから1.
22Vの間でTR2には点線で示したような負のベース電流−
IBが流れ、他では実線で示したような正のベース電流IB
が流れる。
第24図（ａ）に示した、第22図のトランジスタ回路TR
1,TR3のVIN＝0VのときのVBEに対するTR1とTR3の接続部
の電流の特性を第24図（ｂ）に示す。TR1は充電手段と
して機能し、また後述するようにTR3は放電手段として
機能する。VBEがVIN（＝0V）より低いとき、すなわち負
のときはトランジスタTR1のエミッタ電流による点線で
示された−IOが流れ、VBEが正のときはトランジスタTR3
のエミッタ電流による実線で示された、IOが流れる。第
23図の特性は、第15図と第24図（ｂ）を組み合わせるこ
とにより、第25図の（ａ）から（ｄ）に示すように説明
できる。ここで第25図の（ａ）から（ｄ）はそれぞれ、
第23図の（ａ）から（ｄ）の状態を説明する図である。
また第25図において、点線は、TR2のベースすなわちV
OUT端子を充電する方向の電流、実線は、TR2のベースを
放電する方向の電流を示す。したがって、VOUTは、TR2
のベースを充電する全電流と、放電する全電流の大きさ
が等しい電位に安定することになる。
1,TR3のVIN＝0VのときのVBEに対するTR1とTR3の接続部
の電流の特性を第24図（ｂ）に示す。TR1は充電手段と
して機能し、また後述するようにTR3は放電手段として
機能する。VBEがVIN（＝0V）より低いとき、すなわち負
のときはトランジスタTR1のエミッタ電流による点線で
示された−IOが流れ、VBEが正のときはトランジスタTR3
のエミッタ電流による実線で示された、IOが流れる。第
23図の特性は、第15図と第24図（ｂ）を組み合わせるこ
とにより、第25図の（ａ）から（ｄ）に示すように説明
できる。ここで第25図の（ａ）から（ｄ）はそれぞれ、
第23図の（ａ）から（ｄ）の状態を説明する図である。
また第25図において、点線は、TR2のベースすなわちV
OUT端子を充電する方向の電流、実線は、TR2のベースを
放電する方向の電流を示す。したがって、VOUTは、TR2
のベースを充電する全電流と、放電する全電流の大きさ
が等しい電位に安定することになる。
第25図（ａ）は、VINを0Vから上げていき、0.4Vにし
たときのTR2のベース電流VSEに対するVOUTに出入りする
各電流の特性である。VIN＝0VのときはVOUTは0Vにあ
り、VINを上げていくとVOUTは、第25図（ａ）に示した
ように下位側の安定点、即ち−IOとIBが等しくなる電位
になりながら上昇していく。しかし、VIN＝0.76Vを越え
ると、第25図（ｂ）に示すようにVBEが0Vから、1.22Vま
での何れの値においても、充電する方向の電流が流れる
ため、VBEは急峻に上昇し、1.22Vに安定し、VOUTとな
る。さらにVINを上げると、安定電位VOUTは、充電する
方向の全電流が放電する方向の全電流と等しくなる点で
上昇を続け、第25図（ｃ）に示すように、VIN＝2Vの時V
OUT＝1.35Vになる。次にVINを2Vから下げていくと、V
OUTは、充電する方向の全電流と放電する全電流が等し
い電位で下がって行く。第25図（ｄ）にはVIN＝0.3Vの
ときの状態を示す。ここで、トランジスタTR3のエミッ
タによる電流IOは、TR2トランジスタの負のベース電流
を打ち消す作用をする。したがってトランジスタTR3が
ない場合は、VINを0Vまで下げても第26図中の（ｅ）に
示すようにVOUT＝1.22VにラッチされVOUT＝0Vに下がら
ない。VINを0.3Vから更に下げ、VIN＝0.1V以下になる
と、第25図（ｄ）で一点鎖線で示した様にIOは負のベー
ス電流−IBからはずれ、充電方向の全電流と、放電方向
の全電流が等しくなる電位即ち−IOと低レベル側のベー
ス電流IBが変わる電位まで急峻に下がる。この急峻な下
がりは、TR3のベース電流を変化させることによってエ
ミッタ電流IOを変化させIOの大きさを負のベース電流−
IBの大きさより大きくすることに他ならない。即ち、放
電トランジスタTR3は1.22VにラッチされていたTR2のベ
ース電位を、TR3がTR2の持つ負のベース電流−IBの絶対
値より大きなIO（放電電流）を持つように制御すること
により、ラッチレベルをリセットすることができる訳で
ある。また、第22図の他の実施例として、第27図のよう
に、第22図のTR1をNPNバイポーラトランジスタからＮ形
MOSトランジスタに、TR3をPNPバイポーラトランジスタ
からＰ形MOSトランジスタに置き換えた場合にも同様の
特性を示す。第28図にはシュミットトリガー回路に用い
た他の実施例を示す。第29図は、pnpバイポーラトラン
ジスタを用いた場合のシュミットトリガー回路の実施例
であり、この回路では、第30図に示すようにVIN，VOUT
とも負の電位で動作する。
たときのTR2のベース電流VSEに対するVOUTに出入りする
各電流の特性である。VIN＝0VのときはVOUTは0Vにあ
り、VINを上げていくとVOUTは、第25図（ａ）に示した
ように下位側の安定点、即ち−IOとIBが等しくなる電位
になりながら上昇していく。しかし、VIN＝0.76Vを越え
ると、第25図（ｂ）に示すようにVBEが0Vから、1.22Vま
での何れの値においても、充電する方向の電流が流れる
ため、VBEは急峻に上昇し、1.22Vに安定し、VOUTとな
る。さらにVINを上げると、安定電位VOUTは、充電する
方向の全電流が放電する方向の全電流と等しくなる点で
上昇を続け、第25図（ｃ）に示すように、VIN＝2Vの時V
OUT＝1.35Vになる。次にVINを2Vから下げていくと、V
OUTは、充電する方向の全電流と放電する全電流が等し
い電位で下がって行く。第25図（ｄ）にはVIN＝0.3Vの
ときの状態を示す。ここで、トランジスタTR3のエミッ
タによる電流IOは、TR2トランジスタの負のベース電流
を打ち消す作用をする。したがってトランジスタTR3が
ない場合は、VINを0Vまで下げても第26図中の（ｅ）に
示すようにVOUT＝1.22VにラッチされVOUT＝0Vに下がら
ない。VINを0.3Vから更に下げ、VIN＝0.1V以下になる
と、第25図（ｄ）で一点鎖線で示した様にIOは負のベー
ス電流−IBからはずれ、充電方向の全電流と、放電方向
の全電流が等しくなる電位即ち−IOと低レベル側のベー
ス電流IBが変わる電位まで急峻に下がる。この急峻な下
がりは、TR3のベース電流を変化させることによってエ
ミッタ電流IOを変化させIOの大きさを負のベース電流−
IBの大きさより大きくすることに他ならない。即ち、放
電トランジスタTR3は1.22VにラッチされていたTR2のベ
ース電位を、TR3がTR2の持つ負のベース電流−IBの絶対
値より大きなIO（放電電流）を持つように制御すること
により、ラッチレベルをリセットすることができる訳で
ある。また、第22図の他の実施例として、第27図のよう
に、第22図のTR1をNPNバイポーラトランジスタからＮ形
MOSトランジスタに、TR3をPNPバイポーラトランジスタ
からＰ形MOSトランジスタに置き換えた場合にも同様の
特性を示す。第28図にはシュミットトリガー回路に用い
た他の実施例を示す。第29図は、pnpバイポーラトラン
ジスタを用いた場合のシュミットトリガー回路の実施例
であり、この回路では、第30図に示すようにVIN，VOUT
とも負の電位で動作する。
第31図には、VCの値を変化させることにより、負のベ
ース電流をなくすようにした実施例である。第32図にそ
の動作を示す。VINよりVH＝1.4Vの入力がｎ形MOSトラン
ジスタのスイッチング素子を介して入力されると、VOUT
はハイレベル側の正負のベース電流の境界電位である1.
22Vにラッチされる。しかし、VCを8Vから0Vに変化させ
ることによって、負のベース電流の流れる正ベース電位
が存在しなくなるため、VOUTはラッチされていた1.22V
から0Vに落ちる。これは、メモリー素子などのリセット
機能として用いることができる。
ース電流をなくすようにした実施例である。第32図にそ
の動作を示す。VINよりVH＝1.4Vの入力がｎ形MOSトラン
ジスタのスイッチング素子を介して入力されると、VOUT
はハイレベル側の正負のベース電流の境界電位である1.
22Vにラッチされる。しかし、VCを8Vから0Vに変化させ
ることによって、負のベース電流の流れる正ベース電位
が存在しなくなるため、VOUTはラッチされていた1.22V
から0Vに落ちる。これは、メモリー素子などのリセット
機能として用いることができる。
〔発明の効果〕 本発明によれば、逆方向ベース電流を用いた全く新し
い半導体装置を提供することができる。
い半導体装置を提供することができる。
第１図は、NPNバイポーラトランジスタを用いた動作回
路図、第２図はバイポーラトランジスタの断面図、第３
図はその不純物プロファイルを示す図、第４図はVCE＝
6.25Vの場合のベース電流を流す図、第５図はVCE＝5.75
Vの場合を示す図、第６図はVCE＝1.0Vの場合を示す図、
第７図はその動作を説明する図、第８図は電圧保持回路
に適用した場合を説明する図、第９図はその動作を説明
するための図、第10図は他の例を示す図、第11図、第12
図はPNPバイポーラトランジスタの場合を説明する図、
第13図、第14図、第15図、第16図、第17図、第18図、第
19図、第20図、第21図は他の実施例を説明する図、第22
図、第23図、第24図、第25図、第26図、第27図、第28
図、第29図、第30図は更に他の実施例を示す図、第31
図、第32図は他の実施例を示す図である。
路図、第２図はバイポーラトランジスタの断面図、第３
図はその不純物プロファイルを示す図、第４図はVCE＝
6.25Vの場合のベース電流を流す図、第５図はVCE＝5.75
Vの場合を示す図、第６図はVCE＝1.0Vの場合を示す図、
第７図はその動作を説明する図、第８図は電圧保持回路
に適用した場合を説明する図、第９図はその動作を説明
するための図、第10図は他の例を示す図、第11図、第12
図はPNPバイポーラトランジスタの場合を説明する図、
第13図、第14図、第15図、第16図、第17図、第18図、第
19図、第20図、第21図は他の実施例を説明する図、第22
図、第23図、第24図、第25図、第26図、第27図、第28
図、第29図、第30図は更に他の実施例を示す図、第31
図、第32図は他の実施例を示す図である。
フロントページの続き (72)発明者 舛岡 富士雄 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝総合研究所内 (56)参考文献 米国特許5422841（ＵＳ，Ａ) Ｋ．Ｓａｋｕｉ ｅｔ ａｌ．，”Ａ Ｎｅｗ Ｓｔａｔｉｃ Ｍｅｍｏｒｙ Ｃｅｌｌ Ｂａｓｅｄ ｏｎ ｔｈｅ Ｒｅｖｅｒｓｅ Ｂａｓｅ Ｃｕｒｒ ｅｎｔ（ＲＢＣ）Ｅｆｆｅｃｔ ｏｆ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏ ｒ” Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅ ｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅ ｅｆｉｎｇ Ｔｅｃｈ．Ｄｉｇ．，Ｄｅ ｃ 1988 ｐ．44−47 (58)調査した分野(Int.Cl.6，ＤＢ名) H03K 17/60 H03K 3/2893 H03K 19/082
Claims (16)
- 【請求項１】バイポーラトランジスタと、このバイポー
ラトランジスタのベース、コレクタ接合がブレークダウ
ンしていない領域で、前記バイポーラトランジスタのベ
ース電位が第１の範囲内の値をとる場合に順方向のベー
ス電流が流れ、前記第１の範囲よりも高電位側の第２の
範囲内の値をとる場合に逆方向のベース電流が流れ、前
記第２の範囲よりもさらに高電位側の第３の範囲内の値
をとる場合に順方向のベース電流が流れるベース電流の
ベース電位依存性を有するように、前記バイポーラトラ
ンジスタのコレクタ、エミッタ間電圧VCEを設定する電
位設定手段とを備えたことを特徴とする半導体装置。 - 【請求項２】前記逆方向のベース電流は、前記バイポー
ラトランジスタにおけるエミッタからベースへの電子の
注入によってベース、コレクタ接合で発生したインパク
トイオンに基づくものである請求項１記載の半導体装
置。 - 【請求項３】前記ベースに所定の電位が印加された場合
に、ベース電流によってベース電位が前記第２の範囲と
前記第３の範囲の境界電位に収束、保持される請求項１
または請求項２に記載の半導体装置。 - 【請求項４】前記バイポーラトランジスタのベースに接
続して設けられたスイッチング素子をさらに備えてなる
請求項１または請求項２に記載の半導体装置。 - 【請求項５】前記バイポーラトランジスタのベースとス
イッチング素子との接続部に、さらに容量素子が設けら
れてなる請求項４記載の半導体装置。 - 【請求項６】前記スイッチング素子は、MOSトランジス
タである請求項４記載の半導体装置。 - 【請求項７】前記バイポーラトランジスタのベースと入
力との間に設けられたスイッチング素子をさらに備えて
なり、入力電位が所定の範囲にある時は、前記スイッチ
ング素子がオフした後ベース電位が前記第２の範囲と前
記第３の範囲の境界電位に収束し、前記入力電位が他の
範囲にある時は、ベース電位は前記境界電位とは異なる
電位に収束する請求項１または請求項２に記載の半導体
装置。 - 【請求項８】前記バイポーラトランジスタのベースとス
イッチング素子との接続部に出力部を設けた請求項７記
載の半導体装置。 - 【請求項９】入力部を出力部としても用いる請求項７記
載の半導体装置。 - 【請求項１０】ベースを入力とする第１のバイポーラト
ランジスタと、この第１のバイポーラトランジスタのエ
ミッタにベースが接続され、そこを出力とする第２のバ
イポーラトランジスタと、この第２のバイポーラトラン
ジスタのベース、コレクタ接合がブレークダウンしてい
ない領域で、前記第２のバイポーラトランジスタのベー
ス電位が第１の範囲内の値をとる場合に順方向のベース
電流が流れ、前記第１の範囲よりも高電位側の第２の範
囲内の値をとる場合に逆方向のベース電流が流れ、前記
第２の範囲よりもさらに高電位側の第３の範囲内の値を
とる場合に順方向のベース電流が流れるベース電流のベ
ース電位依存性を前記第２のバイポーラトランジスタが
有するように、前記第２のバイポーラトランジスタのコ
レクタ、エミッタ間電圧VCEを設定する電位設定手段を
備えたことを特徴とする半導体装置。 - 【請求項１１】入力に接続されたダイオードと、このダ
イオードの他端にベースが接続され、そこを出力とする
バイポーラトランジスタと、このバイポーラトランジス
タのベース、コレクタ接合がブレークダウンしていない
領域で、バイポーラトランジスタのベース電位が第１の
範囲内の値をとる場合に順方向のベース電流が流れ、前
記第１の範囲よりも高電位側の第２の範囲内の値をとる
場合に逆方向のベース電流が流れ、前記第２の範囲より
もさらに高電位側の第３の範囲内の値をとる場合に順方
向のベース電流が流れるベース電流のベース電位依存性
を有するように、前記バイポーラトランジスタのコレク
タ、エミッタ間電圧VCEを設定する電位設定手段を備え
たことを特徴とする半導体装置。 - 【請求項１２】ゲートを入力とするMOSトランジスタ
と、このMOSトランジスタにベースが接続され、そこを
出力とするバイポーラトランジスタと、このバイポーラ
トランジスタのベース、コレクタ接合がブレークダウン
していない領域で、前記バイポーラトランジスタのベー
ス電位が第１の範囲内の値をとる場合に順方向のベース
電流が流れ、前記第１の範囲よりも高電位側の第２の範
囲内の値をとる場合に逆方向のベース電流が流れ、前記
第２の範囲よりもさらに高電位側の第３の範囲内の値を
とる場合に順方向のベース電流が流れるベース電流のベ
ース電位依存性を有するように、前記バイポーラトラン
ジスタのコレクタ、エミッタ間電圧VCEを設定する電位
設定手段を備えたことを特徴とする半導体装置。 - 【請求項１３】充電手段と、この充電手段にベースが接
続され、そこを出力とするバイポーラトランジスタと、
このバイポーラトランジスタのベース、コレクタ接合が
ブレークダウンしていない領域で、前記バイポーラトラ
ンジスタのベース電位が第１の範囲内の値をとる場合に
順方向のベース電流が流れ、前記第１の範囲よりも高電
位側の第２の範囲内の値をとる場合に逆方向のベース電
流が流れ、前記第２の範囲よりもさらに高電位側の第３
の範囲内の値をとる場合に順方向のベース電流が流れる
ベース電流のベース電位依存性を有するように、前記バ
イポーラトランジスタのコレクタ、エミッタ間電圧VCE
を設定する電位設定手段を備えたことを特徴とする半導
体装置。 - 【請求項１４】充電手段及び放電手段と、この充電手段
及び放電手段にベースが接続され、そこを出力とするバ
イポーラトランジスタと、このバイポーラトランジスタ
のベース、コレクタ接続がブレークダウンしていない領
域で、前記バイポーラトランジスタのベース電位が第１
の範囲内の値をとる場合に順方向のベース電流が流れ、
前記第１の範囲よりも高電位側の第２の範囲内の値をと
る場合に逆方向のベース電流が流れ、前記第２の範囲よ
りもさらに高電位側の第３の範囲内の値をとる場合に順
方向のベース電流が流れるベース電流のベース電位依存
性を有するように、前記バイポーラトランジスタのコレ
クタ、エミッタ間電圧VCEを設定する電位設定手段を備
え、前記充電手段により書込まれた前記バイポーラトラ
ンジスタのベースのラッチ電位を前記放電手段によりリ
セットすることを特徴とする半導体装置。 - 【請求項１５】前記逆方向のベース電流の絶対値より大
きな電流を流すように放電手段を制御してリセットを行
なう請求項14記載の半導体装置。 - 【請求項１６】入力手段と、この入力手段にベースが接
続され、そこを出力とするバイポーラトランジスタと、
このバイポーラトランジスタのベース、コレクタ接合が
ブレークダウンしていない領域で、前記バイポーラトラ
ンジスタのベース電位が第１の範囲内の値をとる場合に
順方向のベース電流が流れ、前記第１の範囲よりも高電
位側の第２の範囲内の値をとる場合に逆方向のベース電
流が流れ、前記第２の範囲よりもさらに高電位側の第３
の範囲内の値をとる場合に順方向のベース電流が流れる
ベース電流のベース電位依存性を有するように、前記バ
イポーラトランジスタのコレクタ、エミッタ間電圧VCE
を設定する電位設定手段を備え、前記入力手段により書
込まれた前記バイポーラトランジスタのベースのラッチ
電位を前記バイポーラトランジスタのコレクタ、エミッ
タ間電圧VCEを変化させることによりリセットすること
を特徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3900426A DE3900426B4 (de) | 1988-01-08 | 1989-01-09 | Verfahren zum Betreiben einer Halbleiteranordnung |
| US08/268,728 US6232822B1 (en) | 1988-01-08 | 1994-06-30 | Semiconductor device including a bipolar transistor biased to produce a negative base current by the impact ionization mechanism |
| US09/755,143 US6292390B1 (en) | 1988-01-08 | 2001-01-08 | Semiconductor device |
Applications Claiming Priority (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP133488 | 1988-01-08 | ||
| JP63-1334 | 1988-01-08 | ||
| JP63-17387 | 1988-01-29 | ||
| JP1738788 | 1988-01-29 | ||
| JP6963688 | 1988-03-25 | ||
| JP63-69636 | 1988-03-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH021129A JPH021129A (ja) | 1990-01-05 |
| JP2862877B2 true JP2862877B2 (ja) | 1999-03-03 |
Family
ID=27274884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63158189A Expired - Lifetime JP2862877B2 (ja) | 1988-01-08 | 1988-06-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2862877B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3154843B2 (ja) * | 1992-11-26 | 2001-04-09 | 株式会社東芝 | 半導体記憶装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5422841A (en) | 1989-12-28 | 1995-06-06 | Texas Instruments Incorporated | Semiconductor memory device having reverse base current bipolar transistor-field effect transistor memory cell |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2518478Y2 (ja) * | 1986-02-20 | 1996-11-27 | 光洋電子工業株式会社 | 安定化電源の過電流保護回路 |
-
1988
- 1988-06-28 JP JP63158189A patent/JP2862877B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5422841A (en) | 1989-12-28 | 1995-06-06 | Texas Instruments Incorporated | Semiconductor memory device having reverse base current bipolar transistor-field effect transistor memory cell |
Non-Patent Citations (1)
| Title |
|---|
| Ｋ．Ｓａｋｕｉ ｅｔ ａｌ．，"Ａ Ｎｅｗ Ｓｔａｔｉｃ Ｍｅｍｏｒｙ Ｃｅｌｌ Ｂａｓｅｄ ｏｎ ｔｈｅ Ｒｅｖｅｒｓｅ Ｂａｓｅ Ｃｕｒｒｅｎｔ（ＲＢＣ）Ｅｆｆｅｃｔ ｏｆ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ" Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｆｉｎｇ Ｔｅｃｈ．Ｄｉｇ．，Ｄｅｃ １９８８ ｐ．４４−４７ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH021129A (ja) | 1990-01-05 |
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