JPH0621400A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH0621400A JPH0621400A JP4197708A JP19770892A JPH0621400A JP H0621400 A JPH0621400 A JP H0621400A JP 4197708 A JP4197708 A JP 4197708A JP 19770892 A JP19770892 A JP 19770892A JP H0621400 A JPH0621400 A JP H0621400A
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- silicon layer
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Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 本発明は、ＳＯＩ基板に形成した半導体メモ
リ装置のアクセストランジスタをＰＭＯＳトランジスタ
で構成することにより、寄生バイポーラトランジスタの
動作を抑えて、データ保持特性やソフトエラー耐性等の
向上を図る。 【構成】 ＳＯＩ基板１１のシリコン層をＮ形のシリコ
ン層１３で形成し、その上に電極（例えばゲート電極１
５）を形成し、ゲート電極１５の両側のＮ形のシリコン
層１３にＰ形の拡散層領域１６，１７を形成してなる、
電荷を蓄積してデータを記憶する半導体メモリ装置（例
えばダイナミックＲＡＭのメモリセル１）である。ある
いは、Ｎ形のシリコン層（図示せず）にアクセストラン
ジスタ（図示せず）のチャネル形成領域を形成するとと
もに、アクセストランジスタのソース・ドレイン拡散層
領域をＰ形の拡散層領域（図示せず）で形成したスタテ
ィックＲＡＭのメモリセルである。
リ装置のアクセストランジスタをＰＭＯＳトランジスタ
で構成することにより、寄生バイポーラトランジスタの
動作を抑えて、データ保持特性やソフトエラー耐性等の
向上を図る。 【構成】 ＳＯＩ基板１１のシリコン層をＮ形のシリコ
ン層１３で形成し、その上に電極（例えばゲート電極１
５）を形成し、ゲート電極１５の両側のＮ形のシリコン
層１３にＰ形の拡散層領域１６，１７を形成してなる、
電荷を蓄積してデータを記憶する半導体メモリ装置（例
えばダイナミックＲＡＭのメモリセル１）である。ある
いは、Ｎ形のシリコン層（図示せず）にアクセストラン
ジスタ（図示せず）のチャネル形成領域を形成するとと
もに、アクセストランジスタのソース・ドレイン拡散層
領域をＰ形の拡散層領域（図示せず）で形成したスタテ
ィックＲＡＭのメモリセルである。
Description
【０００１】
【産業上の利用分野】本発明は、ＳＯＩ基板にアクセス
トランジスタ等を形成してなる半導体メモリ装置に関す
るものである。
トランジスタ等を形成してなる半導体メモリ装置に関す
るものである。
【０００２】
【従来の技術】ＳＯＩ基板のシリコン層に半導体メモリ
装置を搭載した構造が提案されている。その一例とし
て、ダイナミックＲＡＭのアクセストランジスタを例に
して説明する。ＳＯＩ基板に搭載されたダイナミックＲ
ＡＭのアクセストランジスタは、ＮＭＯＳトランジスタ
で構成されている。このようなアクセストランジスタ
は、アクセス速度の高速化を図ることが可能になる。
装置を搭載した構造が提案されている。その一例とし
て、ダイナミックＲＡＭのアクセストランジスタを例に
して説明する。ＳＯＩ基板に搭載されたダイナミックＲ
ＡＭのアクセストランジスタは、ＮＭＯＳトランジスタ
で構成されている。このようなアクセストランジスタ
は、アクセス速度の高速化を図ることが可能になる。
【０００３】
【発明が解決しようとする課題】しかしながら、ＳＯＩ
基板のシリコン層はフローティング状態になっているた
め、このシリコン層に形成されるアクセストランジスタ
には寄生バイポーラトランジスタが発生する。図４に示
すように、アクセストランジスタ１１１はＮＭＯＳトラ
ンジスタで構成されている。すなわち、Ｐ形のチャネル
形成領域１１２がＳＯＩ基板１０１のＰ形のシリコン層
１０２の一部分で形成される。またアクセストランジス
タ１１１のソース・ドレイン拡散層領域１１３，１１４
はＰ形のシリコン層１０２にＮ形不純物を拡散してなる
Ｎ形の拡散層により形成される。このため、ソース・ド
レイン拡散層領域１１３とチャネル形成領域１１２とソ
ース・ドレイン拡散層領域１１４とによって、Ｎ−Ｐ−
Ｎ型の寄生バイポーラトランジスタ１２１が生じる。
基板のシリコン層はフローティング状態になっているた
め、このシリコン層に形成されるアクセストランジスタ
には寄生バイポーラトランジスタが発生する。図４に示
すように、アクセストランジスタ１１１はＮＭＯＳトラ
ンジスタで構成されている。すなわち、Ｐ形のチャネル
形成領域１１２がＳＯＩ基板１０１のＰ形のシリコン層
１０２の一部分で形成される。またアクセストランジス
タ１１１のソース・ドレイン拡散層領域１１３，１１４
はＰ形のシリコン層１０２にＮ形不純物を拡散してなる
Ｎ形の拡散層により形成される。このため、ソース・ド
レイン拡散層領域１１３とチャネル形成領域１１２とソ
ース・ドレイン拡散層領域１１４とによって、Ｎ−Ｐ−
Ｎ型の寄生バイポーラトランジスタ１２１が生じる。
【０００４】例えば、データを保持しているときにα線
またはドレイン近傍の強電界によってチャネル形成領域
１１２に電子・正孔対が発生した場合には、Ｎ−Ｐ−Ｎ
型の寄生バイポーラトランジスタ１２１では、発生した
電子・正孔対のうち電子はドレイン（ソース・ドレイン
拡散層領域１１４）に引き抜かれる。ところが正孔はチ
ャネル形成領域１１２に停滞した状態になる。このチャ
ネル形成領域１１２はＮ−Ｐ−Ｎ型の寄生バイポーラト
ランジスタ１２１のベース１２２に相当する。このた
め、停滞した正孔によってベース１２２のポテンシャル
が上昇して、Ｎ−Ｐ−Ｎ型の寄生バイポーラトランジス
タ１２１が動作する。この結果、ソース・ドレイン拡散
層領域１１３，１１４間のチャネル形成領域１１２が導
通状態になって、保持されていたデータが消失する。
またはドレイン近傍の強電界によってチャネル形成領域
１１２に電子・正孔対が発生した場合には、Ｎ−Ｐ−Ｎ
型の寄生バイポーラトランジスタ１２１では、発生した
電子・正孔対のうち電子はドレイン（ソース・ドレイン
拡散層領域１１４）に引き抜かれる。ところが正孔はチ
ャネル形成領域１１２に停滞した状態になる。このチャ
ネル形成領域１１２はＮ−Ｐ−Ｎ型の寄生バイポーラト
ランジスタ１２１のベース１２２に相当する。このた
め、停滞した正孔によってベース１２２のポテンシャル
が上昇して、Ｎ−Ｐ−Ｎ型の寄生バイポーラトランジス
タ１２１が動作する。この結果、ソース・ドレイン拡散
層領域１１３，１１４間のチャネル形成領域１１２が導
通状態になって、保持されていたデータが消失する。
【０００５】上記のような現象は、ダイナミックＲＡＭ
のアクセストランジスタに限らず、例えばＳＯＩ基板に
搭載したスタティックＲＡＭのアクセストランジスタに
も同様にして現れる。
のアクセストランジスタに限らず、例えばＳＯＩ基板に
搭載したスタティックＲＡＭのアクセストランジスタに
も同様にして現れる。
【０００６】本発明は、ＳＯＩ基板に形成した半導体メ
モリ装置であって、データ保持特性やソフトエラー耐性
等に優れた信頼性の高い半導体メモリ装置を提供するこ
とを目的とする。
モリ装置であって、データ保持特性やソフトエラー耐性
等に優れた信頼性の高い半導体メモリ装置を提供するこ
とを目的とする。
【０００７】
【課題を解決するための手段】本発明は、上記目的を達
成するためになされたものである。すなわち、ＳＯＩ基
板のシリコン層上に形成した電極と、この電極の両側の
シリコン層に形成した拡散層領域の一方側とに電荷を蓄
積するすることでデータを保持する半導体メモリ装置で
あって、シリコン層をＮ形のシリコン層で形成し、かつ
各拡散層領域をＰ形の拡散層領域で形成したものであ
る。
成するためになされたものである。すなわち、ＳＯＩ基
板のシリコン層上に形成した電極と、この電極の両側の
シリコン層に形成した拡散層領域の一方側とに電荷を蓄
積するすることでデータを保持する半導体メモリ装置で
あって、シリコン層をＮ形のシリコン層で形成し、かつ
各拡散層領域をＰ形の拡散層領域で形成したものであ
る。
【０００８】その一例として、ＳＯＩ基板のシリコン層
にアクセストランジスタを形成したダイナミックＲＡＭ
のメモリセルよりなる半導体メモリ装置であって、アク
セストランジスタのチャネル形成領域を上記シリコン層
で形成するとともに、チャネル形成領域の両側のシリコ
ン層にアクセストランジスタのソース・ドレイン拡散層
領域になるＰ形の拡散層領域を形成したものである。
にアクセストランジスタを形成したダイナミックＲＡＭ
のメモリセルよりなる半導体メモリ装置であって、アク
セストランジスタのチャネル形成領域を上記シリコン層
で形成するとともに、チャネル形成領域の両側のシリコ
ン層にアクセストランジスタのソース・ドレイン拡散層
領域になるＰ形の拡散層領域を形成したものである。
【０００９】または、ＳＯＩ基板のシリコン層にアクセ
ストランジスタを形成したスタティックＲＡＭのメモリ
セルよりなる半導体メモリ装置であって、アクセストラ
ンジスタのチャネル形成領域をシリコン層で形成すると
ともに、チャネル形成領域の両側のシリコン層に、アク
セストランジスタのソース・ドレイン拡散層領域になる
Ｐ形の拡散層領域を形成したものである。
ストランジスタを形成したスタティックＲＡＭのメモリ
セルよりなる半導体メモリ装置であって、アクセストラ
ンジスタのチャネル形成領域をシリコン層で形成すると
ともに、チャネル形成領域の両側のシリコン層に、アク
セストランジスタのソース・ドレイン拡散層領域になる
Ｐ形の拡散層領域を形成したものである。
【００１０】
【作用】上記構成の半導体メモリ装置のアクセストラン
ジスタは、ＳＯＩ基板に形成されているので、回路の寄
生容量が小さくなる。またアクセストランジスタのチャ
ネル形成領域をＳＯＩ基板のシリコン層で形成し、シリ
コン層に形成されるアクセストランジスタのソース・ド
レイン拡散層領域をＰ形の拡散層領域で形成したことに
より、アクセストランジスタはＰＭＯＳトランジスタに
なる。したがってアクセストランジスタに発生する寄生
バイポーラトランジスタは、Ｐ−Ｎ−Ｐ型のバイポーラ
トランジスタになる。
ジスタは、ＳＯＩ基板に形成されているので、回路の寄
生容量が小さくなる。またアクセストランジスタのチャ
ネル形成領域をＳＯＩ基板のシリコン層で形成し、シリ
コン層に形成されるアクセストランジスタのソース・ド
レイン拡散層領域をＰ形の拡散層領域で形成したことに
より、アクセストランジスタはＰＭＯＳトランジスタに
なる。したがってアクセストランジスタに発生する寄生
バイポーラトランジスタは、Ｐ−Ｎ−Ｐ型のバイポーラ
トランジスタになる。
【００１１】上記アクセストランジスタでは、データを
保持しているときにα線またはドレイン近傍の強電界に
よってチャネル形成領域に電子・正孔対が発生した場合
に、正孔がキャリアになる。よって正孔はドレイン領域
に引き抜かれる。また電子は正孔よりも拡散係数が大き
いので、チャネル形成領域に停滞しない。すなわち、寄
生バイポーラトランジスタの電流増幅率ｈFEが小さいの
で、実使用レベルでは、寄生バイポーラトランジスタに
よってリーク電流は増幅されない。このようにＰ−Ｎ−
Ｐ型の寄生バイポーラトランジスタは、Ｎ−Ｐ−Ｎ型の
寄生バイポーラトランジスタのように容易に動作しない
ので、半導体メモリ装置では、データの消失が起き難く
なるとともに、ソフトエラー耐性が高まる。
保持しているときにα線またはドレイン近傍の強電界に
よってチャネル形成領域に電子・正孔対が発生した場合
に、正孔がキャリアになる。よって正孔はドレイン領域
に引き抜かれる。また電子は正孔よりも拡散係数が大き
いので、チャネル形成領域に停滞しない。すなわち、寄
生バイポーラトランジスタの電流増幅率ｈFEが小さいの
で、実使用レベルでは、寄生バイポーラトランジスタに
よってリーク電流は増幅されない。このようにＰ−Ｎ−
Ｐ型の寄生バイポーラトランジスタは、Ｎ−Ｐ−Ｎ型の
寄生バイポーラトランジスタのように容易に動作しない
ので、半導体メモリ装置では、データの消失が起き難く
なるとともに、ソフトエラー耐性が高まる。
【００１２】
【実施例】本発明の第１の実施例を、図１の概略構成断
面図より説明する。図では、半導体メモリ装置の一例と
して、スタックトキャパシタセルを有するダイナミック
ＲＡＭのメモリセル１を示す。
面図より説明する。図では、半導体メモリ装置の一例と
して、スタックトキャパシタセルを有するダイナミック
ＲＡＭのメモリセル１を示す。
【００１３】図に示すように、ＳＯＩ基板１１は、絶縁
基体１２と、この絶縁基体１２の上層の一部分に形成し
たＮ形のシリコン層１３とにより構成されている。Ｎ形
のシリコン層１３の上面には、ゲート絶縁膜１４を介し
てゲート電極１５が形成されている。また上記ゲート電
極の両側の上記Ｎ形のシリコン層１３には、Ｐ形の拡散
層領域１６，１７が形成されている。このＰ形の拡散層
領域１６，１７がソース・ドレイン領域になる。また上
記Ｐ形の拡散層領域１６，１７間のＮ形のシリコン層１
３がチャネル形成領域１８になる。上記構成の如くに、
アクセストランジスタ２が構成されている。また上記シ
リコン層１３の側周に形成されている絶縁基体１２が素
子分離領域１９になる。この素子分離領域１９上には、
ワード線２０が配設されている。
基体１２と、この絶縁基体１２の上層の一部分に形成し
たＮ形のシリコン層１３とにより構成されている。Ｎ形
のシリコン層１３の上面には、ゲート絶縁膜１４を介し
てゲート電極１５が形成されている。また上記ゲート電
極の両側の上記Ｎ形のシリコン層１３には、Ｐ形の拡散
層領域１６，１７が形成されている。このＰ形の拡散層
領域１６，１７がソース・ドレイン領域になる。また上
記Ｐ形の拡散層領域１６，１７間のＮ形のシリコン層１
３がチャネル形成領域１８になる。上記構成の如くに、
アクセストランジスタ２が構成されている。また上記シ
リコン層１３の側周に形成されている絶縁基体１２が素
子分離領域１９になる。この素子分離領域１９上には、
ワード線２０が配設されている。
【００１４】上記アクセストランジスタ２を覆う状態
に、第１の層間絶縁膜２１が形成されている。この第１
の層間絶縁膜２１上には、キャパシタ２２が形成されて
いる。キャパシタ２２は、上記Ｐ形の拡散層領域１７上
の第１の層間絶縁膜２１に設けたコンタクトホール２３
を通じて当該Ｐ形の拡散層領域１７に接続する蓄積ノー
ド２４と、この蓄積ノード２４の表面に形成したキャパ
シタ絶縁膜２５と、このキャパシタ絶縁膜２５の表面に
形成したセルプレート２６とより成る。
に、第１の層間絶縁膜２１が形成されている。この第１
の層間絶縁膜２１上には、キャパシタ２２が形成されて
いる。キャパシタ２２は、上記Ｐ形の拡散層領域１７上
の第１の層間絶縁膜２１に設けたコンタクトホール２３
を通じて当該Ｐ形の拡散層領域１７に接続する蓄積ノー
ド２４と、この蓄積ノード２４の表面に形成したキャパ
シタ絶縁膜２５と、このキャパシタ絶縁膜２５の表面に
形成したセルプレート２６とより成る。
【００１５】また上記キャパシタ２２を覆う状態に、上
記第１の層間絶縁膜２１上には、第２の層間絶縁膜２７
が形成されている。上記Ｐ形の拡散層領域１６上の上記
第１，第２の層間絶縁膜２１，２７には、コンタクトホ
ール２８が形成されている。このコンタクトホール２８
を通じて上記Ｐ形の拡散層領域１６に接続するビット線
２９が、当該第２の層間絶縁膜２７上に形成されてい
る。
記第１の層間絶縁膜２１上には、第２の層間絶縁膜２７
が形成されている。上記Ｐ形の拡散層領域１６上の上記
第１，第２の層間絶縁膜２１，２７には、コンタクトホ
ール２８が形成されている。このコンタクトホール２８
を通じて上記Ｐ形の拡散層領域１６に接続するビット線
２９が、当該第２の層間絶縁膜２７上に形成されてい
る。
【００１６】上記構成のアクセストランジスタ２は、Ｓ
ＯＩ基板１１に搭載されているので、回路の寄生容量が
小さくなる。またアクセストランジスタ２のチャネル形
成領域１８をＳＯＩ基板１１のＮ形のシリコン層１３で
形成し、チャネル形成領域１８の両側のＮ形のシリコン
層１３にＰ形の拡散層領域（ソース・ドレイン拡散層領
域）１６，１７を形成したことにより、アクセストラン
ジスタ２はＰＭＯＳトランジスタになる。
ＯＩ基板１１に搭載されているので、回路の寄生容量が
小さくなる。またアクセストランジスタ２のチャネル形
成領域１８をＳＯＩ基板１１のＮ形のシリコン層１３で
形成し、チャネル形成領域１８の両側のＮ形のシリコン
層１３にＰ形の拡散層領域（ソース・ドレイン拡散層領
域）１６，１７を形成したことにより、アクセストラン
ジスタ２はＰＭＯＳトランジスタになる。
【００１７】したがって図２に示すように、アクセスト
ランジスタ２に発生する寄生バイポーラトランジスタ４
１は、例えばＰ形の拡散層領域１６がエミッタになり、
Ｐ形の拡散層領域１７がコレクタになる。またチャネル
形成領域１８がベースになる。このため、寄生バイポー
ラトランジスタ４１はＰ−Ｎ−Ｐ型のバイポーラトラン
ジスタになる。
ランジスタ２に発生する寄生バイポーラトランジスタ４
１は、例えばＰ形の拡散層領域１６がエミッタになり、
Ｐ形の拡散層領域１７がコレクタになる。またチャネル
形成領域１８がベースになる。このため、寄生バイポー
ラトランジスタ４１はＰ−Ｎ−Ｐ型のバイポーラトラン
ジスタになる。
【００１８】上記アクセストランジスタ２では、例えば
データを保持しているときにα線またはドレイン近傍の
強電界によってチャネル形成領域１８に電子・正孔対が
発生した場合に、正孔がキャリアになる。したがって、
正孔はドレイン領域（Ｐ形の拡散層領域１６）に引き抜
かれる。また電子は正孔よりも拡散係数が大きいので、
チャネル形成領域１８に停滞しない。すなわち、寄生バ
イポーラトランジスタ４１の電流増幅率ｈFEは小さいの
で、実使用レベルでは、寄生バイポーラトランジスタ４
１によってリーク電流は増幅されない。
データを保持しているときにα線またはドレイン近傍の
強電界によってチャネル形成領域１８に電子・正孔対が
発生した場合に、正孔がキャリアになる。したがって、
正孔はドレイン領域（Ｐ形の拡散層領域１６）に引き抜
かれる。また電子は正孔よりも拡散係数が大きいので、
チャネル形成領域１８に停滞しない。すなわち、寄生バ
イポーラトランジスタ４１の電流増幅率ｈFEは小さいの
で、実使用レベルでは、寄生バイポーラトランジスタ４
１によってリーク電流は増幅されない。
【００１９】この結果、上記寄生バイポーラトランジス
タ４１は、従来のＮＭＯＳトランジスタよりなるアクセ
ストランジスタ（図示せず）に生じるＮ−Ｐ−Ｎ型の寄
生バイポーラトランジスタのように、容易に動作しな
い。このため、上記ダイナミックＲＡＭのメモリセル１
では、データの消失が起き難くなるとともに、ソフトエ
ラー耐性が高まる。
タ４１は、従来のＮＭＯＳトランジスタよりなるアクセ
ストランジスタ（図示せず）に生じるＮ−Ｐ−Ｎ型の寄
生バイポーラトランジスタのように、容易に動作しな
い。このため、上記ダイナミックＲＡＭのメモリセル１
では、データの消失が起き難くなるとともに、ソフトエ
ラー耐性が高まる。
【００２０】上記第１の実施例では、一例としてスタッ
クトキャパシタセルを有するダイナミックＲＡＭのメモ
リセル１のアクセストランジスタ２を説明したが、ＳＯ
Ｉ基板１１を用いた他の構造のダイナミックＲＡＭのメ
モリセルにおけるアクセストランジスタ（図示せず）も
ＰＭＯＳトランジスタで構成することにより、上記説明
したと同様の効果が得られる。
クトキャパシタセルを有するダイナミックＲＡＭのメモ
リセル１のアクセストランジスタ２を説明したが、ＳＯ
Ｉ基板１１を用いた他の構造のダイナミックＲＡＭのメ
モリセルにおけるアクセストランジスタ（図示せず）も
ＰＭＯＳトランジスタで構成することにより、上記説明
したと同様の効果が得られる。
【００２１】次に第２の実施例を、図３のレイアウト図
より説明する。図では、半導体メモリ装置の一例とし
て、高負荷抵抗型のスタティックＲＡＭのメモリセル３
を示す。なお図では、駆動トランジスタ４，５とアクセ
ストランジスタ６，７とを示し、ソース配線，データ
線，抵抗素子等の図示は省略する。
より説明する。図では、半導体メモリ装置の一例とし
て、高負荷抵抗型のスタティックＲＡＭのメモリセル３
を示す。なお図では、駆動トランジスタ４，５とアクセ
ストランジスタ６，７とを示し、ソース配線，データ
線，抵抗素子等の図示は省略する。
【００２２】図に示すように、ＳＯＩ基板５１の絶縁基
体５２（ハッチングで示す部分）の上層には、島状に複
数のＮ形のシリコン層５３，５４，５５が形成されてい
る。上記各Ｎ形のシリコン層５３〜５５の上面には、シ
リコン酸化膜よりなるゲート絶縁膜（図示せず）が形成
されている。また上記Ｎ形のシリコン層５３，５４を横
切る状態にワード線７１が形成されている。さらに上記
Ｎ形のシリコン層５４を横切る状態にゲート７２が形成
されていて、上記Ｎ形のシリコン層５５を横切る状態に
ゲート７３が形成されている。
体５２（ハッチングで示す部分）の上層には、島状に複
数のＮ形のシリコン層５３，５４，５５が形成されてい
る。上記各Ｎ形のシリコン層５３〜５５の上面には、シ
リコン酸化膜よりなるゲート絶縁膜（図示せず）が形成
されている。また上記Ｎ形のシリコン層５３，５４を横
切る状態にワード線７１が形成されている。さらに上記
Ｎ形のシリコン層５４を横切る状態にゲート７２が形成
されていて、上記Ｎ形のシリコン層５５を横切る状態に
ゲート７３が形成されている。
【００２３】上記ゲート７２の一方側のＮ形のシリコン
層５４にはＰ形のソース拡散層領域５６が形成されてい
て、ゲート７２の他方側のＮ形のシリコン層５４にはＰ
形の記憶ノード拡散層領域５７が形成されている。また
ゲート７３の一方側のＮ形のシリコン層５５にはＰ形の
ソース拡散層領域５８が形成されていて、ゲート７３の
他方側のＮ形のシリコン層５５にはＰ形の記憶ノード拡
散層領域５９が形成されている。
層５４にはＰ形のソース拡散層領域５６が形成されてい
て、ゲート７２の他方側のＮ形のシリコン層５４にはＰ
形の記憶ノード拡散層領域５７が形成されている。また
ゲート７３の一方側のＮ形のシリコン層５５にはＰ形の
ソース拡散層領域５８が形成されていて、ゲート７３の
他方側のＮ形のシリコン層５５にはＰ形の記憶ノード拡
散層領域５９が形成されている。
【００２４】さらにワード線７１ａ（７１）の両側のＮ
形のシリコン層５３には、ソース・ドレイン拡散層領域
になるＰ形の拡散層領域６０，６１が形成されている。
このＰ形の拡散層領域６０，６１間のＮ形のシリコン層
５３がチャネル形成領域６２になる。さらに上記Ｐ形の
拡散層領域６１と上記Ｐ形の記憶ノード拡散層領域５９
とは上記ゲート７２によって接続されている。
形のシリコン層５３には、ソース・ドレイン拡散層領域
になるＰ形の拡散層領域６０，６１が形成されている。
このＰ形の拡散層領域６０，６１間のＮ形のシリコン層
５３がチャネル形成領域６２になる。さらに上記Ｐ形の
拡散層領域６１と上記Ｐ形の記憶ノード拡散層領域５９
とは上記ゲート７２によって接続されている。
【００２５】またワード線７１ｂ（７１）の両側のＮ形
のシリコン層５４には、ソース・ドレイン拡散層領域に
なるＰ形の拡散層領域６３，６４が形成されている。こ
のうちＰ形の拡散層領域６４は上記Ｐ形の記憶ノード拡
散層領域５７と同一の拡散層で形成される。そしてＰ形
の拡散層領域６３，６４間のＮ形のシリコン層５４がチ
ャネル形成領域６５になる。
のシリコン層５４には、ソース・ドレイン拡散層領域に
なるＰ形の拡散層領域６３，６４が形成されている。こ
のうちＰ形の拡散層領域６４は上記Ｐ形の記憶ノード拡
散層領域５７と同一の拡散層で形成される。そしてＰ形
の拡散層領域６３，６４間のＮ形のシリコン層５４がチ
ャネル形成領域６５になる。
【００２６】上記の如くして、ゲート７２と当該ゲート
７２の下面側のゲート絶縁膜（図示せず）とＰ形のソー
ス拡散層領域５６とドレイン領域になるＰ形の記憶ノー
ド拡散層領域５７とによって駆動トランジスタ４が構成
される。さらにゲート７３と当該ゲート５４の下面側の
ゲート絶縁膜（図示せず）とＰ形のソース拡散層領域５
８とドレイン領域になるＰ形の記憶ノード拡散層領域５
９とによって駆動トランジスタ５が構成される。
７２の下面側のゲート絶縁膜（図示せず）とＰ形のソー
ス拡散層領域５６とドレイン領域になるＰ形の記憶ノー
ド拡散層領域５７とによって駆動トランジスタ４が構成
される。さらにゲート７３と当該ゲート５４の下面側の
ゲート絶縁膜（図示せず）とＰ形のソース拡散層領域５
８とドレイン領域になるＰ形の記憶ノード拡散層領域５
９とによって駆動トランジスタ５が構成される。
【００２７】またＰ形の拡散層領域６０，６１と当該Ｐ
形の拡散層領域６０，６１間のワード線７１ａと当該ワ
ード線７１ａの下面側のゲート絶縁膜（図示せず）とで
アクセストランジスタ６が構成される。さらにＰ形の拡
散層領域６３，６４と当該Ｐ形の拡散層領域６３，６４
間のワード線７１ｂと当該ワード線７１ｂの下面側のゲ
ート絶縁膜（図示せず）とでアクセストランジスタ７が
構成される。
形の拡散層領域６０，６１間のワード線７１ａと当該ワ
ード線７１ａの下面側のゲート絶縁膜（図示せず）とで
アクセストランジスタ６が構成される。さらにＰ形の拡
散層領域６３，６４と当該Ｐ形の拡散層領域６３，６４
間のワード線７１ｂと当該ワード線７１ｂの下面側のゲ
ート絶縁膜（図示せず）とでアクセストランジスタ７が
構成される。
【００２８】上記構成のスタティックＲＡＭのメモリセ
ル３には、Ｐ形のソース拡散層領域５６，５８に接地電
位Ｖｓｓを与えるためのソース配線（図示せず）が設け
られる。さらに抵抗素子（図示せず）を経てＰ形の拡散
層領域６１に電源電位Ｖｃｃを供給する配線（図示せ
ず）と、別の抵抗素子（図示せず）を経てＰ形の拡散層
領域６４に電源電位Ｖｃｃを供給する別の配線（図示せ
ず）とが設けられる。またＰ形の拡散層領域６０に接続
するデータ線（図示せず）と、Ｐ形の拡散層領域６３に
接続する別のデータ線（図示せず）とが設けられる。
ル３には、Ｐ形のソース拡散層領域５６，５８に接地電
位Ｖｓｓを与えるためのソース配線（図示せず）が設け
られる。さらに抵抗素子（図示せず）を経てＰ形の拡散
層領域６１に電源電位Ｖｃｃを供給する配線（図示せ
ず）と、別の抵抗素子（図示せず）を経てＰ形の拡散層
領域６４に電源電位Ｖｃｃを供給する別の配線（図示せ
ず）とが設けられる。またＰ形の拡散層領域６０に接続
するデータ線（図示せず）と、Ｐ形の拡散層領域６３に
接続する別のデータ線（図示せず）とが設けられる。
【００２９】上記構成の各アクセストランジスタ６，７
は、ＳＯＩ基板５１に搭載されているので、回路の寄生
容量が小さくなる。また各アクセストランジスタ６，７
のチャネル形成領域６２，６５をＮ形のシリコン層５
３，５４で形成し、アクセストランジスタ６，７のソー
ス・ドレイン拡散層領域をＰ形の拡散層領域６０，６
１，６３，６４で形成したことにより、アクセストラン
ジスタ６，７はＰＭＯＳトランジスタになる。したがっ
て、アクセストランジスタ６に発生する寄生バイポーラ
トランジスタ（図示せず）は、Ｐ形の拡散層領域６０，
６１がエミッタまたはコレクタになり、チャネル形成領
域６２がベースになるので、Ｐ−Ｎ−Ｐ型のバイポーラ
トランジスタになる。同様に、アクセストランジスタ７
に発生する寄生バイポーラトランジスタ（図示せず）
は、Ｐ形の拡散層領域６３，６４がエミッタまたはコレ
クタになり、チャネル形成領域６５がベースになるの
で、Ｐ−Ｎ−Ｐ型のバイポーラトランジスタになる。
は、ＳＯＩ基板５１に搭載されているので、回路の寄生
容量が小さくなる。また各アクセストランジスタ６，７
のチャネル形成領域６２，６５をＮ形のシリコン層５
３，５４で形成し、アクセストランジスタ６，７のソー
ス・ドレイン拡散層領域をＰ形の拡散層領域６０，６
１，６３，６４で形成したことにより、アクセストラン
ジスタ６，７はＰＭＯＳトランジスタになる。したがっ
て、アクセストランジスタ６に発生する寄生バイポーラ
トランジスタ（図示せず）は、Ｐ形の拡散層領域６０，
６１がエミッタまたはコレクタになり、チャネル形成領
域６２がベースになるので、Ｐ−Ｎ−Ｐ型のバイポーラ
トランジスタになる。同様に、アクセストランジスタ７
に発生する寄生バイポーラトランジスタ（図示せず）
は、Ｐ形の拡散層領域６３，６４がエミッタまたはコレ
クタになり、チャネル形成領域６５がベースになるの
で、Ｐ−Ｎ−Ｐ型のバイポーラトランジスタになる。
【００３０】したがって、上記アクセストランジスタ
６，７では、データを保持しているときにα線またはド
レイン近傍の強電界によってチャネル形成領域６２，６
５に電子・正孔対が発生した場合に、正孔がキャリアに
なる。この正孔はドレイン領域（Ｐ形の拡散層領域６
０，６３）に引き抜かれる。また電子は正孔よりも拡散
係数が大きいので、チャネル形成領域６２，６５に停滞
しない。すなわち、寄生バイポーラトランジスタの電流
増幅率ｈFEは小さいので、実使用レベルでは、寄生バイ
ポーラトランジスタによってリーク電流は増幅されな
い。この結果、Ｐ−Ｎ−Ｐ型の寄生バイポーラトランジ
スタは、Ｎ−Ｐ−Ｎ型の寄生バイポーラトランジスタの
ように容易に動作しない。このため、上記スタティック
ＲＡＭのメモリセル３では、データの消失が起き難くな
るとともに、ソフトエラー耐性が高まる。
６，７では、データを保持しているときにα線またはド
レイン近傍の強電界によってチャネル形成領域６２，６
５に電子・正孔対が発生した場合に、正孔がキャリアに
なる。この正孔はドレイン領域（Ｐ形の拡散層領域６
０，６３）に引き抜かれる。また電子は正孔よりも拡散
係数が大きいので、チャネル形成領域６２，６５に停滞
しない。すなわち、寄生バイポーラトランジスタの電流
増幅率ｈFEは小さいので、実使用レベルでは、寄生バイ
ポーラトランジスタによってリーク電流は増幅されな
い。この結果、Ｐ−Ｎ−Ｐ型の寄生バイポーラトランジ
スタは、Ｎ−Ｐ−Ｎ型の寄生バイポーラトランジスタの
ように容易に動作しない。このため、上記スタティック
ＲＡＭのメモリセル３では、データの消失が起き難くな
るとともに、ソフトエラー耐性が高まる。
【００３１】上記第２の実施例では、一例として高抵抗
負荷型のスタティックＲＡＭのメモリセル３を説明した
が、ＳＯＩ基板を用いた他の構造のスタティックＲＡＭ
のメモリセルにおけるアクセストランジスタもＰＭＯＳ
トランジスタで構成することにより、上記説明したと同
様の効果が得られる。
負荷型のスタティックＲＡＭのメモリセル３を説明した
が、ＳＯＩ基板を用いた他の構造のスタティックＲＡＭ
のメモリセルにおけるアクセストランジスタもＰＭＯＳ
トランジスタで構成することにより、上記説明したと同
様の効果が得られる。
【００３２】また例えば、ＳＯＩ基板のシリコン層がＮ
形のシリコン層で形成されるとともに、Ｎ形のシリコン
層上に形成した電極（例えば不揮発性記憶装置のフロー
ティングゲートとコントロールゲート）の両側の上記Ｎ
形のシリコン層にＰ形の拡散層領域（例えば不揮発性記
憶装置のソース・ドレイン拡散層領域）が形成されてい
る。
形のシリコン層で形成されるとともに、Ｎ形のシリコン
層上に形成した電極（例えば不揮発性記憶装置のフロー
ティングゲートとコントロールゲート）の両側の上記Ｎ
形のシリコン層にＰ形の拡散層領域（例えば不揮発性記
憶装置のソース・ドレイン拡散層領域）が形成されてい
る。
【００３３】このような構造の半導体メモリ装置では、
Ｎ形のシリコン層に生じる寄生バイポーラトランジスタ
は、Ｐ−Ｎ−Ｐ型の寄生バイポーラトランジスタにな
る。この結果、Ｐ形の拡散層領域間のＮ形のシリコン層
（例えば不揮発性記憶装置のチャネル形成領域）に電子
・正孔対が生じたときに、上記第１，第２の実施例で説
明したと同様に、正孔はキャリアとしてドレイン領域側
に引き寄せられる。一方電子は、正孔よりも拡散係数が
大きいので、チャネル形成領域に留まらない。このた
め、寄生バイポーラトランジスタが動作することがなく
なるので、例えば半導体メモリ装置が不揮発性記憶装置
の場合には、データの読み出し時に動作不良を引き起こ
すことがなくなる。
Ｎ形のシリコン層に生じる寄生バイポーラトランジスタ
は、Ｐ−Ｎ−Ｐ型の寄生バイポーラトランジスタにな
る。この結果、Ｐ形の拡散層領域間のＮ形のシリコン層
（例えば不揮発性記憶装置のチャネル形成領域）に電子
・正孔対が生じたときに、上記第１，第２の実施例で説
明したと同様に、正孔はキャリアとしてドレイン領域側
に引き寄せられる。一方電子は、正孔よりも拡散係数が
大きいので、チャネル形成領域に留まらない。このた
め、寄生バイポーラトランジスタが動作することがなく
なるので、例えば半導体メモリ装置が不揮発性記憶装置
の場合には、データの読み出し時に動作不良を引き起こ
すことがなくなる。
【００３４】
【発明の効果】以上、説明したように本発明によれば、
アクセストランジスタをＳＯＩ基板に形成したダイナミ
ックＲＡＭやスタティックＲＡＭ等の半導体メモリ装置
では、アクセストランジスタのチャネル形成領域をＳＯ
Ｉ基板のＮ形のシリコン層で形成し、同拡散層領域（ソ
ース・ドレイン拡散層領域）をＰ形の拡散層領域で形成
することにより、アクセストランジスタに発生する寄生
バイポーラトランジスタはＰ−Ｎ−Ｐ型のものになる。
したがって、寄生バイポーラトランジスタの電流増幅率
ｈFEは小さいので、実使用レベルでは、寄生バイポーラ
トランジスタによってリーク電流は増幅されない。この
結果、寄生バイポーラトランジスタは容易に動作しない
ので、データの消失が起き難くなり、かつソフトエラー
耐性を高めることができる。よって、半導体メモリ装置
の信頼性の向上を図ることが可能になる。
アクセストランジスタをＳＯＩ基板に形成したダイナミ
ックＲＡＭやスタティックＲＡＭ等の半導体メモリ装置
では、アクセストランジスタのチャネル形成領域をＳＯ
Ｉ基板のＮ形のシリコン層で形成し、同拡散層領域（ソ
ース・ドレイン拡散層領域）をＰ形の拡散層領域で形成
することにより、アクセストランジスタに発生する寄生
バイポーラトランジスタはＰ−Ｎ−Ｐ型のものになる。
したがって、寄生バイポーラトランジスタの電流増幅率
ｈFEは小さいので、実使用レベルでは、寄生バイポーラ
トランジスタによってリーク電流は増幅されない。この
結果、寄生バイポーラトランジスタは容易に動作しない
ので、データの消失が起き難くなり、かつソフトエラー
耐性を高めることができる。よって、半導体メモリ装置
の信頼性の向上を図ることが可能になる。
【図１】第１の実施例の概略構成断面図である。
【図２】寄生バイポーラトランジスタの説明図である。
【図３】第２の実施例のレイアウト図である。
【図４】課題の説明図である。
１ ダイナミックＲＡＭのメモリセル ２ アクセストランジスタ ３ スタティックＲＡＭのメモリセル ６ アクセストランジスタ ７ アクセストランジスタ １１ ＳＯＩ基板 １３ Ｎ形のシリコン層 １５ ゲート電極 １６ Ｐ形の拡散層領域 １７ Ｐ形の拡散層領域 １８ チャネル形成領域 ５１ ＳＯＩ基板 ５３ Ｎ形のシリコン層 ５４ Ｎ形のシリコン層 ５５ Ｎ形のシリコン層 ６０ Ｐ形の拡散層領域 ６１ Ｐ形の拡散層領域 ６２ チャネル形成領域 ６３ Ｐ形の拡散層領域 ６４ Ｐ形の拡散層領域 ６５ チャネル形成領域
Claims (3)
- 【請求項１】 ＳＯＩ基板のシリコン層上に形成した電
極と、当該電極の両側の当該シリコン層に形成した拡散
層領域の一方側とに電荷を蓄積するすることでデータを
保持する半導体メモリ装置において、 前記シリコン層をＮ形のシリコン層で形成するととも
に、 前記各拡散層領域をＰ形の拡散層領域で形成したことを
特徴とする半導体メモリ装置。 - 【請求項２】 ＳＯＩ基板のシリコン層にアクセストラ
ンジスタを形成したダイナミックＲＡＭのメモリセルよ
りなる半導体メモリ装置であって、 前記アクセストランジスタのチャネル形成領域を前記シ
リコン層で形成し、 前記チャネル形成領域の両側の前記シリコン層に、前記
アクセストランジスタのソース・ドレイン拡散層領域に
なるＰ形の拡散層領域を形成したことを特徴とする半導
体メモリ装置。 - 【請求項３】 ＳＯＩ基板のシリコン層にアクセストラ
ンジスタを形成したスタティックＲＡＭのメモリセルよ
りなる半導体メモリ装置であって、 前記アクセストランジスタのチャネル形成領域を前記シ
リコン層で形成し、 前記チャネル形成領域の両側の前記シリコン層に、前記
アクセストランジスタのソース・ドレイン拡散層領域に
なるＰ形の拡散層領域を形成したことを特徴とする半導
体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4197708A JPH0621400A (ja) | 1992-06-30 | 1992-06-30 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4197708A JPH0621400A (ja) | 1992-06-30 | 1992-06-30 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621400A true JPH0621400A (ja) | 1994-01-28 |
Family
ID=16379042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4197708A Pending JPH0621400A (ja) | 1992-06-30 | 1992-06-30 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621400A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8248875B2 (en) | 2008-08-28 | 2012-08-21 | Elpida Memory, Inc. | Semiconductor memory device having floating body type NMOS transistor |
-
1992
- 1992-06-30 JP JP4197708A patent/JPH0621400A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8248875B2 (en) | 2008-08-28 | 2012-08-21 | Elpida Memory, Inc. | Semiconductor memory device having floating body type NMOS transistor |
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