KR100636777B1 - 동작 강화기를 갖는 반도체 전류-스위칭 디바이스 및 그방법 - Google Patents

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Abstract

고집적 SRAM 셀과 전력 사이리스터 구조를 포함한, 다양한 반도체 회로를 구현하기 위해 신규한 소면적 NDR에 기초한 회로가 사용될 수 있다. 일 실시예에서, NDR에 기초한 회로는 용량 결합된 게이트 지원형 턴 오프 턴 온 메커니즘을 갖는 얇은 수직 PNPN 구조(10)를 사용한다. 이 신규한 셀에 기초한 SRAM은 셀 면적, 대기 전류, 아키텍쳐, 속도 및 제조 프로세스면에서, 동일 용량의 DRAM과 견줄 만하다. 일 실시예에서, NDR에 기초한 SRAM 셀은 단지 두 개의 소자로 구성되고, 고속 및 저전압으로 동작할 수 있으며, 양호한 잡음 마진을 갖고, 제조 프로세스면에서 메인 스트림 CMOS와 호환 가능하다. 이 셀은 대기 소비 전력을 상당히 감소시킨다.
SRAM 셀, 사이리스터 구조, NDR, PNPN 구조, 워드 라인, 비트 라인

Description

동작 강화기를 갖는 반도체 전류-스위칭 디바이스 및 그 방법{SEMICONDUCTOR CURRENT-SWITCHING DEVICE HAVING OPERATIONAL ENHANCER AND METHOD THERE-FOR}
본 발명은 미국의 국방 연구 프로젝트 기구(Defense Research Projects Agency)에서 체결한 계약 MDA 972-95-1-0017에 기하여 미국의 정부 지원 하에서 이루어진 것이다.
본 발명은 네거티브 미분 저항기("NDR") 등의 반도체 전류-스위칭 디바이스의 구성 및 제조 방법, 그리고 이러한 디바이스를 포함하는 SRAM 및 파워 사이리스터(power thyristor) 등의 회로 응용에 관한 것이다.
전자 산업에서는, 고전력, 고성능의 회로를 얻기 위한 노력이 계속되었다. 이와 관련된 상당한 성과가, 실리콘 웨이퍼의 작은 영역 상에 대규모 집적 회로를 제조함으로써 실현되었다. 이러한 종류의 집적 회로는 특정 순서로 행해지는 일련의 단계들을 통해 제조된다. 이러한 다수의 디바이스의 제조 시의 주된 목적은, 가능한 한 작은 면적을 차지하고, 저전원 레벨을 이용하여 저레벨의 전력을 소비하면서도, 훨씬 더 큰 디바이스에 의해 실현되는 속도와 견줄 만한 속도로 수행하는 디바이스를 얻는 것을 포함한다. 이러한 목적을 달성하기 위해, 제조 프로세스의 단계들은, 예를 들면, 엄격한 허용 오차, 품질, 깨끗한 환경 등의 엄격한 요구 조건이 달성되는 것이 보장되도록 하기 위해 엄격히 제어된다.
반도체 디바이스의 회로 구성 및 제조 방법에 있어서의 중요한 부분은, 회로부들 또는 노드들 간의 전류를 스위칭하는 데 사용하는 회로에 관한 것이다. 이러한 스위칭 회로의 구성 및 형성은, 통상적으로, 선택된 노드들 간의 적어도 하나의 PN 접합을 형성하여, 매우 높은 전위에 의해 그 접합부를 통해 전류가 흐르게 됨으로써, 한 노드로부터 다른 노드로 전류가 통과하도록 하는 것에 관련된다. 회로 공간, 소비 전력 및 회로 속도가 주요한 설계 목적인 응용 분야에서는, 전류 스위칭 디바이스의 구성 및 레이아웃이 매우 중요할 수 있다.
종래의 전류 스위칭 회로는 이러한 주요 설계 목적을 훼손하는 경우가 있다. 예를 들면, SRAM은, 주요 설계 목적들 중 적어도 하나를 훼손하는 회로 구성을 포함한다. 4-트랜지스터("4T") 셀 또는 6-트랜지스터("6T") 셀에 기초한 종래의 SRAM은, 2개의 셀-액세스 트랜지스터 외에도, 4개의 교차 연결된 트랜지스터, 또는 2개의 트랜지스터와 2개의 저항기를 갖는다. 이러한 셀들은 주류인 CMOS 기술과 양용될 수 있고, 비교적 낮은 전력 레벨을 소비하며, 저전압 레벨에서 동작하고, 비교적 고속으로 실행된다. 그러나, 4T 및 6T 셀들은, 종래에는 큰 셀 면적을 이용하여 구현되고, 이는 이러한 SRAM의 최대 셀 용량을 크게 제한한다.
다른 SRAM 셀 설계는 NDR(Negative Differential Resistance) 디바이스에 기초한다. 이 설계는, 통상적으로, NDR 디바이스를 포함한 적어도 2개의 능동 소자로 구성된다. NDR 디바이스는 이러한 종류의 SRAM 셀의 전체 성능에 있어서 중요하다. 단순한 바이폴라 트랜지스터에서 복잡한 퀀텀 효과 디바이스까지의 범위의 각종 NDR 디바이스가 도입되었다. NDR계 셀의 가장 큰 장점은, 능동 디바이스 및 상호 접속의 수가 더 적기 때문에, 4T 및 6T 셀보다 더 작은 셀 면적을 가질 수 있다는 것이다. 그러나, 종래의 NDR계 SRAM 셀은, 상업적 SRAM 제품에 그 사용을 금지시키는 많은 문제를 갖는다. 그 문제들 중 몇 가지로서는, 셀의 안정 상태 중 하나 또는 둘 다에 요구되는 큰 전류로 인한 높은 대기 전력 소모; 셀 동작에 필요한 과도하게 높거나 낮은 전압 레벨; 변형물을 제조하기에는 너무 민감하고 잡음 마진이 좋지 않은 안정 상태; 한 상태에서 다른 상태로의 스위칭이 느린 것에 기인한 액세스 속도 제한; 및 복잡한 제조 프로세서로 인한 생산성 및 수율 문제 등을 포함한다.
또한, 사이리스터 등의 NDR 디바이스는, NDR 디바이스의 온 상태 시에, NDR 디바이스가 갖고 있는 전류 밀도가 매우 높을 수 있기 때문에, 전력 제어 응용 분야에서 광범위하게 사용된다. 그러나, 이러한 응용 분야에서의 NDR 디바이스는, 일단 온 상태로 스위칭되면, 전류가 디바이스 유지 전류 이하로 감소될 때까지 그 상태로 남아 있게 되는 큰 곤란점이 있다. 또한, 일반적으로, 주전류가 중단되면, 사이리스터가 차단(OFF) 상태로 되돌아가는데 필요한 시간은 주로 캐리어 라이프타임에 의해 결정되어 너무 길어질 수 있다. 전류를 중단하지 않고서는 디바이스를 스위칭 오프시킬 수 없다는 점과, 이와 관련된 느린 스위칭 속도는 많은 응용 분야에서 심각한 문제가 되고, 이로 인해, 디바이스 구조를 변형하여 능동적이고 신속하게 스위칭 오프될 수 있도록 하는 시도를 행하고 있었다.
본 발명의 일 양상은 위에 언급한 문제를 크게 완화하는 전류-스위칭 배치 및 프로세싱 구현을 제공한다.
본 발명의 일 실시예에 따르면, 반도체 디바이스는 NDR 디바이스 및 제어 포트를 포함한다. NDR 디바이스는 적어도 두 개의 반대 극성의 접촉(contiguous) 영역을 갖고, 제어 포트는 NDR 디바이스의 영역들 중 적어도 하나의 영역에 인접하고 대면하도록 배치된다. 상기 하나의 영역은 두 개의 접촉 영역 간의 경계면을 대면하는 평면을 따르는 단면을 갖고, 제어 포트 및 NDR 디바이스는 단면의 대부분에 걸리는 전위가 제어 포트에 제공된 제어 전압에 응답하여 변경되도록 구성되고 배치된다. 이것의 작용은 통전 모드 및 단전 모드 간의 NDR 디바이스의 스위칭을 강화하는 것이다.
본 발명의 다른 실시예에 따르면, 반도체 디바이스는 메모리 셀의 어레이와 상기 어레이에서 하나 이상의 선택된 셀에 대한 판독 및 기록 액세스를 제공하도록 구성되고 배치되는 제어 회로를 포함한다. 각 셀은, 저장 노드, 저장 노드에 기록을 강화하도록 구성되고 배치된, 전기 용량적으로 스위칭되는 NDR 디바이스, 및 저장 노드와 제어 회로 간의 데이터를 연결하도록 구성되고 배치된 액세스 회로를 구비한다.
본 발명의 또 다른 실시예에 따르면, 반도체 디바이스는 전력 스위치 구조를 포함한다. 전력 스위치 구조는 복수의 결합(combination) NDR 디바이스와 제어 포트 회로를 포함한다. 각 NDR 디바이스는 반대 극성의 적어도 두 개의 접촉 영역을 갖고, 해당 제어 포트는 NDR 디바이스의 영역들 중 적어도 하나의 영역에 인접하고 대면하도록 배치된다. 상기 하나의 영역은 두 개의 접촉 영역 간의 경계면을 대면하는 평면을 따르는 단면을 갖고, 제어 포트 및 NDR 디바이스는 단면 전체에 걸리는 전위가 제어 포트에 제공된 제어 전압에 응답하여 변경되도록 구성되고 배치된다.
본 발명의 상술한 요약은 본 발명의 개시된 각각의 실시예를 특정짓기 위한 것이 아니다. 청구범위의 범주 내에 있는 것으로 의도되는 다양한 다른 양상 중에서, 본 발명은 상술한 구조들을 제조하는 방법들과 그들 각각의 회로 레이아웃에도 관한 것이다.
본 발명은 첨부 도면과 연관하여 발명의 다양한 실시예의 상세한 설명을 고려하면 더 완전히 이해될 수 있다.
도 1은 본 발명과 일치되는 SRAM 셀 배치에서의 예시적인 전류-스위칭 디바이스의 구조도.
도 2는 본 발명과 일치되는 도 1의 예시적인 배치의 회로도.
도 3a 및 도 3b는 각각 도 1의 예시적인 배치의 DC 및 AC 등가 회로도.
도 4는 본 발명과 일치된 예시적인 동작에 따른, 도 1의 회로의 여러 노드들의 파형을 도시한 타이밍도.
도 5는 본 발명의 다른 실시예에 따른 레이아웃 배치도.
도 6 및 도 6a는 도 1에 도시된 구조의 대안으로 사용될 수 있는, 본 발명에 따른 전류-스위칭 디바이스의 부가적인 예를 도시한 도면.
도 7은 본 발명에 따른 다른 예시적인 전류-스위칭 디바이스를 도시한 도면.
도 8은 본 발명의 다른 실시예에 따른 전력 사이리스터 구조도.
본 발명은 다양한 변형예와 대안적인 형태로 변형 가능하지만, 그것의 상세는 도면에 예시로서 도시되고, 상세히 설명될 것이다. 그러나, 설명된 특정 실시예로 본 발명을 한정하지 않는 것으로 이해되어야 한다. 반대로, 본 발명은 이하의 청구범위에 의해 규정된 바와 같이 발명의 본질과 범주 내에 있는 모든 변형, 등가 및 대안을 포함한다.
본 발명은 다중(multiple) PN-형 및 NDR-형 구조와 같은 전류 스위칭 디바이스 및 그 회로 응용에 관한 것이다. 본 발명은, 향상된 온/오프 전류비, 및 온 상태에서 낮은 유지 전류를 갖는 전류 스위칭 디바이스의 필요에 따른 설계 시에 특히 이점이 있는 것으로 밝혀졌다. 온 상태에서 접합부의 포화에 기인하여 느리게 턴 오프되고, 및/또는, 전류가 유지 전류 이하로 감소될 때까지 전혀 턴 오프하지 않을 수 있는 다수의 전류 스위칭 디바이스와는 달리, 본 발명의 일 특징은, 전류 스위칭 디바이스의 영역들 중 적어도 하나의 영역에 인접하여 제공되는 용량 결합 활성화 신호에 응답하여 통전 모드 및 단전 모드 간을 신속하게 변경하는 디바이스에 관한 것이다. 또한, 이러한 변경은 비교적 저전압을 이용하여 일어날 수 있고, 디바이스는 비교적 적은 면적에 구현될 수 있다.
본 발명의 특정 실시예는, NDR 디바이스에 인접한 용량 결합 게이트를 사용하는 NDR 디바이스에 관한 것이다. NDR 디바이스 및 상기 게이트의 배치 및 구조는, 상기 게이트에 제공된 전하가 NDR 구조에 의해서 전류 스위칭의 속도를 개선할 수 있게 한다.
이제 도면을 참조하면, 도 1 및 도 2는, 본 발명에 따른 예시적인 SRAM 셀 배치의 구조도 및 이에 대응하는 회로도를 각각 도시하고 있다. 도 1에 도시된 예시적인 배치는 수직 저장 SRAM 디바이스라고 지칭될 수 있다. 상기 셀은 두 개의 소자, 즉 PNPN-형 NDR 디바이스(10) 및 NMOS-형 액세스(또는 패스) 트랜지스터(12)로 이루어진다. 액세스(또는 패스) 트랜지스터(12)는 제1 워드 라인(WL1)의 일부를 형성하는 게이트(14) 및 기판(16) 내의 N+ 드레인 및 소스 영역을 포함하고, N+ 드레인 영역과 소스 영역 중 하나는 비트 라인(BL)(18)에 연결되어 있다. 수직 NDR 트랜지스터(10)의 최상부에는 공급 또는 기준 전압 Vref로의 디바이스의 상부 단자의 연결에 사용되는 금속층(19)이 있다. NDR 디바이스(10)는 비트 라인(18)에 연결되지 않은 소스 또는 드레인 위에, 액세스 트랜지스터(12)의 일부의 최상부에 수직으로 형성되어 있다. NDR 디바이스는 또한 액세스 트랜지스터에 인접하여 제조될 수 있다.
NDR 디바이스(10)는 전하 플레이트 또는 게이트형 디바이스(20)에 인접한 중간 P 영역을 갖고, 특히 본 실시예에서는 전하 플레이트 또는 게이트형 디바이스(20)에 의해 둘러싸여 있다. 상기 플레이트(20)는 제2 워드 라인(WL2)의 일부를 형성하고, 셀의 두 가지의 안정 상태, 즉 디바이스(10)가 단전 모드 상태에 있는 OFF 상태 및 디바이스(10)가 통전 모드 상태에 있는 ON 상태와 관련하여 이용된다. 저장 노드(24)의 전압은 ON 상태에서 하이 값의 상태에 있고, NDR 디바이스의 유지 전류는 액세스 트랜지스터(12)의 서브-임계 전류에 의해 제공된다.
또한, 도 2는 대안적인 실시예의 레지스터(26)를 도시하고 있고, 이 레지스터(26)는 NDR 디바이스의 유지 전류를 ON 상태로 유지하는 것을 돕는 데 사용된다. 이 방법은 셀 면적을 증가시키지만, 셀의 대기 전류에 대해 보다 양호한 제어력을 제공할 수 있다.
도시된 예에서, 플레이트(20)는 상부 N 영역이 아닌 하부 N+ 영역과 중첩된다. PNPN 디바이스는, 게이트가 PNPN의 P 영역의 전위에 대해 엄격하게 제어하도록 하고, 이 전위가 플레이트(20)를 통한 용량 결합(capacitive coupling)에 의해 조정될 수 있을 만큼 충분히 얇다. 하부 N+ 영역은 셀의 내부 노드이고, 도 2의 저장 노드(24)에 대응한다. 상부 P+ 영역은 기준 전압에 연결된다. WL2는 기록 동작에 이용되는데, 특히 셀에 논리 0을 기록할 때에는 디바이스(10)의 턴 오프를 가속화하고, 셀에 논리 1을 기록할 때에는 디바이스(10)가 저전압에서 턴 온할 수 있게 한다. 대기 모드에서, 워드 라인 및 비트 라인은 비활성 또는 (각 라인이 서로 다를 수 있는) 저전압 레벨의 상태에 있다.
도 3a 및 도 3b는 바이폴라 접합 트랜지스터(10a 및 10b)를 이용하여 도시된, 도 1의 예시적인 배치의 DC 및 AC 회로 모델을 각각 도시하고 있다. 각 모델에서, WL2는 P 영역에서 NDR 디바이스(10)에 용량 결합되어, NDR 디바이스의 단자 간의 전류 스위칭을 강화하고 가속화하는 것이 나타나 있다. DC 및 저주파수(도 3a)에서는, 인접 게이트(도 1의 참조 부호 20)는 PNP 트랜지스터(10a)의 베이스를, 패스 트랜지스터를 통해 비트 라인(BL)에 연결하는 수직 MOSFET(26)로서 모델링되어 있다. 고주파수에서는, 셀의 등가 회로 모델이 도 3b에 도시되어 있고, 도 3b에는 WL2와 PNPN의 P 영역 간의 용량 결합에 대해 간략히 도시되어 있다.
도 4는 본 발명의 다른 양상에 따른 도 1의 회로의 여러 노드들의 파형을 도시하는 타이밍도이다. 이 타이밍도는 상기 셀에 대한 예시적인 판독 및 기록 동작을 도시하고 있다. 판독 동작의 경우, WL1은 저장 노드(24)의 전압을 판독하는 데 사용된다.
기록 1 동작의 경우, 비트선은 로우 상태에 있다. WL1이 하이 레벨로 상승된 후에, WL2에 펄스가 인가된다. 이러한 펄스의 상승 에지는 용량 결합에 의해 P 영역의 전위를 상승시키고, NP 및 하부 PN 접합부가 순방향 바이어스되게 하여, PNPN에서의 공지된 재생 프로세스(regenerative process)를 시작하고, NDR 디바이스가 온되게 한다.
기록 0 동작의 경우, BL은 하이 레벨로 상승하고, WL1은 활성화된다. 이는, 저장 노드의 레벨을 고전압 레벨로 충전시켜 NDR 디바이스가 역바이어스되게 한다. 이어서, WL2에 펄스가 인가된다. 이러한 펄스의 하강 에지는 PNPN의 중간 P 영역으로부터 모든 소수 전하를 끌어내 전류의 흐름을 차단한다. 본 실시예에서, 이러한 차단은 PNPN 디바이스가 "박형(thin)"인 경우에만 행해진다. PNPN은 이러한 동작 후에 차단 상태로 스위치된다. 이러한 턴 오프 동작은, 다중 PN 디바이스의 정규 턴 오프 메커니즘(디바이스 내의 소수 전하의 재조합(recombination))에 좌우되지 않으므로, 고속이면서도 신뢰성이 있다.
도 5는 본 발명의 또 다른 양상에 따른 도 1의 구조에 대한 예시적인 레이아웃 배치를 도시하는 도면이다. 도 1의 구조가 갖는 중요한 이점은, 종래의 SRAM 셀과 비교할 때 셀 면적이 상당히 더 작다는 점에 있다. 이러한 레이아웃과 구조는, 대기 전력(stanby power)을 합리적인 레벨로 소모할 수 있도록 해주며, 변경되는 전압 레벨에 대한 내성, 잡음 마진과, 높은 처리 속도를 제공하도록 구현될 수 있다. 도 5의 구조는 아키텍쳐, 속도 및 제조 프로세스면에서 종래의 DRAM과 유사하다. 더욱이, 회로 실제 면적(circuit real estate)에 있어서, 도 5에 도시된 셀의 풋프린트(footprint)는 많은 종래의 DRAM 셀의 풋프린트만큼 작다.
이러한 셀 구조의 제조는, PNPN 디바이스를 형성하기 위한 추가적인 에피택셜 성장 단계를 이용하는 CMOS 기술에 기초할 수 있고, 이러한 프로세스는 NDR 디바이스에 의해 용량이 대체되는 종래의 적층형 캐패시터 셀과 유사할 수 있다. 일 특정 실시예에 따르면, 각각의 게이트의 저부와 NDR 디바이스의 최상부 사이의 간격(spacing)은 증착된 폴리(deposited poly)의 지정된 오버에칭(timed overetch)에 의해 조정된다. PNPN 디바이스에 인접한 게이트는, 측벽 스페이서 혹은 선택적 에피택시법을 포함한 공지된 방법을 이용하여, 용이하게 제조될 수 있다. 특정 실시예에서, PNPN 디바이스에 인접한 게이트(들)는 이방성 폴리 에칭을 이용하여 제조된다. NDR 디바이스는, 실리콘 필러(pillar)를 에칭하고 이온 주입하는 것에 의한 평면 디바이스 전에, 혹은 예를 들어, 선택적 에피텍셜 성장법에 의한 평면 디바이스 후에, 제조될 수 있다.
도 6은 도 1에 도시된 것의 대안적인 구현을 예시하고 있다. 도 1과 도 6의 구조는, 도 6의 구조가 P 기판에 대하여 평면 방식으로 배치되는 도 1의 NMOSFET(12) 대신에 수직으로 배치되는 NMOSFET(30)를 포함하고 있다는 점에서, 차이가 있다. NMOSFET(30)는 NMOSFET(30)의 바디의 P 영역을 적어도 부분적으로 둘러싸고 있는 게이트(14')를 포함한다. 본 실시예에 따른 판독 및 기록 동작이 도 4에 도시되어 있다. 도 6의 실시예는 보다 복잡한 제조 프로세스를 이용하여 보다 적은 면적에 구현될 수 있다.
일 실시예에 따르면, 도 1과 도 6의 구조 각각에서의 게이트는 NDR 디바이스의 대면 영역(facing region)에 인접하고 있으며, 이 영역에 대해 충분한 크기이므로, 게이트의 전하는 NDR 디바이스의 대상 영역(subject region)의 전체 직경("d") 사이에 걸리는 전위를 제어한다. 즉, 이러한 결과는 NDR 디바이스의 대면 영역의 도핑 농도 뿐만 아니라 상기 대면 영역의 크기 및 근접도와 함께 NDR 디바이스의 두께(간단히 "d"라 함)를 선택함으로써 실현된다. 대안적인 실시예에서, 게이트는 NDR 디바이스의 대면 영역을 부분적으로 둘러쌀 뿐이고, NDR 디바이스는 부분 포위 게이트(nonsurrounding gate)에 의해 제공되는 경감된 용량 결합을 오프셋시키는 감소된 두께를 갖는다. 도 6a는 도 1과 유사한 SRAM 셀 배치에서 본 발명에 따른 부분 포위 게이트 NDR 디바이스의 예시적인 실시예를 도시한다. 박막 SOI(Silicon on Insulator) 기법이 채택되어 PNPN형 NDR 디바이스는 도 1의 수직 구조가 아니라 평면 구조를 갖는다. 본 실시예의 판독 및 기록 동작은 도 4에 도시된 바와 마찬가지이다. 상술한 각각의 구조에서, NDR 디바이스는 어떠한 다양한 형상을 이용해서도 구현될 수 있다.
특정 실시예는 1 볼트의 공급 전압을 이용하고, 각각의 게이트는 200Å 두께의 산화층을 가지며 N+ 도핑된다. 본 실시예의 SRAM 구조의 치수(dimension)가 도 7에 도시되어 있다. 부분 포위 게이트(20")는 내부 저장 노드(24)의 N 영역과 중복되지만, 상부 N 영역과는 중복되지 않는다. NDR 디바이스(10")는 비교적 박형(본 실시예에서는 0.3u)이므로, 게이트는 NDR 디바이스(10")의 P 영역의 전위를 엄격히 제어할 수 있고, 이 전위는 게이트(20")에 대한 용량 결합에 의해 용이하게 조정될 수 있다. 대기 모드에서, BL 및 WL1은 0V에 유지되고, WL2는 -1V에 유지된다. PNPN 디바이스가 오프인 경우, 저장 노드에서의 전압 레벨은 0V에 있다. PNPN 디바이스가 온인 경우, 저장 노드에서의 전압 레벨은 약 0.4V 내지 0.5V에 있다. 액세스 트랜지스터의 임계 전압은 PNPN의 유지 전류가 액세스 트랜지스터의 서브-임계 전류에 의해 제공되도록 설계된다. 이 유지 전류는 um2 당 피코앰프 만큼 낮을 수 있다. 판독 및 기입 동작은 일반적으로 도 4를 참조하여 설명한 바와 마찬가지이고, WL1에 대한 상부 전압 레벨은 3V, BL에 대한 상부 전압 레벨은 2V, WL2(또는 게이트)에 대한 상부 전압 레벨은 2V이다.
전류 스위칭 디바이스의 또 다른 실시예 및 응용에 따르면, 1 기가비트 SRAM은 (도 1, 도 6 및 도 6a 중 하나의) 상기 2 소자 NDR을 기초로 하는 구조와 일치되게 구현된 셀들을 포함하고, 10mA 이하로 동작하는 대기 전류를 이용한 0.2㎛ 기술을 사용하여 구현된다. 종래의 논리 회로(도시되지 않음)는 액세스 신호(워드 및 비트 라인)의 타이밍과 레벨을 제어하는 데 사용된다.
도 8은 본 발명의 또 다른 실시예에 따른, 접속 단자로서 공통 애노드(36)와 공통 캐소드(38)를 갖는 전력 사이리스터 구조이다. 이 디바이스들의 각 애노드들은 컨덕터(44)에 의해 상호 접속된 금속층(42)을 사용하여 구현된다. 이 구조는 복수의 PNPN형 NDR 디바이스를 포함하고, 이들 중 세 개가 참조 부호 40a, 40b, 40c로서 도시되어 있으며, 이들 각각은 공통 애노드(36) 및 캐소드(38) 사이에 끼워져 있다. 이 NDR 디바이스들은 탑 뷰 레이아웃(top view layout)에서 셀, 스트라이프, 또는 셀 및/또는 스트라이프의 각종 조합들일 수 있다. 그런데, 복수의 PNPN형 NDR 디바이스들 각각은, 각 PNPN형 NDR 디바이스의 상부 N 영역에 주로 인접하는 상호 접속된 전하 플레이트(또는 게이트)(48)에 의해 제공되는 각 제어 포트들을 이용하는 도 1의 구조와 유사한 방식으로 구성된다. 전력 사이리스터는 상호 접속된 전하 플레이트(48)에 제공된 활성화 신호에 응답하여 통전 모드와 단전 모드 간을 신속하게 변경한다. 이 방법은, 신속한 상태 변경이 비교적 낮은 전압을 사용하여 실현되기 때문에, 유리하다. 또한, 이러한 유형의 전력 사이리스터는, 고전력 응용 시에는 NDR 디바이스의 개수면에서 쉽게 확장되거나, 저전력 응용 시에는 개수면에서 쉽게 감소될 수 있다.
상술한 다양한 실시예들은 단지 예로서 제공된 것이고, 본 발명을 한정하도록 해석되어서는 안된다. 상기 논의 및 설명에 기초하여, 여기에 도시되고 설명된 실시예들 및 응용들에 제한되지 않고서 본 발명에 다양한 변경 및 수정이 가능함을 본 기술 분야의 당업자들은 쉽게 이해할 것이다. 이와 같은 변경은, 도시된 게이트의 형태, 위치 및 사이즈를 변경하는 것; 전류 스위칭 디바이스에 구조물을 부가하는 것; 전류 스위칭 디바이스 내의 PN부의 수를 증가시키는 것; 및 디바이스 구조 내에서 P 영역과 N 영역을 서로 바꾸어 놓고, 및/또는 NMOSFETS 대신에 PMOSFETS를 사용하는 것을 포함하지만, 반드시 이에 한정되는 것은 아니다. 이와 같은 변경 및 수정들은 이하의 청구항들에 의해 나타내어지는 본 발명의 진정한 사상 및 범위를 벗어나지 않는다.

Claims (22)

  1. 반도체 디바이스에 있어서,
    한 세트의 인접 영역들(101, 102, 103, 104)을 갖는 NDR 디바이스(10)-상기 세트는 반대 극성 영역들과 단부 영역들(101, 104)을 포함함-와,
    상기 NDR 디바이스의 영역들 중 적어도 하나의 영역(103)에 인접 배치되어 그것에 용량 결합(capacitively coupled)하고 그것과 대면하는 제어 포트(20)
    를 포함하고,
    상기 하나의 영역(103)은, 상기 제어 포트(20)로부터의 적어도 하나의 전압 전이가 상기 하나의 영역(103)에 용량 결합됨에 따라 상기 NDR 디바이스가 상기 하나의 영역에 대한 임의의 MOS 반전 채널 형성에 독립적으로 상기 단부 영역들 사이의 전류에 대해 적어도 통전(current passing) 모드에서 단전(current blocking) 모드로 스위칭되도록 적합화된 단면을 갖는 반도체 디바이스.
  2. 제1항에 있어서,
    상기 하나의 영역(103)에 대한 상기 제어 포트(20)로부터의 적어도 하나의 전압 전이는 상기 하나의 영역으로부터의 소수 캐리어들의 유출(outflow)로 귀결되고, 상기 단부 영역들 사이의 전류에 대해 상기 NDR 디바이스를 적어도 통전 모드에서 단전 모드로 스위칭시키는 반도체 디바이스.
  3. 제1항 또는 제2항에 있어서,
    상기 제어 포트와 상기 NDR 디바이스는 상기 제어 포트에 제공된 적어도 하나의 전압 전이에 응답하여 상기 단면의 대부분에 걸리는 전위가 변경되도록 추가로 구성되고 배치된 반도체 디바이스.
  4. 제1항 또는 제2항에 있어서,
    적어도 반대 극성의 두 개의 접촉(contiguous) 영역들을 갖는 적어도 하나의 다른 NDR 디바이스와,
    상기 하나의 다른 NDR 디바이스의 영역들 중 적어도 하나의 영역에 인접하고 그에 대면하여 배치된 또 다른 제어 포트
    를 더 포함하는 반도체 디바이스.
  5. 제1항 또는 제2항에 있어서,
    상기 제어 포트로부터의 적어도 제1 전압 전이를 상기 하나의 영역에 용량 결합시킴에 따라 상기 NDR 디바이스의 통전 모드에서 단전 모드로의 스위칭을 강화시키는 반도체 디바이스.
  6. 제5항에 있어서,
    상기 제어 포트로부터의 적어도 제2 전압 전이를 상기 하나의 영역에 용량 결합시킴에 따라 상기 NDR 디바이스의 단전 모드에서 통전 모드로의 스위칭을 강화시키는 반도체 디바이스.
  7. 제1항 또는 제2항의 반도체 디바이스를 적어도 하나 포함하는 메모리 셀로 구성된 어레이.
  8. 메모리 셀들로 된 어레이로서,
    상기 어레이의 하나 또는 그 이상의 선택된 셀들에서 판독하고 이 셀들에 기입하기 위한 데이터를 제공하도록 구성되고 배치된 데이터 회로를 포함하고-각각의 셀은 저장 노드(24)를 포함함-,
    제1항 또는 제2항의 반도체 디바이스를 포함하며,
    상기 반도체 디바이스는 상기 저장 노드와 상기 데이터 회로 사이에서 데이터를 연결하도록 구성되고 배치된 액세스 회로(12)에 의해 더 특징을 갖는 어레이.
  9. 제8항에 있어서,
    제1 워드 라인, 제2 워드 라인, 상기 제2 워드 라인에 의해 제공되는 전압 전이들에 응답하도록 적합화된 상기 제어 포트에 의해 더 특징을 갖는 상기 반도체 디바이스와,
    상기 제1 워드 라인에 결합된 액세스 게이트를 갖고, 상기 저장 노드와 비트 라인 사이에서 데이터를 연결하도록 구성되고 배치된 상기 액세스 회로
    를 포함하는 어레이.
  10. 제1항 또는 제2항에 있어서,
    적어도 상기 NDR 디바이스는 대좌(pedestal)(10')에 구성되고 배치되며, 기판 위 또는 아래로 연장하고, 상기 용량 결합된 제어 포트(20')가 상기 대좌의 적어도 일부분을 둘러싸는 반도체 디바이스.
  11. 제8항에 있어서,
    상기 저장 노드에 대한 대기(standby) 전류를 제공하도록 적합화된 대기 회로
    를 더 포함하는 어레이.
  12. 제1항 또는 제2항에 있어서,
    SOI(silicon-on-insulator) 구조의 일부로서 절연 재료로 된 층
    을 더 포함하고,
    적어도 상기 NDR 디바이스는 상기 절연 재료에 인접하여 배치되는 반도체 디바이스.
  13. 제1항 또는 제2항에 있어서,
    상기 제어 포트 및 상기 NDR 디바이스는 반도체 전력 스위치의 일부로서 추가로 적합화된 반도체 디바이스.
  14. 제1항 또는 제2항에 있어서,
    상기 NDR 디바이스(10) 및 상기 제어 포트(20)는, 상기 제어 포트(20)가 워드 라인(14)에 응답하도록 적합화되고, 상기 NDR 디바이스(10)가 상기 메모리 셀에 대한 두 가지의 안정 상태를 제공하도록 적합화된 메모리 셀의 일부인 반도체 디바이스.
  15. 반도체 디바이스에서 NDR 디바이스의 접촉 영역들을 통한 전류를 스위칭하는 방법-상기 NDR 디바이스(10)는 상기 영역들 중 적어도 하나의 영역에 용량 결합되고, 그것에 대면하는 제어 포트를 가지며, 또한 단전 모드와 통전 모드를 가짐-에 있어서,
    상기 NDR 디바이스를 통전 모드에서 단전 모드로 스위칭하기 위해 상기 제어 포트로부터의 제1 전압 펄스의 적어도 하나의 에지를 상기 영역들 중 상기 적어도 하나의 영역에 용량 결합시키는 단계와,
    상기 NDR 디바이스를 단전 모드에서 통전 모드로 스위칭하기 위해 상기 제어 포트로부터의 제2 전압 펄스의 적어도 하나의 에지를 상기 영역들 중 상기 적어도 하나의 영역에 용량 결합시키는 단계
    를 포함하고,
    상기 제1 및 제2 전압 펄스의 각각은 공통 극성을 갖는 스위칭 방법.
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