KR101105712B1 - 커패시터리스 디램의 메모리 셀 구조 - Google Patents
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Abstract
본 발명은 동적 유지 특성을 크게 개선한 커패시터리스 메모리 셀 구조체에 관한 것이다.
본 발명의 메모리 셀 구조체는 반도체 기판에 대하여 수직으로 형성된 이미터 영역; 상기 이미터 영역 상에 상기 반도체 기판에 대하여 수직으로 형성된 베이스 영역; 상기 베이스 영역에 대하여 상기 이미터 영역과 반대 방향으로 형성된 컬렉터 영역; 및 상기 베이스 영역 및 상기 컬렉터 영역 사이에 배치된 증폭 영역; 을 포함하며, 상기 증폭 영역은 상기 베이스 영역 및 상기 컬렉터 영역을 형성하는 물질보다 낮은 밴드 갭을 가지는 물질에 의하여 형성되는 것을 특징으로 한다.
본 발명의 메모리 셀 구조체는 동적 유지 특성을 개선하기 위하여 쓰기 동작의 바이어스 전압 조건을 낮추면서도 누설 전류를 감소시켜 데이터의 오염 가능성을 최소화할 수 있다.
본 발명의 메모리 셀 구조체는 반도체 기판에 대하여 수직으로 형성된 이미터 영역; 상기 이미터 영역 상에 상기 반도체 기판에 대하여 수직으로 형성된 베이스 영역; 상기 베이스 영역에 대하여 상기 이미터 영역과 반대 방향으로 형성된 컬렉터 영역; 및 상기 베이스 영역 및 상기 컬렉터 영역 사이에 배치된 증폭 영역; 을 포함하며, 상기 증폭 영역은 상기 베이스 영역 및 상기 컬렉터 영역을 형성하는 물질보다 낮은 밴드 갭을 가지는 물질에 의하여 형성되는 것을 특징으로 한다.
본 발명의 메모리 셀 구조체는 동적 유지 특성을 개선하기 위하여 쓰기 동작의 바이어스 전압 조건을 낮추면서도 누설 전류를 감소시켜 데이터의 오염 가능성을 최소화할 수 있다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로서, 구체적으로는 커패시터리스 디램(capacitorless DRAM)의 메모리 셀 구조에 관한 것이다.
종래의 일반적인 디램(DRAM)은 1개의 트랜지스터와 1개의 커패시터를 포함한다. 이를 1T-1C 구조라 한다. 트랜지스터는 메모리 셀 트랜지스터라 불리며, 비트 라인(bit line)과 메모리 셀 커패시터 간을 연결하거나 차단하는 스위치로서 기능한다. 트랜지스터의 게이트에는 워드 라인(word line)이 연결되며, 워드 라인의 전압에 의하여 스위치로서의 기능이 제어된다.
종래의 디램은 커패시터에 저장된 전하가 소멸되기 전까지의 데이터 보유 시간(data retention time) 또는 셀 보유 시간(cell retention time) 동안 데이터가 보존되며 그 이상의 시간이 경과하면 데이터의 유효성을 보장할 수 없다. 따라서 셀 보유 시간이 경과하기 전에 리프레쉬(refresh) 동작에 의하여 메모리 셀에 저장된 데이터를 보존할 필요가 있으며, 데이터 보유 시간 또는 셀 보유 시간을 연장하는 것이 중요한 목표이다.
디램 셀의 보유 시간을 연장하기 위해서는 디램 셀의 커패시터의 커패시턴스를 크게 할 필요가 있으며, 따라서 커패시터의 단면적을 증가시킬 수 있는 메모리 셀 구조에 관한 연구 개발이 이루어져 왔다.
반도체 소자의 집적도가 증가하는 동안 하나의 메모리 셀에 주어지는 공간은 더욱 감소하는 한편, 디램의 성능을 유지하기 위해서는 커패시터의 단면적을 증가시켜야 하므로 메모리 셀 커패시터를 형성하는 공정은 날로 복잡화하고, 비용 또한 증가하였다.
또한 종래의 디램의 제조 공정의 복잡화로 인하여 디램과 일반적인 로직 트랜지스터와 함께 배치되는 임베디드 칩의 제조 공정은 더욱 어려워졌으며, 이는 집적회로의 소형화를 가로막는 걸림돌이 되었다.
이에 복잡한 공정을 야기하는 커패시터 없이도 데이터를 저장할 수 있는 새로운 개념의 디램이 제안되었으며, 그 중 한 가지가 트랜지스터의 바디(body) 혹은 베이스 (base) 영역에 전하를 저장하는 커패시터리스 디램(capacitorless DRAM)이다.
이러한 커패시터리스 디램은 읽기와 쓰기 동작 시에 발생하는 전류의 메커니즘에 따라 크게 모스(MOS)형과 바이폴라(bipolar)형으로 구분하게 되는데, 먼저 모스형 커패시터리스 디램에 대해 설명하고자 한다.
도 1은 실리콘 온 인슐레이터 (SOI) 기반의 종래의 커패시터리스 DRAM 구조를 도시하는 도면이다.
바닥 절연체 (Bottom Oxide, BOX) 상에 형성된 바디 영역(120), 드레인/소스 영역(140, 150) 및 게이트 전극(130)에 적절한 전압이 인가되어 드레인/소스 영역 (140, 150) 간에 바디 영역(120)을 경유하는 전류가 형성된다.
이 때 전류를 형성하는 반송자(carrier), 즉, 전자(electron) 또는 정공(hole)의 움직임에 따른 충돌 이온화 과정(impact ionization), 열적 생성(thermal generation), 바이어스 조건에 따른 터널링의 일종인 게이트에 유기된 드레인 누설(GIDL, Gate-Induced Drain Leakage) 전류 등에 의하여 생성되는 초과 반송자(excess carrier)가 바디 영역(120)에 축적되어 트랜지스터(100)의 문턱 전압(threshold voltage)을 상승 또는 하강시킬 수 있다.
도 1에 도시된 극성(polarity)을 참고하여 설명하면, 드레인/소스 영역(140, 150)은 n 타입이고, 바디 영역(120)은 p 타입이므로, 게이트 전극(130)에 문턱 전압보다 높은 전압이 인가되고 드레인 영역(150)에 소스 영역(140)보다 높은 전압이 인가되면, 바디 영역(120)에 채널(channel)이 형성되고 채널을 경유하여 드레인 영역(150)으로부터 소스 영역(140)으로 전류가 흐른다. 이 때 주된 반송자는 전자이고, 전자의 흐름은 바이어스 조건에 따라 소스 영역(140)으로부터 드레인 영역(150) 방향으로 형성된다.
채널을 경유하여 이동하며 운동 에너지를 얻은 전자는 바디 영역(120)과 드레인 영역(150) 사이의 경계에서 충돌 이온화 과정을 통하여 새로운 전자 - 정공 쌍(electron - hole pair, EHP)을 생성할 수 있다. 또한, 바이어스 조건에 따라 게이트 전극(130)과 드레인 영역(150)이 겹치는 영역에서 GIDL 현상에 의한 전류가 형성된다. GIDL 현상은 게이트 전극(130)에 인가되는 전압에 의한 강한 전계(electric field)에 의한 밴드간 터널링(band-to-band tunneling)에 의하여 발생한다.
이와 같은 충돌 이온화 과정 또는 밴드간 터널링에 의해 발생한 전류는 전자와 정공의 움직임을 동시에 동반하며, 도 1에 도시된 바에 따르면 전자는 드레인 영역(150) 쪽으로, 정공은 바디 영역(120) 쪽으로 이동한다. 바디 영역(120)에는 시간이 경과함에 따라 많은 수의 초과 정공(excess hole)이 축적되며, 이로 인하여 트랜지스터(100)의 문턱 전압이 감소한다. 이처럼 문턱 전압이 조정된 경우를 "1" 상태라 하고, 문턱 전압이 리셋된 경우를 "0" 상태라 할 수 있다.
바디 영역(120)의 아래에는 바닥 절연체 (BOX)가 형성되어 초과 반송자들이 탈출할 수 있는 경로가 극히 제한된다. 따라서 일정 시간 동안 문턱 전압이 조정된 상태 "1" 상태 또는 "0" 상태가 유지되는데, 이러한 시간을 보유 시간(dynamic retention time)이라 한다. 바디 영역(120)의 초과 반송자는 시간의 경과에 따라 재결합(recombination) 등의 과정에 의하여 소멸된다. 보유 시간은 일반적으로 메모리 셀 구조체(100)의 구조 또는 형태 등에 의하여 결정된다.
트랜지스터(100)를 "1" 상태로 변화시키는 동작을 "1" 쓰기(write)라 하며, "1" 쓰기 동작의 바이어스 조건은, 예를 들어, 게이트 전극(130)에 0.6V, 드레인 영역(150)에 3V, 소스 영역(140)에 0V일 수 있다. 트랜지스터(100)를 "0" 상태로 변화시키는 동작을 "0" 쓰기라 하며, "0" 쓰기 동작의 바이어스 조건은 게이트 전극(130)에 0V가 인가되어 전류의 흐름을 형성하지 않는 것이다.
메모리 장치는 일반적으로 메모리 셀을 어레이 형태(도시되지 않음)로 배열하며, 어레이 내의 동일한 행(row)에 위치하는 트랜지스터들( = 메모리 셀들) 각각의 게이트 전극은 하나의 워드 라인(word line, WL)에 연결되고, 어레이 내의 동일한 열(column)에 위치하는 트랜지스터들 각각의 드레인 영역은 하나의 비트 라인(bit line, BL)에 연결된다.
이 때 하나의 메모리 셀에 "1"을 쓰기 위해서는 그 메모리 셀에 연결되는 워드 라인에 0.6V, 비트 라인에 3V의 전압을 인가해야 하고, 이로 인하여 그 메모리 셀과 동일한 열(column)에 위치한 다른 메모리 셀들의 드레인 영역에도 3V의 전압이 인가된다. 메모리 셀의 드레인 영역에 3V의 전압이 인가되면 게이트 전극에 0V의 전압이 인가되더라도 약한 충돌 이온화 과정 내지는 GIDL 현상이 발생할 수 있어 바디 영역에 정공이 일부 축적될 수 있다.
즉, 하나의 메모리 셀에 "1"을 쓰기 위해서 인가되는 워드 라인 및 비트 라인의 전압은 인접한 다른 메모리 셀의 상태에 영향을 줄 수 있다. 따라서 "0" 상태를 유지해야 하는 메모리 셀의 상태가 영향을 받아 "1" 상태로 원치 않는 변화를 겪을 수 있는 문제점이 있다.
따라서, 하나의 메모리 셀에 대한 쓰기 동작(write operation)이 다른 메모리 셀에 주는 영향을 최소화하는 메모리 장치의 구조, 메모리 장치의 동작 방법에 대한 개발의 필요성이 대두되고 있는 실정이다.
바이폴라형 커패시터리스 디램은 모스형 커패시터리스 디램과 유사한 구조를 가지지만, 읽고 쓰는 전류 발생 메커니즘이 다른 형태이다. 바이폴라형의 베이스 영역은 모스형에서 전하를 저장하는 바디 영역에 대응한다. 바이폴라형의 이미터 영역은 모스형의 소스 영역에 대응하며, 바이폴라형의 컬렉터 영역은 모스형의 드레인 영역에 대응한다. 읽고 쓰는 메커니즘이 다르므로 각 단자에 인가하는 바이어스 전압 역시 모스형과는 다르다.
바이폴라형 커패시터리스 디램 셀의 베이스 영역은 플로팅(floating) 단자이며, 모스의 게이트에 대응하는 워드라인 단자와의 사이에 일정 커패시턴스 값을 가지게 된다. 주로 베이스와 워드라인이 이루는 커패시턴스에 전하가 저장되어 셀의 정보가 유지된다. 모스형에서는 게이트 전계효과에 의한 표면 채널전류에 의해 읽기가 이루어지는 반면, 바이폴라형에서는 베이스 개방 (base open) 바이폴라 트랜지스터의 래치업 혹은 브레이크다운 전류(breakdown current, ICEO)에 의해 읽기와 쓰기가 이루어진다. 베이스와 워드라인이 이루는 커패시턴스에 전하가 저장되어 있는지 여부에 따라, 브레이크다운 전압이 달라지며 이를 이용하여 0과 1을 구분하게 된다.
바이폴라형은 모스형과 유사한 구조를 가지고 있으므로 GIDL과 같은 누설전류에 의해 정보 보존시간이 제한되며, 쓰기 동작에 의해 셀 간에 간섭이 발생하는 현상은 모스형과 동일하다.
본 발명은 모스형에도 동일하게 적용가능하나 주로 바이폴라형 커패시터리스 디램을 대상으로 설명하고자 한다.
종래의 커패시터리스 메모리 셀은 하나의 메모리 셀에 대한 쓰기 동작에 의하여 다른 메모리 셀의 데이터가 오염되는 문제가 있다.
본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로, 쓰기 동작에 의한 주변 메모리 셀의 데이터의 오염을 최소화할 수 있는 바이어스 조건을 제공하는 것을 목적으로 한다. 이에 대한 보다 구체적인 해결책으로서, 쓰기 동작 시의 비트 라인의 바이어스 전압을 낮추어도 원하는 만큼의 쓰기 전류를 얻을 수 있는 커패시터리스 메모리 셀의 구조를 제공하는 것을 목적으로 한다.
본 발명의 또 다른 목적은, 원하는 만큼의 쓰기 전류를 얻기 위한 바이어스 전압을 인가하는 경우에도, 바이어스 전압 상승에 따라 증가하기 마련인 누설 전류를 최소화하는 메모리 셀의 구조를 제공하는 것을 목적으로 한다.
요약하면, 본 발명은 보다 낮은 바이어스 전압에 의하더라도 충분한 쓰기 전류를 얻을 수 있고, 그럼에도 불구하고 누설 전류를 최소화할 수 있는 커패시터리스 메모리 셀의 구조를 제공하는 것을 목적으로 한다.
본 발명의 실시예에 따른 메모리 셀 구조체(200)는 반도체 기판에 대하여 수직으로 형성된 이미터 영역(210), 상기 이미터 영역(210) 상에 상기 반도체 기판에 대하여 수직으로 형성된 베이스 영역(220), 상기 베이스 영역(220)에 대하여 상기 이미터 영역(210)과 반대 방향으로 형성된 컬렉터 영역(240), 및 상기 베이스 영역(220) 및 상기 컬렉터 영역(240) 사이에 배치된 증폭 영역(230)을 포함한다. 여기서 증폭 영역(230)은 베이스 영역(220)의 일부 영역에 해당될 수도 있고, 컬렉터 영역(240)의 일부 또는 전체 영역에 해당될 수 있으며, 또는 베이스 영역(220)의 일부와 컬렉터 영역(240)의 일부 또는 전체에 걸쳐서 존재할 수도 있다. 증폭 영역(230)은 베이스 영역(220)과 컬렉터 영역(240)이 이루는 pn 접합 경계 부근의 베이스 영역을 포함하는 것이 바람직하다. 즉 증폭 영역(230)은 베이스 영역(220)부터 컬렉터 영역(240)까지의 영역 중 특징적인 일부를 나타내며, 베이스 영역(220)과 컬렉터 영역(240)이 아닌 제3의 영역을 의미하는 것으로 한정되지 않는다.
본 발명의 메모리 셀 구조체(200)는 베이스 영역(220)에 인접하게 배치되는 워드 라인 전극(250)을 더 포함하고, 워드 라인 전극(250)과 베이스 영역(220) 간에는 절연체 층(270)이 형성된다.
이미터 영역(210)은 공급 전원(VDD 또는 GND)에 연결되고, 컬렉터 영역(240)은 비트 라인에 연결될 수 있다. 이미터 영역(210)이 n 타입인 경우에는 GND에 연결되고, p 타입인 경우에는 VDD에 연결될 수 있다. 또는 이미터 영역(210)은 제어 신호에 연결될 수도 있다. 이 때 읽기/쓰기 동작을 위하여 이미터 영역(210)에 연결된 제어 신호는 GND 또는 VDD로 인가될 수도 있다.
본 발명의 메모리 셀 구조체(200)는 바이폴라 동작을 이용하여 메모리 셀로서 기능한다.
본 발명의 메모리 셀 구조체(200)는 반도체 기판으로부터 수직으로 배치되는 기둥 형상을 취할 수도 있고, 반도체 기판 상에 배치될 수도 있으나, 이미터 영역(210), 베이스 영역(220) 및 컬렉터 영역(240)이 순서대로 배치된다.
또한 증폭 영역(230)은 반도체 기판 또는 웨이퍼에 대하여 수직으로 형성될 수도 있고, 반도체 기판 상에 나란히 배치될 수도 있다. 이 때 증폭 영역(230)은 반송자가 베이스 영역(220)과 컬렉터 영역(240) 사이에서 이동하는 경로에 대하여 수직인 방향일 수 있다.
베이스 영역(220)과 컬렉터 영역(240) 사이에 배치된 증폭 영역(230)은 베이스 영역(220) 및 컬렉터 영역(240)을 형성하는 물질보다 작은 밴드 갭을 가지는 물질에 의하여 형성될 수 있다. 예를 들어, 베이스 영역(220)과 컬렉터 영역(240)이 실리콘 또는 실리콘 기반의 화합물로 형성되어 있는 경우에, 증폭 영역(230)은 실리콘-게르마늄(Si-Ge)의 화합물로 형성될 수 있다.
증폭 영역(230)은 동일한 바이어스 조건에 대하여 컬렉터 영역(240)으로부터 베이스 영역(220) 방향으로, 또는 베이스 영역(220)으로부터 컬렉터 영역(240)으로 형성되는 전류에 의한 충돌 이온화 과정을 증폭시킬 수 있다. 충돌 이온화 과정에 의하여 발생하는 반송자(정공 또는 전자)는 베이스 영역(220)에 인가되는 전압 또는 전계에 따라 베이스 영역(220)의 표면에 포획된다. 베이스 영역(220)의 표면에 포획된 반송자는 이후의 바이어스 조건의 변화에 따라 베이스 영역(220) 전체에 골고루 분포하게 되며, 베이스 영역(220)을 포함하는 메모리 셀 구조체(200)의 에너지 밴드를 변화시켜 베이스 개방 컬렉터-이미터 간 브레이크다운 전압(breakdown voltage) BV_CEO을 변화시킨다.
본 발명에 따르면 낮은 바이어스 전압에 의하더라도 "1" 쓰기에 충분한 바이어스 전류를 얻을 수 있고, 그럼에도 불구하고 누설 전류를 최소화할 수 있는 커패시터리스 메모리 셀의 구현이 가능하다.
본 발명에 따르면 낮은 바이어스 전압 하에서 "1" 쓰기 동작이 가능하므로 인접한 메모리 셀에 대한 데이터 오염을 줄일 수 있다. 이로 인하여 본 발명의 메모리 셀 구조체는 데이터의 동적 보유 시간(dynamic retention time)을 연장하여 리프레시(refresh) 주기를 연장하는 등 데이터의 유지에 필요한 비용을 절감할 수 있다.
메모리 셀의 쓰기 동작이 낮은 전압 하에서 이루어지기 위해서는 동일 전압 대비 쓰기 전류를 증가시켜야 하는데 이 때 종래의 기술에서는 누설 전류도 함께 증가하는 경향이 있었다. 그러나 본 발명의 메모리 셀 구조체에서는 증폭영역의 작은 밴드갭은 쓰기전류인 충돌이온화 전류는 증대시키는 반면, 주로 워드라인(게이트 단자) 에지 부근(280)에서 표면방향의 전계에 의해 발생하는 GIDL 전류에는 거의 영향을 주지 않는다. 따라서 쓰기동작에 필요한 비트라인 전압을 낮춤으로써 워드라인 에지 부근의 표면방향으로 형성되는 전계를 감소시켜 누설전류의 주된 메커니즘인 GIDL 현상에 의한 누설 전류를 줄이는 효과가 있다.
도 1은 종래의 실리콘 온 인슐레이터(SOI) 기반의 커패시터리스 DRAM의 개요를 도시하는 도면이다.
도 2는 본 발명의 메모리 셀 구조체의 개요를 도시하는 도면이다.
도 3은 도 2의 메모리 셀 구조체의 쓰기 모드의 에너지 밴드의 일 예를 도시하는 도면이다.
도 4는 도 2의 메모리 셀 구조체의 동작 상태의 일 예를 도시하는 도면이다.
도 5는 도 2의 메모리 셀 구조체를 수직 방향으로 내려다본 평면도이다.
도 2는 본 발명의 메모리 셀 구조체의 개요를 도시하는 도면이다.
도 3은 도 2의 메모리 셀 구조체의 쓰기 모드의 에너지 밴드의 일 예를 도시하는 도면이다.
도 4는 도 2의 메모리 셀 구조체의 동작 상태의 일 예를 도시하는 도면이다.
도 5는 도 2의 메모리 셀 구조체를 수직 방향으로 내려다본 평면도이다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 상세하게 설명한다. 그러나, 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
이하의 도면들은 본 발명의 특징을 두드러지게 나타내기 위하여 간략화되고, 다소 과장되게 그려질 수 있으며, 이하의 도면들의 치수는 실제 본 발명의 제품들의 치수와 정확하게 일치하지 않을 수 있다.
당업자라면, 이하의 도면들의 기재로부터 각 구성 요소의 길이, 둘레, 두께 등 치수를 용이하게 변형하여 실제 제품에 적용할 수 있을 것이며, 이러한 변형은 본 발명의 권리 범위에 속할 것임은 당업자에게 자명하다.
도 5는 본 발명의 메모리 셀 구조체(200)를 수직 방향으로 내려다본 평면도이다.
도 5를 참조하면, 컬렉터 영역(240)이 상부에 도시되며, 컬렉터 영역(240)의 하부에 증폭 영역(230), 베이스 영역(220) 및 이미터 영역(210)이 위치한다. 베이스 영역(220)에 소정의 거리만큼 이격된 채로 베이스 영역(220)을 둘러싸도록 워드 라인 전극(250)이 형성된다. 베이스 영역(220)과 워드 라인 전극 사이에는 절연체 층(270)이 위치한다.
도 5의 a-a' 간의 단면이 도 2에 도시된다.
도 2는 본 발명의 메모리 셀 구조체(200)의 개요를 도시하는 도면이다.
도 2를 참조하면, 반도체 기판(도시되지 않음)에 대하여 수직 방향으로 형성된 수직형 메모리 셀 구조체(200)가 도시된다. 이 때 반도체 기판에 대하여 수직형 메모리 셀 구조체(200)를 형성하는 공정은 에피택셜 성장 기법(epitaxial growth)에 의하여 구현될 수도 있고, 기판에 대한 이온 주입(ion implantation) 이후 선택적 식각(selective etching) 공정에 의하여 구현될 수도 있다.
메모리 셀 구조체(200)는 반도체 기판에 대하여 수직으로 형성된 이미터 영역(210), 상기 이미터 영역(210) 상에 상기 반도체 기판에 대하여 수직으로 형성된 베이스 영역(220), 상기 베이스 영역(220)에 대하여 상기 이미터 영역(210)과 반대 방향으로 형성된 컬렉터 영역(240), 및 상기 베이스 영역(220) 및 상기 컬렉터 영역(240) 사이에 배치된 증폭 영역(230)을 포함한다.
본 발명의 메모리 셀 구조체(200)는 베이스 영역(220)에 인접하게 배치되는 워드 라인 전극(250)을 더 포함하고, 워드 라인 전극(250)과 베이스 영역(220) 간에는 절연체 층(270)이 형성된다. 이 때 워드 라인 전극(250)에 인가되는 전압에 의하여 워드 라인 전극(250)과 베이스 영역(220) 간에 절연체 층을 경유하는 전계가 형성되고, 전계에 의하여 베이스 영역(220)에도 소정의 전압이 배분된다. 워드 라인 전극(250)은 메모리 셀 구조체(200)가 셀 어레이(도시되지 않음)를 형성하는 경우, 동일한 행(row) 주소를 가지는 메모리 셀 구조체(200)에 대하여 공통적으로 연결된다. 베이스 영역(220)과 워드 라인 전극(250) 간의 거리는 워드 라인 전극(250)에 인가되는 전압과 그에 따라 절연체 층(270)에 형성되는 전계의 크기를 고려하여 결정된다.
이미터 영역(210)은 공급 전원(VDD 또는 GND)에 연결되고, 컬렉터 영역(240)은 비트 라인에 연결될 수 있다. 이미터 영역(210)이 (도 2에 도시된 바와 같이) n 타입인 경우에는 GND에 연결되고, (도 2에 도시된 바와는 달리) p 타입인 경우에는 VDD에 연결될 수 있다.
베이스 영역(220)과 컬렉터 영역(240) 사이에 배치된 증폭 영역(230)은 베이스 영역(220) 및 컬렉터 영역(240)을 형성하는 물질보다 낮은 밴드 갭을 가지는 물질에 의하여 형성될 수 있다. 예를 들어, 베이스 영역(220)과 컬렉터 영역(240)이 실리콘 또는 실리콘 기반의 화합물로 형성되어 있는 경우에, 증폭 영역(240)은 실리콘-게르마늄(Si-Ge)의 화합물로 형성될 수 있다.
증폭 영역(230)의 에너지 밴드에 의하여 메모리 셀 구조체(200)의 동적 보유 특성(dynamic retention characteristic)이 개선되는 이유를 도 3의 에너지 밴드 다이어그램을 통하여 설명한다.
동적 보유 특성을 설명하기 위하여, 동일한 비트 라인에 의하여 컬렉터 영역이 연결되는 두 개의 메모리 셀 구조체(도시되지 않음)가 있으며, 한 쪽은 "1" 쓰기 모드이고, 다른 한쪽은 데이터 "0" 유지 모드로 설정되었다고 가정한다.
이 때 두 메모리 셀은 다른 행(row)에 위치하므로 "1" 쓰기 모드의 메모리 셀과 "0" 유지 모드의 메모리 셀에 인가되는 워드라인 전압이 서로 다르다. 그러나 "1" 쓰기 모드가 원활하게 이루어지기 위한 컬렉터-이미터 간 바이어스 조건이 VCE_opt 이라고 할 때, "0" 유지/쓰기 모드에 해당하는 메모리 셀의 컬렉터-이미터 간에도 (동일한 비트 라인에 연결되어 있으므로) VCE_opt이 인가된다. 이 때 VCE_opt이 높을수록 공핍 영역(340)의 기울기가 증가하므로 "0" 유지 모드의 셀에서 GIDL 등의 누설전류 메커니즘에 의하여 정공 전류(hole current)가 발생하여 베이스에 정공이 축적될 확률이 급격히 높아진다. 즉, VCE_opt이 높을수록 동일한 열(column)에 위치한 (즉 비트라인을 공유하는) "0" 유지 모드의 메모리 셀이 "1" 쓰기 모드의 영향을 받을 가능성이 높아지며, 데이터의 오염 가능성이 높아진다. 따라서 데이터의 오염 가능성을 낮추기 위해서는 VCE_opt을 낮출 수 있는 해결책이 필요하다.
VCE_opt을 낮추기 위해서 본 발명은 동일한 컬렉터-이미터 간 전압에 대하여 충돌 이온화 과정을 촉진할 수 있는 메모리 셀 구조체를 제안한다.
정적인 의미의 데이터 보유 특성은 메모리 셀 구조체의 크기, 구조 및 형태 등에 의하여 결정되며, 동적 보유 특성은 데이터의 저장 과정에서 발생하는 원치 않는 데이터의 오염을 방지하고자 하는 것이므로, 바이어스 조건 또는 충돌 이온화 과정의 발생을 촉진하는 메모리 셀의 구조 등을 통하여 개선할 수 있다.
도 3은 도 2의 메모리 셀 구조체(200)의 쓰기 모드의 에너지 밴드를 도시하는 다이어그램이다.
도 3에서, Ec는 전도 대역(conduction band)의 에너지 레벨을 나타내고, Ev는 베일런스 대역(valence band)의 에너지 레벨을 나타낸다. Ec와 Ev 간의 에너지 레벨의 차이가 밴드 갭(band gap)으로 나타난다.
도 3의 이미터 영역(310)은 도 2의 이미터 영역(210)의 에너지 레벨에 대응하며, 도 3의 베이스 영역(330)은 도 2의 베이스 영역(220)에 대응한다. 도 3의 컬렉터 영역(360)은 도 2의 컬렉터 영역(240)에 대응하며, 도 3의 증폭 영역(350)은 도 2의 증폭 영역(230)에 대응한다. 도 3의 공핍 영역(depletion region)(320)은 도 2의 이미터 영역(210)과 베이스 영역(220) 사이의 공핍 영역에 대응하며, 도 3의 공핍 영역(340)은 도 2의 베이스 영역(220)과 증폭 영역(230) 사이의 공핍 영역에 대응한다.
도 3에서는 도 2의 메모리 셀 구조체(200)의 이미터 영역(210), 베이스 영역(220), 및 컬렉터 영역(230)이 동일한 화합물(예를 들어, 실리콘)에 의하여 형성된 경우가 도시되었으나, 본 발명의 사상이 도 3의 실시예에 의하여 제한되는 것은 아니다. Bg1은 이미터 영역(310), 베이스 영역(330) 및 컬렉터 영역(360)의 밴드 갭이 동일한 크기임을 나타내는데, 밴드 갭은 해당 영역을 구성하는 물질에 따라 결정된다. 증폭 영역(350)은 보다 작은 밴드 갭(Bg2)을 가지는 물질로 구성되어, Ec와 Ev 간의 간격이 좁다. 공핍 영역(320, 340)의 기울기는 P-N 접합의 빌트 인 포텐셜(built-in potential)과 각 영역(210, 220, 230, 240)에 인가되는 바이어스 전압에 따라 결정된다. 도 3에서는 컬렉터 영역(240)에 인가되는 전압이 이미터 영역(210)에 인가되는 전압보다 높은 경우가 도시된다. 컬렉터 영역(240)과 이미터 영역(210)에 인가되는 전압은 설명의 편의상 VCE_opt 이라고 가정한다.
정공(hole)은 전계에 따라 포텐셜이 낮은 쪽으로 움직이며, 전자를 기준으로 그려진 에너지 밴드 다이어그램에서는 높은 쪽으로 이동한다. 즉, 베이스-컬렉터 사이의 공핍층 영역 부근에서 발생한 정공은 베이스 영역으로 이동하여 축적되게 된다.
"1" 쓰기 모드에서는 컬렉터 영역(240)으로부터 증폭 영역(230)과 베이스 영역(220)을 경유하여 이미터 영역(210) 방향으로 전류가 형성되고, 이 때 충돌 이온화 과정에서 발생하는 전자-정공 쌍(EHP)의 정공이 베이스 영역(220)에 축적된다. 이 때 본 발명이 의도하는 효과는, 컬렉터 영역(240)과 이미터 영역(210) 간의 전위차가 크기 않은 상태에서도 충분한 수의 정공이 베이스 영역(220)에 축적될 수 있는 수준의 충돌이온화 전류를 발생하는 것이다. 충돌이온화 전류의 크기는 대체로 베이스-컬렉터 사이 영역의 전계의 세기가 증가함에 따라 지수함수적으로 (exponentially) 증가하거나 감소한다. 이를 위하여 동일한 바이어스 조건에 대해서 충돌 이온화 과정을 촉진함으로써 보다 높은 수준의 충돌이온화 전류가 발생할 수 있는 구조체(200)가 제안된다. 본 발명의 구조체(200)에 따르면 작은 밴드갭을 가지는 중간영역에서는 작은 전계에서도 충돌이온화 과정이 쉽게 일어나므로 쓰기 동작을 위한 VCE_opt를 줄일 수 있다.
한편, "0" 쓰기 모드에서 워드라인의 전압을 높여 게이트 커패시터에 의해 베이스 표면에 저장된 정공을 전체 베이스 영역으로 유도한 다음, 비트라인, 즉 컬렉터 단자(240)의 전압을 낮추어 베이스-컬렉터 단자 사이에 포워드 바이어스를 인가하여 대부분의 정공이 컬렉터 영역(240)을 통하여 빠져 나가 베이스 영역(220)은 완전 공핍(fully depletion) 에 가까운 상태가 된다. 이때 비트라인을 공유하는 다른 로우(row)에 있는 셀들은 워드라인이 낮은 전압을 유지하고 있으므로, 게이트 커패시터에 저장된 정공을 잃지 않고 데이터를 유지할 수 있다.
요약하면, "0" 쓰기 모드에서는 "1" 이 저장된 메모리 셀에 대한 영향이 상대적으로 적은 반면 "1" 쓰기 모드에서는 "0"이 유지되어야 할 메모리 셀에 대한 데이터 오염 가능성이 높다. 따라서 메모리 셀의 동적 유지 특성을 향상시키기 위해서는 "1" 쓰기 과정에서 인가되는 컬렉터-이미터 간 전압 VCE_opt를 낮추면서도 "1"을 쓰기에 충분한 충돌 이온화 전류를 얻을 수 있어야 한다.
특히 본 발명의 구조체(200)에서는 "1" 쓰기를 위한 컬렉터-이미터 간 전압 VCE_opt를 종래 기술에 비하여 낮출 수 있으므로, 데이터 "0"을 저장하는 메모리 셀의 "0" 데이터의 동적 유지 특성이 향상된다.
도 4는 도 2의 메모리 셀 구조체(200)의 "1" 쓰기 모드의 동작 상태의 일 예를 도시하는 도면이다.
도 2 및 도 3을 참조하여 앞서 설명한 바와 같이, 증폭 영역(230)은 동일한 바이어스 조건에 대하여 컬렉터 영역(240)으로부터 베이스 영역(220) 방향으로 또는 베이스 영역(220)으로부터 컬렉터 영역(240)으로 흐르는 전류에 의한 충돌 이온화 과정을 증폭시킬 수 있다. 도 2 및 도 4에서와 같이 베이스 영역(220)이 P 타입인 경우에는 컬렉터 영역(240)으로부터 베이스 영역(220)으로 전류가 흐르며, 정공이 베이스 영역(220) 내에 다수 분포한다.
도 4를 참조하면, 쓰기 모드에서 충돌 이온화 과정이 충분히 유도된 이후에, 베이스 영역(220)에 인가되는 전압 또는 전계를 급격히 변화시킴으로써, 베이스 영역(220) 전체에 고루 분포하던 정공(260)을 워드라인 단자/전극을 통하여 전압이 유도되는 베이스 영역(220)의 표면에 포획할 수 있다. 보다 구체적으로는, 베이스 영역(220)에 인가되는 전압을 소정의 전압에 이르도록 급격히 낮춤으로써 (예를 들어, -3V) 정공(260)을 베이스 영역(220)의 표면에 집중시킬 수 있다.
도 4에 도시된 동작 모드를 본 명세서에서는 설명의 편의상 유지 모드라 명명하기로 한다. "1" 쓰기 모드 이후의 유지 모드에서는 다수의 정공(260)이 베이스 영역(220)의 표면에 집중된다. 이후 컬렉터-이미터 간 전압을 0V로 하면 베이스에 정공을 공급하는 베이스-컬렉터 간의 충돌이온화 및 GIDL 등에 의한 베이스 전류도 거의 0이 되므로, 베이스 영역(220)의 표면에 분포한 정공(260)은 적어도 유지 시간 동안은 그 상태를 지속할 수 있다.
"1" 쓰기 모드 이후 베이스 영역(220)에 정공의 분포가 증가하면, 메모리 셀 구조체(200)의 에너지 밴드를 변화시켜 셀 구조체(200)의 베이스 개방 컬렉터-이미터 간 브레이크다운 전압(breakdown voltage) BV_CEO을 변화시킨다. 반면 "0" 쓰기 모드를 겪은 셀 구조체(200)의 베이스 영역(220)에는 정공의 분포 정도가 낮으므로 BV_CEO의 변화가 적다. 예를 들어 "1" 쓰기 모드 이후의 BV_CEO는 3.5V이고 "0" 쓰기 모드 이후의 BV_CEO는 5V 일 수 있다.
읽기 모드에서는, 베이스 영역(220)에 인가되는 전압을 0V로 조정하고 컬렉터-이미터 간에 소정의 읽기 전압을 인가한다. 데이터 "1"이 저장된 메모리 셀에서는 베이스 영역(220) 전체에 정공이 분포하여 낮은 컬렉터-이미터 간 전압에 대해서도 다수의 전류가 형성된다. 데이터 "0"이 저장된 메모리 셀에서는 베이스 영역(220)에 분포하는 정공의 수가 적으므로 낮은 컬렉터-이미터 간 전압에 대해서는 전류가 흐르지 않는다. 읽기 모드에서는 동일한 바이어스 전압을 인가한 후 흐르는 컬렉터-이미터 간 전류를 측정하여 메모리 셀에 저장된 데이터가 "0"인지 "1"인지 식별할 수 있다.
읽기 모드에서 데이터 "1"이 저장된 메모리 셀에서는 낮은 컬렉터-이미터 간 전압에 대해서도 충분한 전류가 흐르므로 이 과정에서 충돌 이온화 과정이 재개될 수 있다. 이로 인하여 베이스 영역(220)에는 다시 충분한 수의 정공이 분포하게 된다. 읽기 모드 이후 유지 모드의 전압이 인가되면 (베이스 영역(220)의 전압이 낮아지면) 정공(260)은 다시 베이스 영역(220)의 표면에 포획된다.
따라서 읽기 모드 및 그 이후의 유지 모드를 겪으면서 메모리 셀에 저장된 데이터는 리프레쉬(refresh)되는 효과가 있다.
본 발명의 메모리 셀 구조체(200)의 또 다른 특징으로서 충돌 이온화 과정을 촉진하면서도 누설 전류를 감소시킬 수 있는 점을 들 수 있다. 일반적으로는 충돌 이온화 과정을 촉진하는 조건이 형성되면 게이트 유도 드레인 누설(GIDL) 현상 등 누설 전류가 증가하는 원인으로 작용한다. 즉, 낮은 바이어스 전압에서 높은 바이어스 전류를 얻기 위해서 반도체의 구조를 변형하는 경우 일반적으로는 누설 전류가 증가하여 데이터의 유지 특성을 열화(degrade)하는 것이 일반적인 현상이다.
이는 충돌 이온화 과정이 발생하는 경로와 누설 전류가 발생하는 경로가 일치하거나 유사한 데서 기인하는 것이다. 그러나 본 발명의 구조체(200)는 충돌 이온화 과정이 발생하는 경로를 누설 전류가 발생하는 경로와 차별화함으로써 동적 유지 특성을 향상시키면서도 누설 전류를 감소시켜 정적 유지 특성 또한 향상시키는 효과를 얻을 수 있다.
도 1을 참조하여 종래 기술의 누설 전류 발생 경로를 설명하면, 드레인 영역(150) 중 바디 영역(120)에 인접한 부분은 게이트 전극(130)의 전압에 강하게 영향을 받으므로 이 과정에서 GIDL 현상이 발생한다. GIDL 현상은 일반적으로 드레인 영역(150) 및 바디 영역(120)의 표면으로서 게이트 전극(130)에 인접한 부분에서 주로 발생한다.
한편 도 2를 참조하면, 본 발명의 구조체(200)는 컬렉터 영역(240)과 베이스 영역(220)의 사이에 증폭 영역(230)이 형성되어 워드 라인 전극(250)의 전압에 의한 컬렉터 영역(240)의 영향을 완충하는 역할을 한다. 또한 본 발명의 구조체(200)에서는 충돌 이온화 과정이 컬렉터 영역(240)과 베이스 영역(220)의 경계면 전체에서 이루어지는 반면, GIDL 누설 전류는 게이트 단자 에지 부근의 표면영역에서 주로 이루어지므로 GIDL 누설 전류의 경로를 크게 증가시키지 않으면서 충돌 이온화 과정을 증폭시킬 수 있다.
이 때, 워드 라인 전극(250)의 상단은 증폭 영역(230)의 하단보다 낮게 배치될 수 있다. 이 경우, 워드 라인 전극(250)과 가장 가까운 영역은 베이스 영역(260)에 한정되고, 증폭 영역(230)과는 겹치지 않을 수 있다. 도 2와 같은 구조에 따라 워드 라인 전극(250)으로 인하여 증폭 영역(230)에 미치는 영향을 최소화함으로써 GIDL 누설 전류를 증가시키지 않을 수 있다.
또한 본 발명의 구조체(200)는 제조 공정 상의 편차로 인하여 워드 라인 전극(250)이 베이스 영역(220) 상에만 위치하지 않고 증폭 영역(230) 방향으로 확장되어 형성되는 경우에도 누설 전류를 크게 증가시키지 않는다. 이 때 P-N 접합의 공핍 영역이 증폭 영역(230)에도 일부 오버랩될 수 있는데, 이 경우 공핍 영역에서의 밴드 갭이 지나치게 좁아져 BTB(Band To Band) 터널링 누설 전류가 증가할 가능성도 있다. 그러나 도 3의 에너지 밴드 다이어그램을 참조하면 실리콘/SiGe의 계면에서 △Ec (Ec 밴드의 굽어지는 정도)보다는 △Ev (Ev 밴드의 굽어지는 정도)가 더 크고, 따라서 밴드갭이 줄어드는 에너지영역(370)이 컬렉터 영역(240)의 Ec보다 아래에 있다. 따라서 밴드갭이 작아지더라도 그에 의한 터널링현상이 증대되지 않으므로, 결과적으로 증폭영역에 의해서 전자의 BTB 확률은 크게 증가하지 않는다. 또한 약간의 누설전류 증가 요인이 된다고 하더라도 증폭영역은 GIDL이 최대로 발생하는 영역에서 빗겨나 있기 때문에 증폭영역에 의한 누설전류 증가는 결과적으로 미미하다. △Ec보다 △Ev가 큰 이유는 실리콘과 게르마늄의 전자친화도가 큰 차이가 없어 Ec가 굽어지는 정도가 작기 때문이다.
또한, 본 발명에 따른 메모리 셀 장치의 동작 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 본 발명을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 본 발명의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100, 200 : 메모리 셀 구조체
110 : 바닥 절연체 (Box) 120 : 바디
130 : 게이트 140, 150 : 소스/드레인
160, 260 : 정공(hole)
210 : 이미터 220 : 베이스
230 : 중간층 240 : 컬렉터
250 : 전극
110 : 바닥 절연체 (Box) 120 : 바디
130 : 게이트 140, 150 : 소스/드레인
160, 260 : 정공(hole)
210 : 이미터 220 : 베이스
230 : 중간층 240 : 컬렉터
250 : 전극
Claims (7)
- 반도체 기판 상에 형성되며, 이미터 영역, 베이스 영역 및 컬렉터 영역을 포함하는 반도체 메모리 셀 구조체에 있어서,
상기 베이스 영역의 일부 또는 상기 컬렉터 영역의 전부 또는 일부를 포함하는 영역 중 적어도 일부에 배치되는 증폭 영역;
워드 라인 전극; 및
상기 워드 라인 전극과 상기 베이스 영역 간에 배치된 절연체 막;
을 포함하고,
상기 베이스 영역은 상기 이미터 영역에 인접하게 형성되고, 상기 컬렉터 영역은 상기 베이스 영역에 인접하게 형성되는
반도체 메모리 셀 구조체. - 제1항에 있어서,
상기 반도체 기판에 대하여 상기 이미터 영역, 상기 베이스 영역, 상기 증폭 영역 및 상기 컬렉터 영역이 수직 방향으로 형성된 기둥체의 형상을 취하고,
상기 이미터 영역은 상기 베이스 영역 및 컬렉터 영역보다 상기 반도체 기판에 가장 근접하게 형성되는 반도체 메모리 셀 구조체. - 제1항에 있어서,
상기 증폭 영역은
상기 베이스 영역과 상기 컬렉터 영역 사이의 접합면을 포함하도록 배치되는
반도체 메모리 셀 구조체. - 제1항에 있어서,
상기 반도체 메모리 셀 구조체 가운데 상기 워드 라인 전극과 가장 가까운 영역은 상기 증폭 영역과 겹치지 않는 반도체 메모리 셀 구조체. - 제1항에 있어서,
상기 이미터 영역은 제어 신호 또는 공급 신호에 연결되고, 상기 컬렉터 영역은 비트 라인에 연결되는 반도체 메모리 셀 구조체. - 제1항에 있어서,
상기 증폭 영역은
상기 베이스 영역을 형성하는 물질보다 낮은 밴드 갭을 가지는 물질에 의하여 형성되는 반도체 메모리 셀 구조체. - 제1항에 있어서,
상기 증폭 영역은
상기 컬렉터 영역과 상기 베이스 영역 사이에서 형성되는 전류에 의한 전자-정공 쌍 발생을 증대시키고,
상기 베이스 영역은 상기 워드라인 또는 상기 베이스 영역에 인가되는 전압 또는 전계에 따라, 상기 전자-정공 쌍 발생과정에 의하여 발생한 반송자를 상기 베이스 영역의 표면에 포획하는 과정에 의하여 데이터를 저장하는 반도체 메모리 셀 구조체.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100126619A KR101105712B1 (ko) | 2010-12-13 | 2010-12-13 | 커패시터리스 디램의 메모리 셀 구조 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020100126619A KR101105712B1 (ko) | 2010-12-13 | 2010-12-13 | 커패시터리스 디램의 메모리 셀 구조 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR101105712B1 true KR101105712B1 (ko) | 2012-01-17 |
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ID=45614276
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| KR1020100126619A KR101105712B1 (ko) | 2010-12-13 | 2010-12-13 | 커패시터리스 디램의 메모리 셀 구조 |
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| KR (1) | KR101105712B1 (ko) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6043527A (en) | 1998-04-14 | 2000-03-28 | Micron Technology, Inc. | Circuits and methods for a memory cell with a trench plate trench capacitor and a vertical bipolar read device |
| US6528356B2 (en) | 1998-06-05 | 2003-03-04 | The Board Of Trustees Of The Leland Stanford Junior University | Manufacture of semiconductor capacitively-coupled NDR device for applications such as high-density high-speed memories and power switches |
| JP2003101012A (ja) | 2001-09-25 | 2003-04-04 | Sony Corp | 半導体装置およびその製造方法 |
| US6943083B2 (en) | 2002-08-29 | 2005-09-13 | Micron Technology, Inc. | Merged MOS-bipolar capacitor memory cell |
-
2010
- 2010-12-13 KR KR1020100126619A patent/KR101105712B1/ko not_active IP Right Cessation
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