JPS61290755A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ この発明は、半導体集積回路技術さらには半導体記憶装
置に適用して特に有効な技術に関し、例えばバイポーラ
型スタティックＲＡＭにおけるメモリセルの構成に利用
して有効な技術に関する。

［背景技術］ 例えばバイポーラ・トランジスタからなるスタティック
ＲＡＭ　（ランダム・アクセス・メモリ）におけるメモ
リセルの構成として１例えば第４図に示すようなエミッ
タ結合形のメモリセルがある（特願昭５８−１５１５５
１号）。

このメモリセルは、負荷抵抗Ｒ１，Ｒ２と並列にショッ
トキ・バリヤ・ダイオード５ＢＤＩ−５ＢＤ２が接続さ
れているため、順方向抵抗の小さなショットキ・バリヤ
・ダイオードによって読出し電流のバイパス経路が形成
される。そのため、読出し電流ＩＲを大きくすることが
でき、これによって高速読出しが可能である。

また、このメモリセルは、セル内のノードｎ１ｅｎ２の
電位Ｖｃ（＋、Ｖｃ１と読出し電流ＩＲとの関係が第５
図に示すような特性を示し、保持状態＋のＶ　ｃ　１と
Ｖｃｍとの電位差ΔＶａは、ショットキ・バリヤ・ダイ
オード５ＢＤＩ、５ＢＤ２の順方向電圧Ｙ７　、で決定
される。この電位差ΔＶａが大きいほどメモリセルのマ
ージンが高く、ノイズやα線によるセル状態の反転が起
きに＜＜、保持状態の安定度が高い。

しかしながら、上記構成のメモリセルにあっては、読出
し時に読出し電流ＩＲを流すとノードｎ１．ｎ２の電位
ｖｃＱ、ＶＣ１がしだいに下がって行く。そのときの高
電位側の電位Ｖｃ１は、ショットキ・バリヤ・ダイオー
ドの順方向電圧ｖＦで決定される。しかるに、この電位
Ｖｃｌ　　（第５図のΔｖｂ）が大きいと、ワード線が
選択レベルから非選択レベルに変化したとき、カレント
ホッギング現象によって、共通のワード線および電流ス
タンバイ線ＳＴに接続されている他のメモリセル（×半
選択メモリセル）に比べて保持電流が流れにくくなって
１元の保持状態の電位に戻りにくいという不都合がある
。

つまり、第５図に示す保持状態での電位差ΔＶａは大き
いほどマージンが高く、また読出し時の電位差Δｖｂが
小さいほど保持状態への復帰が速やかに行なわれる。と
ころが、上述したように第４図に示すメモリセルにあっ
ては、保持状態での電位差△Ｖａと読出し時の電位差Δ
ｖｂはともにショットキ・バリヤ・ダイオードの順方向
電圧Ｖ２によって決まってしまう。そのため、セルマー
ジンを大きくすべく、保持状態での電位差ΔＶａを大き
くすると、読出し時の電位差Δｖｂも大きくなってしま
い、逆に読出し時の電位差Δｖｂを小さくすると保持状
態での電位差ΔＶａも小さくなってマージンが低下して
しまうという不都合がある。

［発明の目的］ この発明の目的は、エミッタ結合形メモリセルからなる
スタティックＲＡＭにおけるメモリセルのマージンを拡
大し、耐α線強度を向上させることができるような半導
体集積回路技術を提供することにある。

この発明の他の目的は、エミッタ結合形メモリセルから
なるスタティックＲＡＭにおけるデータ書込み時間を短
縮できるような半導体集積回路技術を提供することにあ
る。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明側書の記述および添附図面から明かにな
るであろう。

［発明の概要］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、エミッタ結合形メモリセルを構成する負荷抵
抗を低濃度半導体領域で形成し、この低濃度半導体領域
には絶縁膜を介して導電層を対向させ、この導電層には
適当な制御回路で形成した電圧を印加させるようにする
ことによって、負荷抵抗を電界効果型トランジスタのよ
うに動作させて、読出し時および書込み時には保持状態
に比べて負荷抵抗の抵抗値がＭＯＳ効果によって下がる
ようにゲート電圧を制御し、これによって、保持状態で
のメモリセル内のノードの電位差（Ｖｃｌ−Ｖｃｍ）を
大きくし、かつ読出し時の高電位側ノードの電位ＣＶｃ
ｘ）を小さくできるよう、にして、メモリセルのマージ
ンを拡大し、耐α線強度を向上させるとともに、書込み
時には負荷抵抗の抵抗値を更に下げてやることにより書
込み時間の短縮を図るという上記目的を達成するもので
ある。

［実施例］ 第１図は、本発明をエミッタ結合形メモリセルからなる
スタティックＲＡＭに適用した場合の要部の回路構成の
一実施例を示す。

メモリセルＭＣは、その一つが具体的回路として示され
ているように、ベース、コレクタ間が互いに交差的に結
線された駆動トランジスタＱ、。

Ｑ２と、ワード線Ｗと駆動トランジスタＱｌ、Ｑ２のコ
レクタ端子間に接続された負荷抵抗Ｒ１゜Ｒ２と、この
負荷抵抗Ｒ１，Ｒ２と並列に接続されたショットキ・バ
リヤ・ダイオード５ＢＤ１゜５ＢＤ２およびこれと直列
接続さ九た抵抗Ｒ３゜Ｒ４とによって、フリップフロッ
プ回路に構成されている。

上記駆動トランジスタＱｘ、Ｑ２は、特に制限されない
が、マルチ・エミッタ構造とされ、一方のエミッタは共
通化されてスタンバイ電流Ｉｓｔを流す定電流源１１に
接続されている。上記トランジスタＱｌ、Ｑ２の他方の
エミッタは、それぞれ一対のデータ線（もしくはディジ
ット線）Ｄ。

百に接続されている。

上記トランジスタＱｌ、Ｑ２のコレクタに、負荷抵抗Ｒ
１、Ｒ２と並列にショットキ・バリヤ・ダイオード５Ｂ
ＤＩ、５ＢＤ２および抵抗Ｒ３゜Ｒ４を接続してなるメ
モリセル構造については、本出願人によって既に提案さ
れている。このようなメモリセル構造を採ることによっ
て、スタンバイ時（保持状態）における保持電流Ｉｓｔ
の微小化と読出しの高速化が可能にされている。

すなわち、抵抗Ｒ３，Ｒ４のない構造のメモリセルでは
、読出し速度を速くするため、読出し電流ＩＲを増加さ
せると、トランジスタＱ２（Ｑｌ）のコレクタ電流が増
加して低い側のノードｎ２（ｎｌ）の電位が下がって行
き、ある程度まで下がるとショットキ・バリヤ・ダイオ
ード５ＢＤ２（ＳＢＤ、）によって電位がクランプされ
るため充分な読出しレベル差が得られなくなる。これに
対し、上記実施例のような構造のメモリセルでは、ショ
ットキ・バリヤ・ダイオード５ＢＤ１　（ＳＢＤ２）と
直列に抵抗Ｒ３（Ｒ４）が接続されているため、大きな
読出し電流ＩＲを流したときでも充分な読出しレベル差
が得られるようになる。これによって、スタンバイ電流
Ｉｓｔを低減して低消費電力化を図るとともに、読出し
電流１．とスタンバイ電流Ｉｓｔとの比を大きくして、
読出しの高速化ができるようになっている。

上記代表として示されているメモリセルＭＣを中心とし
て、複数個の同様なメモリセルが、上記ワード線Ｗを共
通として横方向に配列され、また。

縦方向にも複数個の同様なメモリセルが、データ線り、
Ｄを共通として配列されている。このような列２行にｍ
Ｘｎ個のメモリセルがマトリックス状に配置されること
により、メモリアレイＭ−ＡＲＹが構成されている。

代表として示された上記ワード線Ｗは、Ｘアドレスデコ
ード信号Ｘを受けて動作されるワード線駆動トランジス
タＱｘによってその選択／非選択が行なわれる。このＸ
アドレスデコード信号又は、図示しない適当な回路装置
から供給されるアドレス信号Ａｘをデコードす°るＸデ
コーダＸ−ＤＥＣによって形成される。

一対のデータ線り、Ｄは、カラムスイッチとしてのトラ
ンジスタＱ　Ｖ　＋　Ｑ　Ｖを介して、他のデータ線に
対しても共通に設けられた定電流源Ｉ２＋Ｉ３に接続さ
れている。上記定電流源Ｉ２．Ｉ。

は、ベースに定電圧Ｖ　ｅ　２が印加され、エミッタ抵
抗Ｒｅ２．Ｒ６３が設けられたトランジスタＱ１２　ｔ
　Ｑ　＋　３により構成されている。

上記トランジスタＱｙ＋　Ｑｙのベースには、図示しな
い上記適当な回路装置から供給されるアドレス信号Ａｙ
をデコードするＹデコーダＹ−ＤＥＣで形成されたデコ
ード信号Ｙが印加されている。

この実施例では、特に制限されないが、非選択時のデー
タ線に所定のバイアス電圧を与えるために１次の回路が
設けられている。

すなわち、コレクタが接地されたトランジスタＱ１ｏの
ベース、コレクタ間には、直列形態とされたダイオード
Ｄ１０と抵抗ＲＩＱが設けられる。

そして、上記直列ダイオードＤＩＯと抵抗Ｒ４０は、上
記カラムスイッチトランジスタＱ　ｙ　ｔ　Ｑ　ｙと同
様なトランジスタＱ２０を介して、定電流源■４に接続
されている。上記トランジスタＱＩＯのエミッタは、そ
れぞれ上記相補データ線り、Ｄに接続されている。

従って、トランジスタＱ１０は、マルチエミッタ構造又
はベース及びコレクタがそれぞれ共通化された２つのト
ランジスタで構成されている。

一方、上記一対のデータ線の一端（図面では上端）には
、微小定電流源Ｉ６ｙ　ＩＳが設けられている。すなわ
ち、定電圧Ｖ　Ｂ　４を受けるトランジスタＱｓｏｖＱ
ｓｘとそのエミッタ抵抗Ｒｅ４゜Ｒｅ　６とにより、常
時微小定電流の吸い込みを行なっている。これにより、
非選択時のデータ線電位は、約ダイオードＤ、。の順方
向電圧ＶｆとトランジスタＱＩＯのベース、エミッタ電
圧ＶＥとを加えた電圧Ｖｙでバイアスされる。

メモリセルに保持されたデータの読出しのために、上記
一対のデータ線り、Ｄには、そのエミッタが結合された
電流切換スイッチトランジスタＱ３、Ｃ４が設けられて
いる。二九らのトランジスタＱ３．Ｑ４のコレクタ出力
信号は、センスアンプＳＡの入力に伝えられる。

そして、読出し時には、上記トランジスタＱｓｖＱ４の
ベースに、書込み回路ＷＡにおいて形成された読出し時
のメモリセル内のノードｎ１とＲ２のレベルＶ　ｃ　□
とＶｃｌの中間の電圧Ｖ　ｒ　ａ　ｆ　力印加される。

これによって、トランジスタＱ　３ｅＱ４が、選択され
たメモリセル内の駆動トランジスタＱｘ−Ｑ２とエミッ
タ結合されたカレントスイッチとして動作し、ノードｎ
１ｙｎ２の電位ＶｃＯ，Ｖｃ１に応じていずれか一方が
オンされ。

オンされたトランジスタＱ３またはＣ４を通してデータ
線に電流が流れ込む。他のトランジスタはオフされてい
る。これをセンスアンプＳＡが検出することにより、読
出しデータ信号を形成し出力する。

書込み時には、書込み回路ＷＡからトランジスタＱ３−
Ｑ４のベースに対し、一方には基準電圧Ｖ　ｒ　ｅ　ｆ
と同じ電圧（Ｖ　ｗ　ｓ　）が、また他方にはメモリセ
ル内の低い側の電圧Ｖ　ｃ　□よりも低い電圧ＶＷＬが
供給され、書込みが行なわれる。

そして、この実施例では、上記のようなエミッタ結合形
メモリセルを構成する各素子が、第２図に示すようなレ
イアウトに従って配設され、各メモリセルが隣接する左
右のメモリセルと互いに噛み合うような形で密接して配
設されることにより、ワード線の方向に沿ったメモリ行
が構成される。

また、このようなメモリ行が上下方向に複数個配設され
ることにより、マトリックス状のメモリセルアレイが構
成される。

第２図において、符号５ＢＤＩ、５ＢＤ２で示されてい
るのは、ショットキ・バリヤ・ダイオ−ＦＳＢＤｌ、５
ＢＤ２の形成領域で、このショットキ・バリヤ・ダイオ
ード形成領域５ＢＤＩ、５ＢＤ２の一端に、これと直交
し、かつ連続するように負荷抵抗Ｒ２，Ｒ１の形成領域
Ｒ２，Ｒ１が各々設けられている。上記ショットキ・バ
リヤ・ダイオード形成領域５ＢＤＩ　　（ＳＢＤ２）か
ら抵抗形成領域Ｒ２（Ｒ１）の上にかけて一層目のアル
ミニウム層Ａ１１ｌ　　（−Ａ１２１）が形成され、シ
ョットキ・バリヤ・ダイオード５ＢＤ１　（ＳＢＤ２）
のアノード端子と抵抗Ｒ２（Ｒ１）との接続が行なわれ
ている。

抵抗形成領域Ｒ２，Ｒ１に連続して、略し字状をなすト
ランジスタＱｌ、Ｑ２の形成領域Ｑｌ。

Ｃ２が設けられている。このトランジスタ形成領域Ｑｌ
、Ｑ２の上記抵抗形成領域Ｒ２，Ｒ１との隣接部分には
、ポリシリコン層ＰＳ１１．ＰＳ２１を介してデータ線
り、Ｄに接続される一方のエミッタ領域Ｅ　１１　ｒ　
Ｅ　２１がそれぞれ形成されている。データ線り、Ｄは
、一層目のアルミニウム層により形成されている。

トランジスタ形成領域Ｑｌ、Ｑ２の他端には、それぞれ
コレクタ引出し領域Ｃ１＋　Ｃ２が設けられている。そ
して、このコレクタ引出し領域Ｃ１゜Ｃ２に隣接する反
対側のトランジスタの形成領域Ｃ２，Ｑｘ内にベース・
コンタクト六Ｂ２ｙＢ１がそれぞれ設けられている。上
記コレクタ引出し領域Ｃ１，Ｃ２は、ポリシリコン層Ｐ
Ｓ、２．ＰＳ２２を介してベース・コンタクト六Ｂ２ｅ
Ｂ１の上に形成されたベース引出し電極Ａ　ｌ　１２　
ＨＡ１２２に接続されている。これによって、トランジ
スタＱ１とＱ２のベース・コレクタの交差結合が行なわ
れる。上記ベース引出し電極Ａ１．２゜Ａ１２２は、一
層目のアルミニウム層によって形成される。

さらに、上記コレクタ引出し領域ｃ１　（ｃ２）とベー
ス・コンタクト六Ｂｌ　　（Ｂ２）との間には第２のエ
ミッタ領域Ｅ１２　　（Ｂ２２）が設けられている。こ
のエミッタ領域Ｅ１２＊Ｅ２２の上には、ポリシリコン
層Ｐ　Ｓ　１３　ｙ　Ｐ　Ｓ　２３がそれぞれ形成され
、ポリシリコン層ＰＳ１３とＰｓ２３とは、一層目のア
ルミニウム層Ａ１３によって互いに接続されている。Ｃ
０ＮＴｌとＣ０ＮＴ２はアルミニウム層Ａ１３とポリシ
リコン層Ｐｓ１３ＰＳ２３との接触穴である。

上記のようなレイアウトに従って形成されたメモリセル
の上方に、データ線り、Ｄと直交するように、二層目の
アルミニウム層からなるワード線Ｗとスタンバイ電流Ｉ
ｓｔが流されるスタンバイ線ＳＴとが、互いに並行して
配設される。

さらに、この実施例では、上記抵抗形成領域Ｒ２、Ｒ１
の上にポリシリコン層ＰＳ３１とＰＳ３２が形成さ九、
このポリシリコン層ＰＳ３１とＰＳ３２は一層目のアル
ミニウム層からなる上記データ線り、Ｄの下方に絶縁膜
を介して、これと平行に配設されたポリシリコン層ＰＳ
３３とＰＳ３、　４に接続されている。これによって、
第１図に破線で示すように、データ線り、Ｄと平行に信
号線ＰＳ３３ｖ　ＰＳ３４が配設され、コノ信号線ｐｓ
３３＋ＰＳ３４には、各メモリセルＭＣ内の負荷抵抗Ｒ
１、Ｒ２と平行に配設された上記ポリシリコン層ＰＳ３
１＊ＰＳ３２からなる電極が接続される。

そして、上記信号線ＰＳ　３３＋　Ｐ　Ｓ　３４には、
メモリセルアレイＭ−ＡＲＹの周辺に設けられた制御回
路Ｃ０ＮＴから適当なゲート制御電圧ｖｃｋが印加され
るようになっている。

なお、上記ワード線Ｗには、スルーホールＴＨ１にてシ
ョットキ・バリヤ・ダイオードＳＢＤ。

（ＳＢＤ２）のアノード端子としてのアルミニウム層Ａ
１１１（Ａｔ□１）が接続される。なお。

アルミニウム層Ａｌ２１は、隣接するメモリセル内のシ
ョットキ・バリヤ・ダイオード５ＢＤ１のアルミニウム
層Ａ１１１と一体に形成されることにより、ワード線Ｗ
に接続される。

一方、スタンバイ線ＳＴにはスルーホールＴＨ２にて、
第２エミツタＥ１２ｙＥ２２の共通接続アルミニウム層
Ａ１３が接触され、エミッタＥ１２またはＢ２２の一方
にスタンバイ電流が流れる。

さらに、上記のようなメモリセルの周縁および対称的な
素子の境界にトレンチ・アイソレーション領域Ｔ−ＩＳ
Ｏが形成されて、素子間分離が行なわれている。

第３図には、第２図における■−■線に沿った断面図が
示されている。

すなわち、Ｐ型車結晶シリコンからなる半導体基板１上
に、酸化シリコン膜等をマスクにしてＮ型不純物を熱拡
散させることにより形成されたＮ１型埋込層２が設けら
れている。また、このＮ＋型埋込層２の上には気相成長
法によりＮ−型、エピタキシャル層３が形成されている
。そして、メモリセルの周縁となる部分および素子領域
の境界部にトレンチ・アイソレーション領域４が形成さ
れている。

上記トレンチ・アイソレーション領域４は５例えば、半
導体基板１の主面（エピタキシャル層３の表面）に形成
した窒化シリコン膜等をマスクとして、ヒドラジンエツ
チングとドライエツチングによって基板の主面にＵ溝を
形成してから、Ｕ溝の内側に酸化シリコン膜等の絶縁膜
５を形成させ、しかる後、ＣＶＤ法によりポリシリコン
をデポジションさせて上記各Ｕ溝内にポリシリコンロを
充填させることにより形成される。

上記のごとく、各Ｕ溝内にポリシリコンロが充填された
後は、基板表面のポリシリコンをエツチングにより除去
して平坦化してから、熱酸化を行なってポリシリコンロ
の表面に酸化シリコン膜７を形成して蓋をする。

それから、コレクタ引出し口となる部分へＮ型不純物の
イオン打込み、熱処理を行なってＮ中型コレクタ引出し
口８を形成する。次に、ベース領域となる部分へのＰ型
不純物のイオン打込みおよびその熱拡散と、エミッタ領
域となる部分へのＮ型不純物のイオン打込みおよびその
熱拡散を行なう。これによって、第２図のごとく、ベー
ス領域９とエミッタ領域１０ａ、１０ｂが形成され、マ
ルチエミッタ型バイポーラトランジスタＱ１が構成され
る。

特に制限されないが、この実施例では、エミッタ領域１
０ａ直下とＩＯｂ直下のベース厚を変えることにより、
各々のｈＦＥ（直流電流増幅率）が最適になるようにさ
れている。

また、ショットキ・バリヤ・ダイオード５ＢＤ１の形成
領域には、Ｎ＋型半導体領域１１が形成され、このＮ＋
型半導体領域１１とベース領域９との間には、負荷抵抗
Ｒ２となる浅いＰ−型半導体領域１２が形成されている
。Ｐ−型半導体領域１２とＮ＋型半導体領域１１との境
界には、アルミ電極との接触抵抗を減らすため、Ｐ＋型
半導体領域１３が形成されている。

さらに、半導体基板１の表面に形成された酸化シリコン
膜１４の上には、ポリシリコン層１５ａがＰ−型半導体
領域１２の上方に覆うように延設されている。これによ
って、Ｐ＋型半導体領域９と１３間には、Ｐ−型半導体
領域１２をチャンネル部、酸化シリコン膜１４をゲート
絶縁膜、またポリシリコン層１５ａをゲート電極とする
ＭＯ８型電界効果トランジスタが構成される。

つまり、Ｐ−型半導体領域１２からなる負荷抵抗Ｒ２に
は、第１図に示すようにこれと平行に形成されたゲート
電極（１５ａ）に、制御回路Ｃ０ＮＴで形成された制御
電圧ｖＣｋが印加される。そのため、負荷抵抗Ｒ２は、
ＭＯＳトランジスタの電界効果によって、制御電圧Ｖｃ
ｂに応じて抵抗値が変化されるようになる。これについ
ては、後に詳しく説明する。

第３図の実施例では、ショットキ・バリヤ・ダイオード
５ＢＤ１となるＮ＋型半導体領域１１がら負荷抵抗Ｒ２
の端子となるＰ＋型半導体領域１３の表面にかけての酸
化シリコン膜１４に形成されたコンタクトホール１４ｂ
には、ショットキ・バリヤ・ダイオードＳＢＤ、、の電
極となるアルミ電極１６ｂが形成されている。ショット
キ・バリヤ・ダイオードＳＢＤ、のカソード端子側は、
Ｎ“埋込層２を介してトランジスタＱ、のコレクタ端子
に接続されている。

この実施例では、Ｎ＋型埋込層２の拡散抵抗が第１図の
抵抗Ｒ３として利用され、これによって。

３００Ω程度の抵抗がショットキ・バリヤ・ダイオード
５ＢＤ１とトランジスタＱ１のコレクタ間に接続される
。なお、ベース領域９の表面の酸化シリコン膜１４に形
成されたコンタクト穴１４ａには、ベース引出し電極と
なるアルミ電極１６ａが形成されている。

また、コレクタ引出し口８およびエミッタ領域１０ａ、
１０ｂに対応して、基板表面の酸化シリコン膜１４に形
成されたコンタクト穴１４ｃ〜１４ｅには、ポリシリコ
ン電極１５ｂ〜１５ｄが形成され、これらのポリシリコ
ン電極１５ｂ〜１５ｄの上には、ＣＶＤ法による酸化シ
リコン膜１７が形成されている。この酸化シリコン膜１
７上に形成されたコンタクトホールにて上記ベース領域
９やポリシリコンからなるエミッタ電極１５ｂ。

１５ｃコレクタ電極１５ｄに接触されるようにアルミ電
極１６ａおよび１６ｃ〜１６ａが形成されている。この
うちアルミ電極１６ｃは、データ線となる配線層である
。　さらに、図示しないが、上記アルミ電極１６ａ〜１
６ｄ上には、層間絶縁膜が形成され、その上に二層目の
アルミニウム層からなるワード線がデータ線り、Ｄと直
交する方向（図では左右方向）に沿って形成される。

上記実施例のメモリセルにおいては、ワード線Ｗおよび
データＡＩＤ、Ｄが非選択にされている保持状態では、
メモリセル内のノードｎ１ｔｎ２は第６図に示すように
読出し基準電圧Ｖ　ｒ　ｅ　ｆよりもかなり低い電位に
され、トランジスタＱ１またはＱ２のいずれか一方にス
タンバイ電流Ｉｓｔが流されることによりデータが保持
されている。このとき、信号線ＰＳ３３．ＰＳ３４には
基準電圧Ｖ　ｒ　ｅ　ｆに近いようなレベルの制御電圧
ｖ０が制御回路Ｃ０ＮＴから供給されるようになってい
る。

そのため、負荷抵抗Ｒ１、Ｒ２のゲート電極（１５ａ）
の電位は、ドレイン領域たるＰ＋型半導体領域９の電位
Ｖｃ１またはＶ　ｃ　□に対してプラスの電位になる。

そのため、Ｐ−型半導体領域１２の表面に空乏層が形成
されて、負荷抵抗Ｒ１゜Ｒ２の抵抗値は、従来タイプの
メモリセルと同じようにかなり高くされる。

しかるに、読出し時にワード線Ｗの電位Ｖｘが読出し基
準電圧Ｖ　ｒ　ｅ　ｆよりも高い電位に変化されると、
これに追従してノードｎ１とｎ２の電位Ｖｃｍ、Ｖｃｌ
が上昇を開始する。それから、一対のデータ線り、Ｄ上
のカラムスイッチＱｙｔＱがオンされる。すると、デー
タ線り、Ｄの電位は、一方は基準電圧Ｖ　ｒ　ａ　ｆよ
りもＶＢＥ分低い電位に、また他方の読出し電流の流さ
れているトランジスタの側は、高電位側ノードの電位ｖ
Ｃ１よりもＶ　Ｂ　Ｅ分低い電位にされる。このとき、
信号線ＰＳ３３．ＰＳ３４には、保持状態よりも少し低
い制御電圧Ｖαｒが供給される。

そのため、負荷抵抗Ｒ１、Ｒ２のゲート電極（１５ａ）
の電位は、ドレイン領域たるＰ′＋′型半導体領域９の
電位Ｖｃｌに対してマイナスの電位になる。そのため、
Ｐ−型半導体領域１２の表面にチャンネルが形成されて
、負荷抵抗Ｒ１，Ｒ２の抵抗値は低減される。

従って、保持状態でのメモリセルＭＣ内のノードｎｌ＊
ｎ２の電位差ΔＶａ（ＶｃＩ　Ｖｃｍ）が大きくなるよ
うに回路定数を設定してやっても。

読出し時には制御電圧Ｖ　ｃ＊　ｒをゲート電極に受け
るようにされた負荷抵抗Ｒ１、Ｒ２における電界効果に
よって、Ｒ１、Ｒ２の抵抗値が下がる。そのため、高電
位側ノードの電位Ｖ　ｃ　１は、第４図の回路では第５
図に実線Ａで示すように下がっていたのが、実施例のメ
モリセルでは同図に鎖線Ｂで示すごとくあまり下がらな
くなる。

その結果、保持状態でのメモリセルのマージンを向上さ
せることができるとともに、読出し時には選択状態から
非選択状態に移った際にワード線を共通にするｘ半選択
から非選択に移るのメモリセルとの間でカレントホッギ
ングが生じにくくなって、メモリセル内のノードｎ１ｙ
ｎ２の電位が速やかに元の電位に復帰するようになる。

上記の場合、読出し特番こポリシリコンゲート電極１５
ａに印加させる電圧Ｖαｒを保持状態の電圧ｖｃｋより
も低くしているが、保持状態と同じ電圧を印加させてお
くようにしてもよい。選択されたメモリセルでは、ノー
ドｎｌ＋ｎ２の電位が上昇されるので、保持状態と同じ
電圧を電極１５ａに印加させておいても、ソース、ドレ
イン電圧に対するゲート電圧が相対的に負の方向に移さ
れる。

そのため、負荷抵抗Ｒ１，Ｒ２と平行な電極１５ａの電
圧が一定のままでも選択されたメモリセル内のＲ７、Ｒ
４の抵抗値は低減される。

しかして、この実施例では、データ書込み時には、第６
図に示すように、読出し時に信号線ＰＳ３３＋ＰＳ３４
に供給される制御電圧Ｖ　Ｃｋｒよりも更に低い電圧Ｖ
αＷが制御回路Ｃ０ＮＴから信号線ＰＳ３３．ＰＳ３４
−に供給されるようになっている。これによって書込み
時には負荷抵抗Ｒ１゜Ｒ２と平行な電極１５ａの電圧が
更に低くなって抵抗値が低減される。そのため、そのと
き選択されているメモリセルにおける振幅が小さくな・
つて、フリップフロップの反転が起き易くなり、書込み
時間が短縮されるようになる。

なお、上記実施例では、読出し時および書込み時に同一
のデータ線に接続されたすべてのメモリセル内の負荷抵
抗Ｒ１、Ｒ２と平行な電極１５ａに共通の信号線Ｐ　ｓ
３３　＊　Ｐ　Ｓ３４によって同じ電圧ｖＣｋｒまたは
ＶαＷが印加される。しかしながら１選択されたメモリ
セルと同一のデータ線に接続されているＹ半選択状態の
他のメモリセルでは、対応するワード線レベルＶｘがハ
イレベルに変化されない。

そのため、ワード線電位Ｖｘに追従してセル内のノード
ｎｌ＊ｎ２の電位Ｖ　ｃ　□　、　Ｖ　ｃ　１も上昇さ
れない。つまり、Ｙ半選択状態のメモリセルは、第６図
に示す保持状態と同じ電位にあり、電極１５ａの電位Ｖ
αｒである。しかるに、このとき、電極１５ａ”（７）
電位Ｖαｒはノードｎ１ｔｎ２の電位Ｖ　Ｃｏ　ｙ　Ｖ
　Ｃｉに対し正の関係を保っているので、負荷抵抗Ｒ１
、ＲまたるＰ−型半導体領域１２の表面には相変わらず
空乏層が形成されている。

そのため、Ｙ半選択状態のメモリセルでは負荷抵抗Ｒ，
，Ｒ２の抵抗値は低下されず、セルマージンが減少する
こともない。従って、上記実施例のように、各メモリセ
ル列ごとに電極１５ａに電圧Ｖαを与える信号線ＰＳ３
３＋　ｐｓ３４を共通にしても何ら問題はなく、これに
よってレイアウトの複雑化を回避して、上記のような効
果を得ることができる。

また、上記実施例では、負荷抵抗Ｒ１、Ｒ２と平行な一
対の電極１５ａに同一の電圧を印加させるようにしてい
るが、左右の信号線ＰＳ３３．ＰＳ３４に別々に制御電
圧を供給するようにすることも可能である。さらにＶα
、Ｖαｒ、ＶＣｋｗの電位はデバイス（Ｒ１，Ｒ２のＶ
　Ｔ　Ｒ）に応じて自由に設定でき、例えばＶαはＶｃ
ｃに近い電位にＶαＷはｖＥＥに近い電位にすることも
可能である。

さらに、バイポーラ型スタティックＲＡＭでは。

ファンクションマージンを拡大するため９選択レベルに
されたワード線に接続されているメモリセルに、保持状
態での電流（約ｌＯμＡ）に比べて大きな電流（約１０
０μＡ）をスタンバイ線ＳＴに向かって流してやるよう
にすることがある。その場合１選択されたメモリセルと
ワード線を共通にするメモリセルＭＣ２（第１図参照）
では、ノードｎ１ｐｎ２の電位Ｖｃｍ、Ｖｃ、が上昇さ
れる。

そのため、このようなＸ半選択状態でのメモリセルでも
負荷抵抗Ｒ１，Ｒ２の抵抗値が下げられる。これに対し
、従来はＸ半選択状態のメモリセルの負荷抵抗Ｒ，，Ｒ
２が大きいままであるため第５図に示すように、ノード
ｎ１＋ｎ２の電位差ΔｖＣが保持状態での電位差ΔＶａ
に比べて小さくなる。

ところが、上記実施例では、高電位側のノードの電位Ｖ
　ｃ　１が鎖線Ｂのごとく押し上げられるため、Ｘ半選
択状態のメモリセルにおけるノードｎ１とＲ２の電位差
がΔＶ　ｃ　’　のように拡大される。

その結果、Ｘ半選択状態のメモリセルのマージンも拡大
される。

また、上記実施例では、データ線Ｄ　（Ｄ）たるアルミ
ニウム層１６ｃの下に信号線ＰＳ３１　　（ＰＳ３２）
を配設しているので、メモリセルアレイの占有面積も増
大しない。

［効果コ エミッタ結合形メモリセルを構成する負荷抵抗を低濃度
半導体領域で形成し、この低濃度半導体領域には絶縁膜
を介して導電層を対向させ、この導電層には適当な制御
回路で形成した電圧を印加させるようにしたので、負荷
抵抗を電界効果型トランジスタのように動作されて、読
出し時および書込み時には保、待状態に比べて負荷抵抗
の抵抗値がＭＯ８効果によって下がるという作用により
、保持状態でのメモリセル内のノードの電位差ΔＶａを
大きくし、かつ読出し時の高電位側ノードの電位（Ｖｃ
ｍ）を小さくできるようになり、これによって、メモリ
セルのマージンが拡大され、耐α線強度が向上されると
ともに、書込み時には負荷抵抗の抵抗値を更に下げてや
ることにより書込み時間の短縮が可能になるという効果
がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定され、る
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記実施例に
おける負荷抵抗Ｒ１゜Ｒ２は、半導体基板の主面に形成
された拡散層に限定されるものでなく、半導体基板の絶
縁膜上に形成されたポリシリコン層等であってもよい。

その場合、負荷抵抗のゲート電極は、そのポリシリコン
層と絶縁膜を介して対向されたアルミニウム層もしくは
半導体基板主面上の高濃度拡散層で形成することができ
る。

［利用分野］ 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるエミツタ結合形メモ
リセルからなるバイポーラ型スタティックＲＡＭに適用
したものについて説明したが、この発明はそれに限定さ
れるものでなく、コレクタ結合形メモリセルその他のバ
イポーラ型スタティックＲＡＭはもちろん、ＭＯＳＦＥ
Ｔからなる高抵抗負荷形のスタティックＲＡＭなどにも
利用することができる。

【図面の簡単な説明】

第１図は、本発明をバイポーラ型スタティックＲＡＭに
適用した場合の要部の一実施例を示す回路図、 第２図は、そのメモリセルのレイアウトの一実施例を示
す平面説明図。 第３図は第２図における■−■に沿った断面図、第４図
は、従来のエミッタ結合形メモリセルの一構成例を示す
回路図、 第５図は、従来のメモリセルと本発明に係るメモリセル
の動作特性の相異を示す説明図。 第６図は、メモリセルの読出し動作を説明するための各
信号およびノードの電位関係の一例を示すタイミングチ
ャートである。 Ｘ−ＤＥＣ・・・・Ｘデコーダ、Ｙ−ＤＥＣ・・・・Ｙ
デコーダ＋　Ｍ−ＡＲＹ・・・・メモリアレイ、ＭＣ・
・・・メモリセル、Ｗ・・・・ワード線、Ｄ、Ｄ・・・
・選択線（データ線）、ＳＴ・・・・電流スタンバイ線
、ＳＡ・・・・読出し回路、ＷＡ・・・・書込み回路。 Ｑｌ、Ｑ２・・・・駆動トランジスタ、ＳＢＤ、。 ５ＢＤ２・・・・シミットキ・バリヤ・ダイオード、Ｒ
１、Ｒ２・・・・負荷抵抗、１・・・・半導体基板、２
・・・・Ｎ＋型埋込層、３・・・・Ｎ−型エピタキシャ
ル層、４・・・・トレンチ・アイソレーション領域、５
・・・・絶縁膜（酸化シリコン膜）、６・・・・ポリシ
リコン、７．・・・・酸化シリコン膜、８・・・・コレ
クタ引出し口、９・・・・ベース領域、１０ａ。 １０ｂ・・・・エミッタ領域、１２・・・・Ｐ−型半導
体領域（負荷抵抗）、１５ａ〜１５ｃ・・・・ポリシリ
、コン電極、１６ａ〜１６ｅ・・・・アルミ電極。

Claims (1)

1. 【特許請求の範囲】 １、一対の駆動トランジスタと、この駆動トランジスタ
   と直列に接続された負荷抵抗とからなるフリップフロッ
   プ型のメモリセルがマトリックス状に配設されてなる半
   導体記憶装置であって、上記負荷抵抗を構成する半導体
   層に絶縁膜を介して対向するように導電層が形成され、
   この導電層には対応するメモリセルが選択されたとき電
   界効果によって上記半導体層にチャンネルを形成させる
   ような電圧が印加されるようにされてなることを特徴と
   する半導体記憶装置。 ２、上記マトリックス状に配設されたメモリセルアレイ
   内には、メモリセルの列方向に沿って上記導電層に接続
   された信号線が配設され、この信号線には制御回路から
   適当な制御電圧が供給されるようになることを特徴とす
   る特許請求の範囲第１項記載の半導体記憶装置。 ３、上記負荷抵抗となる半導体層は、半導体基板の主面
   上に形成された低濃度半導体領域により構成されている
   とともに、上記半導体層の上方には、絶縁膜を介してデ
   ータ線に接続された上記駆動トランジスタの電極を構成
   する導電層と同時に形成された導電層が配設されてなる
   ことを特徴とする特許請求の範囲第２項記載の半導体記
   憶装置。 ４、上記メモリセルはエミッタ結合形メモリセルである
   とともに、上記駆動トランジスタのコレクタ側には上記
   負荷抵抗と並列に、ショットキ・バリヤ・ダイオードお
   よび低抵抗素子が直列状態で接続されてなることを特徴
   とする特許請求の範囲第１項、第２項もしくは第３項記
   載の半導体記憶装置。