JPH031393A - デジタル動作に適した半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ デジタル動作をするのに適した半導体装置に関し、 新規な動作原理による簡単な構成のデジタル半導体装置
を提供することを目的とし、 導電型が交互に反転する４層半導体構造の両外層に電源
端子を設けて、ブレークオーバを起こさない所定の一定
順電圧を印加し、内層の少なくとも１つに入出力端子を
設けて出力を取り出すように構成する。

［産業上の利用分野］ 本発明は半導体装置に関し、特にデジタル動作をするの
に適した半導体装置に関する。

［従来の技術］ 従来半導体素子としては、バイポーラトランジスタ、電
界効果トランジスタ、ｐｎｐｎ４層積層型サイリスタ、
ダイオード等が知られている。

スタティックメモリ、特にＳＲＡＭは２つの安定状態を
有するデジタル動作装置である。２つの安定状態を得る
ために、２つ反転回路を互いにクロス結線し、出力と入
力がフィードバックするように結線したフリップフロッ
プ回路を用いるものがほとんどである。このようなＳＲ
ＡＭ回路は、１セル当り少なくとも４個、多い場合は６
個ないし８個のトランジスタを用いている。

ＳＲＡＭはＤＲＡＭと比較して、動作が安定である等の
利点を有するが、１セル当り多くのトランジスタを用い
ることから集積化には問題がある。

ＳＲＡＭ以外の構成で、デジタル動作をする簡単な構成
の半導体装置が望まれるが、現在のところ実現されてい
ない。

［発明が解決しようとする課題］ 以上述べたように、従来技術によれば、デジタル動作を
する半導体装置は、ＳＲＡＭのように、多くの半導体素
子を用いるものであった。

本発明の目的は、新規な動作原理による簡単な構成のデ
ジタル動作をするのに適した半導体装置を提供すること
である。

本発明の他の目的は、２つの安定状態を有する３端子半
導体装置を提供することである。

本発明のさらに他の目的は、簡単な構成で、ＳＲＡＭ同
等の動作をする半導体装置を提供することである。

［課題を解決するための手段］ 本発明者は、新たな発見に基づく、新規な半導体装置を
提案する。

第１図（Ａ）〜（Ｅ）は本発明の原理説明図である。

第１図（Ａ）は本発明の半導体装置の概略構造とＩＶ特
性を示す、半導体装置はｐｎｐｎの４層構造を有するが
、サイリスタに特有のスナップバック動作を起さない領
域で動作させる。２層１．３層２．２層３．３層４が積
層されているものとし、２層１にアノード”Ｘ　＆、３
層４にカソード電極、内側の３層２にゲート電極が設け
られているとする。内側の２層３にゲート電極を設ける
こともできる。このアノード・カソード間に一定の順電
圧を印加する。この順電圧は４層構造がサイリスタに特
有のスナップバックにいたるブレークオーバを起さない
低い値に選ぶ、ゲート電極がこの半導体装置の入出力端
子となる。このゲート電極の電圧ＶＧ、電流ＩＯの特性
を示すと、第１図（Ａ）に示すように負性抵抗特性を示
す。

ＩＶ特性において、まずゲート電圧ＶＧが低い範囲では
、電流ＩＧはゲート電極から流出するように逆方向に流
れる（状態Ｓ１）。

ゲート電圧ＶＧが増加すると、ゲート電極から流出する
電流は急速に減少して“０”になる（状態Ｓ２）。

ゲート電流はゲート電極に流入するようになり、さらに
増大して、ある値でピークを打ち、その後徐々に減少す
る〈状！＠Ｓ３）。

やがてゲート電流ＩＯは０に減少する（状態Ｓ４）。

［作用］ 以上述べた状態Ｓ１、Ｓ２、Ｓ３、Ｓ４を第１図（Ｂ）
、（Ｃ）、（Ｄ）、（Ｅ）に示す。

２層１．３層２．２層３．３層４の４層構造は、サイリ
スタと同等であるので、等価回路としてはρｎｐトラン
ジスタとｎｐｎ）ランジスタが結合された形で表す、ｐ
ｎｐトランジスタをＴ１と表し、ｎｐｎ）ランジスタＴ
２と表す。

第１図（Ｂ）は状態Ｓ１を示す、カソード電圧ＶＣはＯ
Ｖに設置され、アノード電圧Ｖ＾は例えは０．６Ｖ程度
の低い電圧に保たれる。状態Ｓ１ではゲート電圧ＶＧが
Ｏｖであるので、ｎｐｎ）ランジスタＴ２のコレクタ・
エミッタ間には電流が流れず、ｐｎｐ）ランジスタＴ１
のエミツタ・ベース間ダイオードが順方向にバイアスさ
れてダイオードの順方向電流と同等の順方向電流Ｉｆが
アノードからゲートに向かって流れる。この電流方向は
負とする。また、この時ｐｎｐ）ランジスタ内Ｔ１のコ
レクタ電流はｎｐｎトランジスタＴ２のベース・エミッ
タ間ダイオード電流として流れている。

第１図（Ｃ）はゲート電圧ＶＧがわずかに正になった状
態を示す、ゲート電圧ＶＧが正になると、トランジスタ
Ｔ２がオン状態になり、コレクタ電流が流れる。このコ
レクタ電流Ｉ２はゲート電極から流入する方向である。

トランジスタＴ１のダイオード電流Ｉｆは、ゲート電極
から流出する方向なので、このＩ２とＩｆは逆方向に流
れる。したがって、その大きさがちょうど等しい時、両
電流はキャンセルし、合成ゲート電流ＩＧは０になる。

この状態では、ゲート電流ＩＧはＯであるが、トランジ
スタＴ１、Ｉ２は共にオン状態である。

トランジスタＴ１のコレクタ電流が、Ｉ２／βあると、
トランジスタＴ２のコレクタ電流はそのβ倍となり、Ｉ
２である。

第１図（Ｄ）は、さらにゲート電圧が上がった状態を示
す、ゲート電圧ＶＧが上昇すると、トランジスタＴ２は
さらにオンになる。しかし、トランジスタＴ１のエミッ
タ・ベース間バイアスが減少するので順方向電圧Ｉｆは
減少する。すなわち、トランジスタＴ２のコレクタ電流
■２が増大するのに、トランジスタＴ１の順方向電圧Ｉ
ｆが減少するので、ゲート電極から流入する電流は増加
する。

ＶＧがさらに増大すると、トランジスタＴ１がオフ状態
に近付き、これによってトランジスタＴ２のベース電流
も減少する。つまり、ゲート電極から流入する電流も減
少する。

第１図（Ｅ）はさらにゲート電圧が上昇し、ゲート電圧
ＶＣがアノード電圧ＶＡにほぼ等しくなった状態を示す
、すなわち、アノード・ゲート間に電位差がほとんどな
いので、トランジスタＴ１はオフ状態になり、エミッタ
・ベース間電流は０である。すると、トランジスタＴ２
のベース電流も０になるので、トランジスタＴ２はエミ
ッタ・コレクタ間に電圧が印加された状態で電流が流れ
ないオフ状態となる。

このように、アノード・カソード間に一定電圧を印加し
た状態で、ゲート電圧を次第に上昇させると、ゲート電
流は初め逆方向に流れ、次に０になり、正方向により大
きく流れるようになり、ふたたび０になる。電流が０に
なる状！Ｂ３２と状態Ｓ４を利用すれば、２つの安定な
状態で動作するデジタル半導体装置が実現される。

［実施例］ 第２図に本発明の実施例による半導体装置を示す、この
実施例は、計算機によるシミュレイションで実験したも
のであり、第２図（Ａ）に示す断面構造と、第２図（Ｂ
）に示す不純物濃度分布を想定しな。

第２図（Ａ＞を参照して説明すると、ｎ型シリコン基板
１３の上面からｐ型およびｎ型不純物を拡散し、ｐ型頭
域１１、ｎ型領域１２を作成する。

さらに、一方のｎ型領域１２の１部にｎ型不純物を拡散
し、アノード領域１４を作成する。このようにして、ｎ
型内側領域１１、ｎ型内側領域１２、ｎ型外側領域１３
、ｐ型外側領域１４を形成する。

Ｐ型外側領域１４上にアノード電＃１１８、ｎ型内側領
域１２上にゲートを極１６、ｎ型外側領域１３上にカソ
ード電極１７を設置する。

本実施例の具体例においては、アノード領域となるＰ型
外側領域１４の深さは、約２３００人であり、隣接する
ｎ型内側領域１２の深さは表面から約６３００人、ｎ型
内側領域１１はアノード側表面から深さ約１１３００人
、そしてｎ型外側領域１３の表面は逆側表面から約１５
０００人の位置にあるとする。

素子表面の面積は、幅１０μｍ、奥行き５μｍの大きさ
とする０幅１０μｍの内、ゲート電極は幅６．４μｍと
し、アノード電極の幅は約１μｍとする。ゲート電＆１
６とアノード電極１８の間には、約２，６μｍの幅絶縁
物領域が存在する。

ｎ型外側領域１３の表面には全面にカソード電極１７が
形成されている。

第２図（Ｂ）は第２図（Ａ＞に示す４層構造の不純物濃
度分布を示す、ｎ型基板を出発材料として、上面側から
ｐ型およびｎ型不純物を拡散し、さらに表面ｒＭｎ（ｌ
！！Ｉ領域の表面がらｎ型不純物を拡散して形成した不
純物プロファイルである。

このような構造を有する４層構造の半導体装置の特性を
以下に示す。

第３図、第４図は第２図（Ａ）、（Ｂ）に示した半導体
装置のアノード・カソード間に０．６Ｖの順電圧を印加
し、ゲート電圧を変化させてとったＩＶ特性を示す、第
３図は対数スケールで示し、第４図はリニアスケールで
示す。

ゲート電圧ＶＧが立ち上がると直ぐに、ゲート電流ＩＧ
は負から正に切り替わり、はぼ最高値まで上昇する。や
がてゲート電流ＩＧは最高値を経て減少する。第３図に
示すように、対数スケールでみると、約０．０５Ｖから
０．５ｖまでほぼリニアに減少する。これを第４図のリ
ニアスケールでみると、約０．０３Ｖから約０．ＩＶの
間にほぼ大半の減少を終えている。

一方、ダイオードの順方向電流は、第３図の対数スケー
ルで明らかなように、ゲート電圧ＶＧの増加と共にほぼ
指数関数的に減少している。第４図でみるとゲート電流
■Ｇとダイオード部分の順方向電流Ｉｆとの比例関係は
それ程明らかではないが、対数スケールの第３図を参照
すると、ＩｆとＩＧとがほぼ平行であることが判る。こ
れは、第１図（Ｃ）で示したように、順方向電流Ｉｆの
一部がｎｐｎトランジスタＴ２のベース電流に対応し、
このベース電流とｎｐｎトランジスタのコレクタ電流Ｉ
２が比例することを考えれば理解されよう。

第４図のリニアスケールで見れば判るように、ゲート電
流ＩＱがほぼ０となるのは、ゲート電圧ＶＧがほぼＯ■
の点と約０．１５Ｖを越えた範囲である。アノード電圧
が０．６ｖであることを考えると、電圧領域の前半部に
山があり、その両側に２つの安定状態があると考えるこ
ともできよう。

第５図、第６図は一定のアノード電圧をそれぞれ０．５
Ｖと０．７Ｖに変えた場合のＩＶ特性を示す、第５図、
第６図ともリニアスケールで示す。

電圧の増減と共にゲート電流ＩＧのピーク位置が幾分増
減していることが窺われる。

第７図、第８図は、４層構造の半導体装置のｐｎｐトラ
ンジスタ部分およびｎｐｎトランジスタ部分の特性を示
すグラフである。第７図は第２図（Ａ）で示すｎ型領域
１４、ｎ型領域１２、ｎ型領域１１の部分で構成される
ｐｎｐトランジスタのエミッタ・ベース間電圧に対する
ベース電流■８およびコレクタ電流ＩＣの変化を示すグ
ラフである。これはいわゆるガンメルプロットに対応す
る。

第７図は第２図（Ａ）に示す１番下側の外側ｎ型領域１
３を削除し、電極を付けた構成のｐｎｐトランジスタの
特性である。アノード１４をエミッタとして用い、内１
１１！ｉｐ型領域１１をコレクタとして用いた。べ″−
スＩＢとコレクタ電流ＩＣはほとんど平行に低電流領域
からかなり上の電流領域まで指数関数的に変化している
。電流増幅率の値も通常のサイリスタのものよりもかな
り高い。

第８図は内側ｎ型領域１２、内側ｎ型領域１１、外側ｎ
型領域１３が構成する３層構造のｎｐｎトランジスタの
特性である。内側ｎ型領域１１は両側をｎ型領域で挾ま
れているので、外側ｎ型領域１４との間をバンチスルー
させてｎ型領域１４をベース領域として用いた。この場
合も、ベース電流ＩＳとコレクタ電流ＩＣはほぼ平行に
指数関数的に変化している。

以上説明した、４層構造３端子半導体装置は、２つの安
定状態を有するので、デジタル動作半導体装置として用
いるのに適している。

第９図（Ａ）〜（Ｃ）は上に述べた４層３端子半導体装
置をＳＲＡＭ素子として用いたメモリセルを示す。

第９図（Ａ）は回路図を示し、上述の４層３端子素子２
１が電源電圧■ＣＣとそれよりもｖｆ低い電圧Ｖ　ＣＣ
−Ｖ　ｆとの間に接続され、入出力端子であるゲート電
極に、ワードラインＷＬに接続されたトランスファゲー
ト２２が接続されている。このトランスファゲート２２
の他端は、ライトイネーブル素子２３を介してビットラ
イン２５に接続されている。４層３端子素子２１がどち
らの安定状態にあるかによって、出力端子Ｇの電位が定
まり、その電位がトランスファゲート２２を介して出力
端子２６に読み出される。

第９図（Ａ）の回路図のメモリの動作は次の通りである
。

まず、書き込み動作は、ワードラインＷＬに電圧を印加
しトランスファゲート２２をオンさせ、さらにライトイ
ネーブル線ＷＥに電圧を印加しライトイネーブル素子２
３をオンさせる。そして、ビット線ＢＬにＨ，Ｌの電圧
を印加し、セルの出力端子Ｇを前述の状態Ｓ２　、Ｓ４
に対応する電圧に設定する。状態３２、Ｓ４では出力端
子Ｇから流入する電流は零の状態である。そして、トラ
ンスファゲートをオフさせる。出力端子Ｇからの流入電
流は零であるなめ、メモリセルは状態Ｓ２、Ｓ４の状態
を維持する。

次に、読出し動作においては、トランスファゲート２２
をオンさせ、データ出力線Ｄｏより出力端子Ｇの電圧を
読み出す。

第９図（Ａ）に示す回路を実現する半導体装置の構造を
第９図（Ｂ）、（Ｃ）に示す、第９図（Ｂ）は平面図で
あり、第９図（Ｃ）は対応する断面図である。

第９図（Ｂ）において、ワードライン２４が上下方向に
延在し、これと直交してビットライン２５が水平方向に
延在している。ビットライン２５とワードライン２４の
各交点に、メモリ素子が形成されている。１点鎖線で囲
んだ部分がこのメモリ素子を示す。

第９図（Ｃ）は、第９図（Ｂ）の構造の■Ｃ−■Ｃ線に
沿う断面を示す、ｎ型半導体基板３０の上にＢ＋型埋め
込み領域３１が形成され、この上にｐ型エピタキシャル
層３２が形成されている。

このｐ型エピタキシャル層３２が絶縁分離領域３６で分
離され、その活性領域内にｎ型領域３３とさらにその内
にρ“型領域３４が形成されている。

また、このｎ型領域３３と対向する位置にはＢ＋型領域
３５も形成されている。Ｂ＋型埋め込み領域３１、ｐ型
領域３２、ｎ型領域３３、ｐ＋型領領域３４４層梢遣の
半導体素子を形成し、このＢ＋ 型領域３３に隣接するｐ型領域３２、ｎ　型領域３５が
４層３端子素子のゲート端子に接続された絶縁ゲート型
電界効果トランジスタを構成する。

ｐ型エピタキシャル層３２のチャネル領域上には多結晶
シリコンのゲート型［！３８が形成されており、ワード
ラインを構成する。ｐ＋型領領域３４上はＶＣＣプレー
トである多結晶シリコンのアノード電極３９が形成され
ている。さらに、ＭＩＳ電界効果トランジスタの他方の
電極３５上にはビットライン４０が接続されている。こ
のようにして、絶縁分離領域３６に囲まれた狭い領域内
に４層３端子半導体素子と絶縁ゲート型トランジスタと
が集積され、１つのメモリセルの主要部を構成している
。

第９図（Ｂ）、（Ｃ）に示す構造は、以下のように作成
することができる。

まず、ｎ型基板を準備し、その１表面にアンチモンイオ
ンｓｂ＋のイオン注入を行ってＢ＋型拡散領域３１を形
成行う、たとえば、加速電圧７０ＫｅＶでドースｆｉ３
×１０１５／ＣｒＯ２のイオン注入を行い、その後１２
５０°Ｃで約２０分アニールをする。続いて、必要部分
にｐ十型拡散を行う。たとえば、Ｂ＋イオンのイオン注
入を加速電圧１６ＯＫｅＶ、ドース量７×１０１５／Ｃ
１２で行う。

その後、表面にｎ型領域をエピタキシャル成長する。た
とえば、０．５ΩＣ１の領域を約１．５μｍの厚さ成長
する。

この表面を酸化して約３００人の酸化膜を成長する。そ
して、トランスファゲートとなるポリシリコン層を所定
形状に形成する。

続いて、ｎ型ゲート領域３３およびトランスファゲート
ＭＯ３のソース領域３５の形成を、Ｐ＋イオンのイオン
注入で形成する。たとえば、加速電圧８０ＫｅＶ、ドー
スｌ　７　ｘ　１０１３／ｃ１２で行い、約９５０℃で
約５０分アニールを行う。

ｎ型領域の表面上にアノード領域形成用の窓を開孔し、
多結晶シリコンを約１０００人厚成長する。この多結晶
シリコンにＰ型不純物としてＢ＋イオンをイオン注入す
る。たとえば、加速電圧３５ＫｅＶ、ドース量７×１０
１４／Ｃ１２テイオン注入を行い、その後約１０００℃
で約１０秒のアニールを行う。

絶縁ゲート型電界効果トランジスタと４層３端子素子を
集積化した例を示したが、絶縁ゲート型トランジスタの
変りに接合ゲート型電界効果トランジスタ等を集積して
も良い。

また、以上述べた、４層３端子素子は、論理素子として
も用いることができる。

第１０図は論理回路の例を示す、電源電圧間に接続され
た４層３端子素子２１のゲート電極に抵抗４１．４２．
４３が接続され、それぞれが入力端子に接続される。ま
た、ゲート端子は抵抗４５を介して他の電源電圧にも接
続される。たとえば、抵抗４５が電源電圧に接続されて
ゲート電極を１”状態にセットした後、いずれかの入力
端子に“０”信号が入力するとゲート端子の電位はＯに
遷移する。このようにして、３人力ＯＲ回路が構成され
る。

以上限られた実施例について説明を行ったが、本発明は
これらに限定されない、たとえば、種々の変更、改良、
組み合わせ等ができることは当業者に自明であろう。

［発明の効果コ 以上述べたように、本発明によれば、新しい動作原理に
基づく３端子半導体素子が提供される。

この３＃ｉ子半導体素子は、２つの安定な状態を有する
ので、デジタル動作に適する。

この３＠子素子を用いて、メモリ回路や論理回路を作成
することができる。

【図面の簡単な説明】

第１図（、〜）〜（Ｅ）は本発明の原理説明図であり、
第１図（Ａ＞は４層３端子素子の概略構造とＩＶ特性を
示すグラフ、第１図（Ｂ）〜（Ｅ）は４層３端子素子の
４つの状態を説明するための線図、 第２図（Ａ）、（Ｂ）は本発明の実施例による半導体装
置を示し、第２図（Ａ＞は断面補遺を示す断面図、第２
図（Ｂ）は不純物濃度分布を示すグラフ、 第３図は第２図（Ａ）、（Ｂ）に示した素子の■ｖ特性
を対数スケールで示すグラフ、第４図は第２図（Ａ）、
（Ｂ）で示した３端子素子のＩＶ特性をリニアスケール
で示すグラフ、第５図、第６図は第２図（Ａ）、（Ｂ）
に示した半導体装置の電源電圧を変化させた場合のＩｖ
特性を示すグラフ、 第７図は、第２図（Ａ）、（Ｂ）に示した４層３＠子半
導体素子の上側３層部分の構成からなるトランジスタの
特性を示すグラフ、 第８図は第２図（Ａ）、（Ｂ）に示す４層３端子半導体
素子の下側３層からなるトランジスタ部分の特性を示す
グラフ、 第９図（Ａ）、（Ｂ）、（Ｃ）は本発明の実施例による
メモリセルを説明する図であり、第９図（Ａ＞は回路図
、第９図（Ｂ）は平面図、第９図（Ｃ）は断面図、 第１０図は本発明の実施例による論理回路の例を示す回
路図である。 図において、 １　　　　　外Ｑｌｐ型領域 内ＩＦＩｎ型領域 内領域Ｊｐ型領域 外領域型領域 アノード カソード ゲート 内側ｐ型領域（基板） 内側ｎ型領域 外側ｎ型領域（カソード領域） 外ｒｆＡＪｐ型領域（アノード領域） ゲート電極 カソード電極 アノード電極 ４層３ｆ４Ａ子半導体素子 トランスファゲート ワードライン ビットライン データ出力端子 基板 ｎ＋型埋め込み領域 ３つ ４１． ４２、 ｐ型エピタキシャル層 ｎ型領域 ｐ＋型領領 域＋型領領 域縁分離領域 多結晶シリコンゲート 多結晶シリコン電極 アルミニウム電極 ４３　抵抗 深さ（μｍ） （Ｂ）不純物濃度分析 本発明の実施例による半導体装置 第２図 （Ａ）［略楕遺とＩＶ特性 第３図 ＩＶ特性（その２） 第５図 （Ｂ）状態ＳＩ 第４図 ＩＶ特性（その３） 第６図 ＶＥＢ（Ｖ） ｐｎｐ）ランジスタ特性 第７図 ＶＢＥ（Ｖ）

Claims (3)

【特許請求の範囲】
1. （１）、導電型が交互に反転する４層半導体構造（１、
   ２、３、４）の両外層（１、４）に電源端子を設けて、
   ブレークオーバを起こさない所定の一定順電圧を印加し
   、内層（２、３）の少なくとも１つに入出力端子を設け
   て出力を取り出すデジタル動作に適した半導体装置。
2. （２）、前記順電圧は４層半導体構造がブレークオーバ
   する電圧よりも低い電圧であり、前記入出力端子の電圧
   は前記両外層間の電圧の範囲内で２つの安定値をとる請
   求項１記載のデジタル動作に適した半導体装置。
3. （３）、さらに前記入出力端子に接続されたトランスフ
   ァゲートを有し、スタティックメモリ素子として動作す
   る請求項１ないし２のいずれかに記載のデジタル動作に
   適した半導体装置。