JPH08139213A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 製造コストを抑えかつ高集積化が可能な半導
体装置の製造方法を提供する。 【構成】 Ｐ型半導体基板３１を準備する（Ａ）。次い
でその主表面上にＮ型ウェル領域３２をイオン注入によ
り形成し、その主表面上の所定の位置に分離酸化膜３３
を形成する（Ｂ）。所定の分離酸化膜３３ａ，３３ｂの
下部にはイオン注入時の不純物濃度を調整することによ
って高抵抗領域３４ａ，３４ｂを形成する（Ｃ）。次い
でＮ型ウェル領域３２の主表面上にＰ型ウェル３５ａ，
３５ｂ，Ｎ型ウェル３６ａ，３６ｂ，Ｐ⁺ 型ウェル３７
ａ，３７ｂを形成して１つのＮ型ウェル領域３２の内部
に高抵抗領域３４ａ，３４ｂで分離された１対のバイポ
ーラトランジスタを形成する（Ｄ，Ｅ）。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は特殊構造を持つバイポ
ーラトランジスタを使用する半導体集積回路の製造方法
に関し、特に高集積化が可能でかつ製造コストを削減で
きる、半導体集積回路の製造方法に関する。

【０００２】

【従来の技術】この発明に興味のあるバイポーラトラン
ジスタの構造がたとえば、Raul R. GrayとRobert G. Me
yer のAnalysis and Design of analog Integrated Cir
cuit,Second Editionに開示されている。図２０は同文
献に記載された従来のバイポーラトランジスタの平面図
（Ａ）と断面図（Ｂ）とを示す図である。

【０００３】図２０を参照して、従来のバイポーラトラ
ンジスタの製造方法においては、まずＰ型の半導体基板
５１を準備し、その内部に高濃度のＮ型領域５２を形成
する。次いでエピタキシャル成長により、低濃度のＮ型
領域５３を半導体基板５１の主表面上に形成する。次
に、Ｐ型のベース領域５９および高濃度のＮ型領域６
０，６２を形成し、それぞれをエミッタ、コレクタ領域
とする。そして金属電極６３をエミッタ、ベース、コレ
クタに接続し、バイポーラトランジスタが完成する。

【０００４】図２１は図２０に示したバイポーラトラン
ジスタの断面方向の濃度プロファイルを示す図である。
図２１を参照して、（Ａ）は断面位置を表わし、（Ｂ）
は各断面位置ごとの不純物濃度を示す。エピタキシャル
成長により形成されたコレクタ領域５３の濃度が１×１
０¹⁵の場合を示している。高濃度領域５２が図のような
プロファイルを持っている。

【０００５】図２２は高濃度の埋込領域を有さない場合
のバイポーラトランジスタの断面構造（Ａ）とその場合
の断面方向の濃度プロファイル（Ｂ）を示す図である。
図２２を参照して、この場合にはエピタキシャル成長を
使用せず、基板表面から不純物を拡散してバイポーラト
ランジスタが製作される。図２２（Ｂ）はｘ軸に（Ａ）
のＢ−Ｂ′断面を、ｙ軸に不純物濃度をとった場合の各
拡散層の深さごとの濃度を示す図である。

【０００６】

【発明が解決しようとする課題】図２２（Ｂ）を参照し
て、基板の深い部分でコレクタの濃度は基板表面（バッ
クグラウンド）より低くなる。したがって、上記文献
（第８６頁第１行−第３行）に示されているように、コ
レクタ抵抗の上昇とコレクタエミッタ間の耐圧が低下す
るという問題がある。

【０００７】一方、図２０に示した高濃度のＮ型領域を
有するバイポーラトランジスタにおいては、基板のエピ
タキシャル成長が必要となり、半導体基板のコストが大
幅に上昇する問題がある。また、この場合には１ウェル
内に１つのバイポーラトランジスタしか形成できないた
め、高集積化が困難であるという問題点があった。

【０００８】この発明は上記のような問題点を解消する
ためになされたもので、バイポーラトランジスタを含む
半導体装置の製造方法においてコストダウンが可能でか
つ高集積化を可能にすることである。

【０００９】この発明の他の目的はイオン注入法を用い
て構成されたバイポーラトランジスタにおいてコレクタ
抵抗の上昇にもかかわらず高速動作が可能なバイポーラ
トランジスタの製造方法を提供することを目的とする。

【００１０】

【課題を解決するための手段】請求項１に係る半導体装
置の製造方法は、第１導電型の半導体基板の主表面上に
イオン注入で第２導電型の不純物領域である第１ウェル
を形成するステップと、第１ウェルの主表面上を複数の
素子分離領域で分離するステップと、複数の素子分離領
域の下部に高抵抗領域をイオン注入法で形成するステッ
プと、第１ウェルの素子分離された領域の主表面上にイ
オン注入で複数の第１導電型の第２ウェルを形成するス
テップと、複数の第２ウェルの主表面上に第２導電型の
第３不純物領域を形成するステップとを含み、第１ウェ
ルと、第２ウェルおよび第３不純物領域でバイポーラト
ランジスタが形成される。

【００１１】請求項２に係る半導体装置の製造方法にお
いては、請求項１の高抵抗領域をイオン注入で形成する
ステップは、第１導電型不純物領域を形成するステップ
を含む。

【００１２】請求項３に係る半導体装置の製造方法にお
いては、請求項１の高抵抗領域をイオン注入で形成する
ステップは、第２導電型の不純物領域を形成するステッ
プを含む。

【００１３】請求項４に係る、バイポーラトランジスタ
とＣＭＯＳトランジスタを含む半導体装置の製造方法
は、半導体基板の主表面上に間隔を隔てて第１導電型の
第１および第２の領域をイオン注入で形成するステップ
と、第１導電型の第１領域と第２領域の間に第２導電型
の第３の不純物領域を形成するステップとを含む。第１
領域にはバイポーラトランジスタが形成され、第２領域
および第３領域にはＣＭＯＳトランジスタが形成され
る。半導体装置の製造方法はさらに、第１領域の主表面
上にバイポーラトランジスタのベース領域となる第２導
電型の第４領域と第２領域の主表面上にＣＭＯＳトラン
ジスタの一方のソース／ドレイン領域となる１対の第２
導電型の第５領域とを第２導電型の不純物のイオン注入
によって同時に形成するステップと、第４領域の主表面
上にバイポーラトランジスタのエミッタ領域となる第１
導電型の第６領域と第３領域上にＣＭＯＳトランジスタ
の他方の１対のソース／ドレイン領域となる第１導電型
の第７領域をイオン注入により同時に形成するステップ
とを含む。この発明に係る半導体装置の製造はさらに、
バイポーラトランジスタに隣接してバイポーラトランジ
スタの飽和動作を妨げる手段を形成するステップを含
む。

【００１４】請求項５に係る半導体装置の製造方法にお
いては、請求項４のバイポーラトランジスタの飽和動作
を妨げる手段はＭＯＳトランジスタを含む。

【００１５】請求項６に係る半導体装置の製造方法にお
いては、請求項４のバイポーラトランジスタの飽和を妨
げる手段はバイポーラトランジスタを含む。

【００１６】

【作用】請求項１に係る半導体装置の製造方法において
は、第１ウェルの内部が素子分離領域の下部の少なくと
も一部に形成された高抵抗領域によって分離され、その
ウェルの中にイオン注入によって第２ウェルと第３不純
物領域が形成されそれによって第１ウェル内部に複数の
バイポーラトランジスタが形成される。

【００１７】請求項２および３に係る半導体装置の製造
方法においては、請求項１の半導体装置における高抵抗
領域は所望の導電形式のドープ量によって希望の抵抗値
が設定できる。

【００１８】請求項４に係る半導体装置の製造方法にお
いては、バイポーラトランジスタとＣＭＯＳトランジス
タのそれぞれの不純物領域を同時にイオン注入で形成す
ると共に、バイポーラトランジスタの飽和動作を妨げる
手段が形成される。したがって、従来のように所定の導
電形式のウェルの下部に埋込層を設ける必要がなく、こ
の場合に生じる寄生抵抗によるバイポーラトランジスタ
の飽和動作はそれを妨げる手段によって妨げられる。

【００１９】請求項５および６に係る半導体装置の製造
方法においては、バイポーラトランジスタの飽和動作を
妨げる手段はバイポーラトランジスタまたはＭＯＳトラ
ンジスタである。

【００２０】

【実施例】以下この発明の実施例を図面を参照して説明
する。

【００２１】（１） 第１実施例 まずこの発明の第１実施例について説明する。図１はこ
の発明に係る半導体装置の製造方法をステップごとに示
す図である。まず図１（Ａ）を参照してＰ型半導体基板
３１を準備する。次いでＰ型半導体基板３１の主表面上
に分離酸化膜３３を形成する。次いでＰ型半導体基板３
１の主表面上の所定の位置にＮウェル領域３２を形成す
る。次いで図１（Ｃ）に示すように、分離酸化膜３３
ａ，３３ｂの下部に高抵抗領域３４ａ，３４ｂを形成す
る。この高抵抗領域３４ａ，３４ｂはＮウェル領域３２
の濃度を調整することによって形成する。次いで図１
（Ｄ）に示すようにＮウェル領域３２の主表面上にＰウ
ェル領域３５ａ，３５ｂを形成し、その後Ｐウェル領域
３５ａ，３５ｂおよびＰウェル領域３５ａ，３５ｂが形
成されなかったＮウェル領域３２の主表面上にＮ型不純
物領域３６ａ〜３６ｅをイオン注入で形成する。次いで
図１（Ｅ）に示すようにＰ型ウェル３５ａ，３５ｂの主
表面上にＰ⁺ 領域３７ａ，３７ｂを形成する。

【００２２】図２は図１に示した製造工程で形成された
半導体装置の断面構造（Ａ）とその平面図（Ｂ）を示す
図である。図２を参照して、Ｎ型ウェル３２がコレクタ
であり、Ｐ型ウェル３５ａ，３５ｂがベースであり、Ｎ
型ウェル３６ａ，３６ｂがエミッタとなる１対のバイポ
ーラトランジスタが高抵抗領域３４ａ，３４ｂによって
分離されて形成される。なお、Ｐ型ウェル３７ａ，３７
ｂはベース電極であり、Ｎ型ウェル３６ｃ，３６ｄはコ
レクタ電極であり、Ｎ型ウェル３６ｅは１対のバイポー
ラトランジスタに抵抗３４ａ，３４ｂを介して接続され
た電極となる。以上のように第１実施例に係る半導体装
置の製造方法によれば、イオン注入法を繰り返し行なう
ことによって１つのＮウェル３２の内部に１対のバイポ
ーラトランジスタと、１対のバイポーラトランジスタの
コレクタ領域に対して抵抗を介して接続された電極を有
する構造が形成される。したがって、簡単な製造工程で
高集積化が可能な半導体装置の製造方法が提供できる。

【００２３】図３は図２に示したこの発明に係る半導体
装置の製造方法によって形成された構成の変形例を示す
図である。図３を参照してこの変形例においては、高抵
抗領域３８ａ，３８ｂは先の例のようにＮ型不純物の濃
度を調整することにより構成されるのではなく、Ｐ型不
純物を導入することによって形成される。高抵抗領域３
８ａ，３８ｂがカウンタドープにより形成されるため、
希望の抵抗値を容易に設定できるとともに、比較的小さ
な面積で大きな抵抗を容易に形成できる。

【００２４】次のこの発明の第１実施例に係る構成を具
体的な回路に応用した例について説明する。図４はエミ
ッタカップル型の差動増幅回路を示す回路図である。図
４を参照して抵抗とバイポーラトランジスタとの一体型
のトランジスタ４０，４１が示される。

【００２５】図５はラッチ回路を示す回路図である。こ
こでも抵抗とバイポーラトランジスタとの一体型のトラ
ンジスタ４２，４３が示される。この構成はＳＲＡＭ型
メモリセルとしての使用も可能である。

【００２６】図６はラッチ回路を示す他の回路図であ
り、抵抗とバイポーラトランジスタとの一体型のトラン
ジスタ４４，４５が示される。この構成はＳＲＡＭ型メ
モリセルとしての使用も可能であり、アクセストランジ
スタとしてＰＭＯＳトランジスタ４６，４７を使用して
いる。この構成の動作について以下に説明する。

【００２７】図６を参照して、ドライバトランジスタと
してバイポーラトランジスタ４７，４８を使用してい
る。オンしているバイポーラトランジスタのベース・エ
ミッタ間電圧Ｖｂｅはほぼ０．８Ｖ程度と一定であるの
で、２つのバイポーラトランジスタ４８，４９によるラ
ッチ回路の記憶ノード間の電位差は０．８Ｖ程度とのな
り、これによりデータを保持する。

【００２８】図７は図６に示した回路図で表わされたＳ
ＲＡＭ型メモリセルの平面図であり、図２（Ｂ）、図３
（Ｂ）に示した平面図の電極の図示された上方向に１対
のＰＭＯＳトランジスタが形成されている。

【００２９】図７を参照して、デバイスはすべてＮウェ
ル内に形成される。大きな四角の点線で囲んだ領域が単
位メモリセル２００であり、斜線で示した領域２０１，
２０２が高抵抗分離領域を表わす。これによって各デバ
イス同士が分離される。ＳＲＡＭメモリセルのアレイは
単位メモリセル２００が二次元的に繰り返されることに
よって構成される。単位メモリセル２００は高抵抗領域
２０１，２０２によって分離された１対のバイポーラト
ランジスタ２１０，２２０と、電源Ｖｃｃ端子となるＮ
⁺ 領域２０３と、１対のバイポーラトランジスタ２１
０，２２０と絶縁膜を介して形成された１対のＰＭＯＳ
トランジスタ２３０，２４０とを含む。バイポーラトラ
ンジスタ２１０，２２０はそれぞれコレクタ端子となる
Ｎ⁺ 領域２１３，２２３と、ベース端子となるＰ⁺ 領域
２１４，２２４と、エミッタ端子となるＮ⁺ 領域２１
５，２２５とを含む。ＰＭＯＳトランジスタ２３０，２
４０はそれぞれソース／ドレイン領域２３１，２３２，
２４１，２４２と、ゲート電極２３３，２４３とを含
む。

【００３０】ＰＭＯＳトランジスタもＮＰＮバイポーラ
トランジスタも同じＮウェル内に形成されるため、高抵
抗分離領域２０１，２０２による分離だけでデバイスの
分離が可能になる。

【００３１】次に各デバイス間の接続について説明す
る。各デバイス間の接続は図７に示したとおりであり、
１対のバイポーラトランジスタ２１０，２２０のベース
端子２１４，２２４が互いに他のバイポーラトランジス
タのコレクタ端子２２３，２１３に接続され、これらコ
レクタ端子２１３，２２３はそれぞれ対応するＭＯＳト
ランジスタ２３０，２４０のソース２３１，２４１に接
続されている。

【００３２】アクセス用のＰＭＯＳトランジスタ２３
０，２４０のゲート電極２３３，２４３はワードライン
ＷＬに接続され、１対のＰＭＯＳトランジスタのそれぞ
れのドレイン２３２，２４２はビット線対ＢＩＴ，／Ｂ
ＩＴに接続される。

【００３３】なお、高抵抗領域２０１，２０２の抵抗値
はイオン注入の種類およびその量によって調整するのは
先の製造プロセスで述べたとおりである。

【００３４】以上により、この実施例によれば、２ＰＭ
ＯＳトランジスタ、２ＮＰＮバイポーラトランジスタお
よび２抵抗によるＳＲＡＭメモリセルが簡単な製造工程
でかつ狭い領域に形成することができる。その結果、小
面積でかつバイポーラトランジスタを用いるため、低電
圧動作が可能な半導体装置の製造方法が提供できる。

【００３５】次に図７に示した応用例のさらなる変形例
について説明する。図８は図６に示したＳＲＡＭの他の
デバイス配置例を示す平面図である。図８を参照して、
図７と異なる点は斜線で示した高抵抗領域３０１，３０
２が１対のバイポーラトランジスタ３１０，３２０と対
応するＰＭＯＳトランジスタ３３０，３４０の形成され
る領域との間に設けられている点である。それ以外の基
本的な構成および配置は図７に示した場合と同様である
ので、同一部分に同一符号を付してその説明は省略す
る。

【００３６】この配置例においては、電源接続端子とな
るＮ⁺ 領域２０３をＰＭＯＳトランジスタ領域に形成で
きるので、レイアウトをコンパクトにまとめることがで
きる。

【００３７】次に図６に示したＳＲＡＭのさらなる他の
デバイス配置例について図９を参照して説明する。この
例において図８に示した配置例と異なる点はアクセスト
ランジスタとなる１対のＰＭＯＳトランジスタ２３０，
２４０のゲート電極２３３，２４３の向きがワードライ
ンＷＬと平行になっている点だけであり、それ以外の部
分については図８に示したデバイス配置例と同一である
ので、同一部分に同一符号を付してその説明は省略す
る。

【００３８】このデバイス配置例によれば、図８に示し
た配置例と同様の効果が得られる。 （２） 第２実施例 次にこの発明の第２実施例について説明する。第２実施
例においては、図１および図２で説明した第１実施例の
構成においてその一方側のバイポーラトランジスタおよ
び高抵抗領域が削除されている。そのような具体例を図
１０に示す。図１０を参照して、第２実施例において
は、Ｐ型半導体基板５１の主表面上にＮ型ウェル領域５
２が形成され、Ｎ型ウェル領域５２の主表面上に複数の
素子分離領域５３が形成される。特定の素子分離領域５
３ａの下部には高抵抗領域５４が設けられている。Ｎ型
ウェル領域５２の主表面上には電源端子となるＮ⁺ 型ウ
ェル５６ａと、バイポーラトランジスタのコレクタ電極
となるＮ⁺ 型ウェル領域５６ｂと、バイポーラトランジ
スタのベース領域となるＰ型ウェル領域５５が形成さ
れ、Ｐ型ウェル領域５５の主表面上にはベース電極とな
るＰ⁺ 型ウェル領域５７と、エミッタ領域となるＮ⁺ 型
ウェル領域５６ｃが形成される。この実施例においても
第１実施例と同様にＮ⁺ 型ウェル領域５６ａ，５６ｂ，
５６ｃは同時に形成される。

【００３９】この構成により、１つのウェル内でバイポ
ーラトランジスタのコレクタ端子に抵抗素子が接続され
た構成が形成できる。ここで高抵抗領域５４の抵抗値は
Ｎ型ウェル５２の濃度を調整することによって調整す
る。この実施例においても第１実施例と同様にＮウェル
領域５２の下部に従来のようなＮ⁺ 型埋込層が形成され
ていない。

【００４０】その結果、１つのウェル内にバイポーラト
ランジスタのコレクタ端子に抵抗素子が接続された構成
が形成できるため、レイアウト面積を小さくすることが
できる。また、高抵抗領域５４は注入するイオンの導電
型と濃度を適切に選択することにより、比較的小さな面
積で大きな抵抗を容易に形成することができるとともに
希望の抵抗値に容易に設定できる。

【００４１】次に図１０に示した第２実施例の変形例に
ついて説明する。図１１の構成は基本的に図１０の構成
と同一であるが、コレクタ領域５６ｂと抵抗端子５６ａ
とはバイポーラトランジスタのベース領域５５を挟んで
反対方向に位置している点が異なる。それ以外の部分に
ついては図１０の場合と同一であるので、同一部分に同
一符号を付してその説明は省略する。

【００４２】ベース領域５５と電源用引出領域５６ａと
の間に高抵抗領域５４を設けることにより、１つのウェ
ル内でもバイポーラトランジスタのコレクタ端子に抵抗
素子が接続された構成が得られる。その他この構成によ
って得られる効果は図１０の場合と同様である。

【００４３】次に第２実施例のさらなる変形例について
説明する。図１２はさらなる変形例を示す断面図であ
る。図１２を参照して、さらなる変形例は図１１に示し
た変形例と基本的に同じであるので、同一部分に同一符
号を付してその説明を省略する。図１２を参照して、図
１１に示した実施例と異なる点は、電源引出端子となる
Ｎ⁺ 型ウェル領域５６ａをコレクタ領域となるＮ⁺ 型ウ
ェル領域５２とは別の部分に設けて引出端子となるＮ⁺
型ウェル領域５６ａに外部抵抗５９を接続する。この変
形例によれば、バイポーラトランジスタのコレクタ端子
５６ｂに抵抗素子を接続する場合、任意の場所に接続点
を形成できる。

【００４４】次にこの発明の第２実施例のさらなる変形
例について図１３を参照して説明する。この変形例にお
いては、図１０に示した第２実施例に対して複数の電源
用引出端子となるＮ⁺ 型ウェル領域６０ａ〜６０ｃがそ
れぞれ高抵抗領域５４ａ〜５４ｃを介して設けられる。
図１３を参照して、複数の電源用引出領域となるＮ⁺型
ウェル領域６０ａ〜６０ｃのうちどの引出端子を接続す
るかによりコレクタに接続される抵抗値を調整できる。
その結果、バイポーラトランジスタのコレクタ端子に接
続される抵抗素子の値を後工程のマスクで変更できる。

【００４５】（３） 第３実施例 次にこの発明の第３実施例について説明する。図１４お
よび図１５はこの発明の第３実施例に係る半導体装置の
製造方法をプロセスごとに示す図である。図１を参照し
て、まずＰ型半導体基板１１を準備する（Ａ）。そして
分離酸化膜１２とゲート酸化膜２２とをＰ型半導体基板
１１の主表面上に形成する。次に図１（Ｂ）を参照し
て、ＰＭＯＳトランジスタ２７とＮＰＮバイポーラトラ
ンジスタ２５が形成される領域に高エネルギでイオン注
入を行ない、Ｎ型ウェル領域１３ａ，１３ｂを形成す
る。このときＮ型ウェル領域の下部１３ａは上部１３ｂ
より高濃度となるように形成する。次に図１４（Ｄ）を
参照して、ＮＭＯＳトランジスタ２６が形成される領域
に同様に高エネルギでイオン注入を行ない、Ｐ型ウェル
領域１４ａ，１４ｂを形成する。そして図１４（Ｅ）を
参照して、ＭＯＳトランジスタの導電チャネル部に不純
物を注入し、ＭＯＳトランジスタのしきい値電圧を調整
後、ＭＯＳトランジスタのゲート電極１５ａ，１５ｂを
形成する。そしてＮ型ソース／ドレイン領域１７ａ，１
７ｂとバイポーラトランジスタのコレクタ電極接合部の
Ｎ層２０とを同時に形成する。

【００４６】図１５は図１４の（Ｅ）に続くステップを
説明する図である。次に図１５（Ａ）を参照して、ＮＭ
ＯＳトランジスタ２６の形成される領域とバイポーラト
ランジスタ２５の形成される領域のうちベース電極接合
部のＰ層１８以外の部分をレジスト層２１でマスクす
る。そしてボロンのようなＰ型不純物をイオン注入する
ことによってＰＭＯＳトランジスタ２７のソース／ドレ
イン領域１６ａ，１６ｂとバイポーラトランジスタ２１
のベース電極接合部のＰ層１８を同時に形成する。そし
てその後、全面にイオン注入し、バイポーラトランジス
タ２５のベースの低濃度のＰ^- 層１９を形成する。

【００４７】以上のような工程を用いてＢｉＣＭＯＳ
（Bipolar Complementary Metal Oxide Semiconductor
）を形成することで、ＣＭＯＳプロセスに全面ベース
注入を加えただけの工程増でＢｉＣＭＯＳの形成が可能
となり、ＣＭＯＳトランジスタに比べてコストアップが
小さいＢｉＣＭＯＳトランジスタが実現可能となる。ま
たこの製造方法によれば、コレクタを形成するときに高
エネルギ注入法を使用しているため、図２１で示した従
来のバイポーラトランジスタよりはコレクタ抵抗の上昇
とコレクタ−エミッタ間の耐圧低下は改善することがで
きる。また、従来のようなエピタキシャル成長工程が不
要なので、ウェハの製造コストを下げることが可能とな
る。

【００４８】次に図１４および図１５で示した製造方法
で形成されたＢｉＣＭＯＳ構造の具体的な応用例につい
て説明する。まず第１応用例について説明する。図１６
は第１応用例を示す回路図である。図１６を参照して、
第１の応用例はＢｉ−ＮＭＯＳドライバ６０にこの発明
の製造プロセスが適用された例を示す図である。図１６
を参照して、Ｂｉ−ＮＭＯＳドライバ６０は、インバー
タ６５と、インバータ６５の出力にベース電極を接続さ
れ、コレクタ電極を電源端子Ｖｃｃに接続され、エミッ
タ端子を出力ノード６７に接続されたバイポーラトラン
ジスタ６１と、ゲートを入力端子６８に接続され、ソー
ス／ドレインを出力ノード６７と接地電位に接続された
ＮＭＯＳトランジスタ６４とを含む。

【００４９】次に動作について説明する。Ｂｉ−ＮＭＯ
Ｓドライバ６０においては、バイポーラトランジスタ６
１はインバータ６５の出力をベースに受けるため、入力
信号がハイレベルの場合、ノード６６はロウレベルとな
り、バイポーラトランジスタ６１は非活性化される。逆
にＮＭＯＳトランジスタ６４は活性化され、出力ノード
６７はロウレベルとなる。入力がロウレベルの場合はこ
の逆になる。

【００５０】図１７はＢｉ−ＣＭＯＳドライバにこの発
明に係る製造方法を適用したバイポーラトランジスタを
組込んだ回路図である。図１７を参照して、Ｂｉ−ＣＭ
ＯＳドライバ７０は、入力端子７６に接続されたインバ
ータ８０とＮＭＯＳトランジスタ７４と、インバータ８
０の出力ノード７７にベースを接続され、コレクタを電
源電位Ｖｃｃに接続され、エミッタを出力端子ノード７
９に接続されたバイポーラトランジスタ７１と、ゲート
をノード７７に接続され、一方電極をＮＭＯＳトランジ
スタ７４に、他方電極を接地に接続されたＮＭＯＳトラ
ンジスタ７５と、ベースをノード７８に接続され、コレ
クタを出力端子ノード７９に接続され、エミッタを接地
電位に接続されたバイポーラトランジスタ８１とを含
む。

【００５１】次に動作について説明する。入力端子７６
に入力された入力信号がハイレベルの場合、ノード７７
はロウレベルとなり、バイポーラトランジスタ７１は非
活性化される。逆にＮＭＯＳトランジスタ７４は活性化
されることにより、ノード７９が高い電位の場合にはバ
イポーラトランジスタ８１は活性化され、接地電位ＧＮ
Ｄ＋１Ｖｂｅ（ベースエミッタ間電圧（Ｖ））の電位ま
でプルダウンする。これにより、出力ノード７９はロウ
レベルとなったことになる。入力信号がロウレベルの場
合はこの逆となる。

【００５２】以上のように図１６および図１７に示した
Ｂｉ−ＮＭＯＳドライバおよびＢｉ−ＣＭＯＳドライバ
をこの発明の第３実施例に係る製造方法で製造できるた
め、ＭＯＳトランジスタに比べて駆動力があり、高速性
に優れる半導体装置を低コストで製造できるという効果
がある。さらに、出力端子６７，７９における出力振幅
が電源電位Ｖｃｃより１Ｖｂｅ（ベース−エミッタ
（Ｖ））を用いるので、次段に耐圧の低いデバイスを接
続できる。

【００５３】次に第３実施例に係る製造方法に係る半導
体装置を用いた他の応用例について説明する。図１８お
よび図１９は他の応用例を示す図である。図１８および
図１９を参照して、他の応用例においては、図１６およ
び図１７に示した実施例においてバイポーラトランジス
タ６１，７１が飽和してもプルアップ動作が高速となる
よう、ＮＭＯＳトランジスタを並設した構成である。し
たがって、同一部分に同一符号を付してその部分につい
ての説明は省略する。

【００５４】図１８を参照して、Ｂｉ−ＮＭＯＳドライ
バ８５は、図１６に示したＢｉ−ＮＭＯＳドライバ６０
に対して、ソース／ドレインを電源端子Ｖｃｃおよび出
力端子ノード６７に接続され、ゲートにバイポーラトラ
ンジスタ６１のベース電位を受けるＮＭＯＳトランジス
タ８６を含む。

【００５５】次に動作について説明する。Ｂｉ−ＮＭＯ
Ｓドライバ８５においては、入力信号がハイレベルの場
合、ノード６６はロウレベルとなり、バイポーラトラン
ジスタ６１、ＮＭＯＳトランジスタ８６は非活性化され
る。逆にＮＭＯＳトランジスタ６４は活性化され、出力
ノード６７はロウレベルとなる。入力がロウレベルの場
合は、ノード６６はハイレベルとなり、バイポーラトラ
ンジスタ６１は活性化される。しかしながら、バイポー
ラトランジスタ６１にはコレクタに寄生の抵抗が付いて
いるので、コレクタ電流が大きい場合飽和してしまうお
それがある。そこでバイポーラトランジスタ６１に並設
してＮＭＯＳトランジスタ８６を設け、出力ノード６７
のプルアップ動作を高速化する。このときＮＭＯＳトラ
ンジスタ６４は非活性化され、出力ノード６７はハイレ
ベルになる。

【００５６】次に図１９について説明する。図１９は図
１７に示たＢｉ−ＣＭＯＳドライバ７０に対してソース
／ドレインを電源電位Ｖｃｃおよび出力端子ノード９２
接続され、ゲートをバイポーラトランジスタ７１のベー
スに接続されたＮＭＯＳトランジスタ９１が接続されて
いる点が図１７の場合と異なる。それ以外については同
様であるので、同一部分に同一符号を付してその説明は
省略する。

【００５７】次に動作について説明する。Ｂｉ−ＣＭＯ
Ｓドライバ９０においては、入力信号がハイレベルの場
合、ノード７７はロウレベルとなり、バイポーラトラン
ジスタ７１は非活性化され、ＮＭＯＳトランジスタ７４
は活性化される。このため、出力端子ノード９２が高い
電位の場合には、バイポーラトランジスタ８１は活性化
され、ＧＮＤ＋１Ｖｂｅ（Ｖ）の電位までプルダウンす
る。これにより、出力ノード９２がロウレベルとなった
ことになる。

【００５８】入力がロウレベルの場合は、ノード７７は
ハイレベルとなり、バイポーラトランジスタ７１、ＮＭ
ＯＳトランジスタ９１は活性化される。しかしながら、
バイポーラトランジスタ７１のコレクタに寄生の抵抗が
付いているので、コレクタ電流が大きい場合飽和してし
まうおそれがある。そこでバイポーラトランジスタ７１
に並設して、ＮＭＯＳトランジスタ９１を設けて、出力
ノード９２のプルアップ動作を高速化する。逆にノード
７７の電位がＮＭＯＳトランジスタ７５のゲートに印加
されるため、ノード７８はロウレベルとなり、バイポー
ラトランジスタ８１は非活性化される。これにより、出
力ノード９２はハイレベルとなる。

【００５９】以上のようにバイポーラトランジスタに並
設してＭＯＳトランジスタを設けた半導体装置を第３実
施例に係る製法で製造できるため、駆動力があり高速性
に優れたドライバを低コストで提供できる。また、出力
振幅が電源電位Ｖｃｃより１Ｖｂｅ（Ｖ）落ちるので、
次段に耐圧の低いデバイスを接続できる。さらに、バイ
ポーラトランジスタが飽和しても高速動作が可能である
といった特徴を有する半導体装置を低コストで提供でき
る。

【００６０】

【発明の効果】以上のように、請求項１に係る半導体装
置の製造方法においては、第１ウェルの内部が素子分離
領域の下部の少なくとも一部に形成された高抵抗領域に
よって分離され、そのウェルの中にイオン注入によって
第２ウェルと第３不純物領域が形成され、それによって
第１ウェル内部に複数のバイポーラトランジスタが形成
される。その結果、低コストでありながらかつ高集積化
の可能な半導体装置の製造方法が提供できる。

【００６１】請求項２および３に係る半導体装置の製造
方法においては、請求項１の半導体装置における高抵抗
領域は所望の導電形式のドープ量によって希望の抵抗値
が設定できる。その結果、希望の抵抗値を容易に設定で
きるとともに、比較的小さな面積で大きな抵抗を容易に
形成できる半導体装置の製造方法が提供できる。

【００６２】請求項４に係る半導体装置の製造方法にお
いては、バイポーラトランジスタとＣＭＯＳトランジス
タのそれぞれの不純物領域を同時にイオン注入で形成す
るとともに、バイポーラトランジスタの飽和動作を妨げ
る手段が形成される。したがって、従来のように所定の
導電形式のウェルの下部に埋込層を設ける必要がなく、
この場合に生じる寄生抵抗によるバイポーラトランジス
タの飽和動作をそれを妨げる手段によって妨げられる。
その結果、コストダウンが可能でかつ寄生抵抗によるバ
イポーラトランジスタの飽和動作が生じない半導体装置
の製造方法が提供できる。

【００６３】請求項５および６に係る半導体装置の製造
方法においては、バイポーラトランジスタの飽和動作を
妨げる手段はバイポーラトランジスタまたはＭＯＳトラ
ンジスタを含む。寄生抵抗によるバイポーラトランジス
タの飽和動作を妨げる手段としては所望の構成が採用で
きるため、所望の構成を有する、低コストでかつバイポ
ーラトランジスタの飽和動作を妨げることができる半導
体装置の製造方法が提供できる。

【図面の簡単な説明】

【図１】 第１実施例に係る半導体装置の製造方法をス
テップごとに示す図である。

【図２】 第１実施例に係る製造方法で製造された半導
体装置を示す図である。

【図３】 第１実施例に係る製造方法で製造された半導
体装置を示す図である。

【図４】 第１実施例の応用例を示す回路図である。

【図５】 第１実施例の応用例を示す回路図である。

【図６】 第１実施例の応用例を示す回路図である。

【図７】 図６に示した回路の具体的配置を示す平面図
である。

【図８】 図６に示した回路の具体的配置を示す平面図
である。

【図９】 図６に示した回路の具体的配置を示す平面図
である。

【図１０】 第２実施例に係る製造方法によって形成さ
れた半導体装置の断面図である。

【図１１】 第２実施例に係る製造方法によって形成さ
れた半導体装置の断面図である。

【図１２】 第２実施例に係る製造方法によって形成さ
れた半導体装置の断面図である。

【図１３】 第２実施例に係る製造方法によって形成さ
れた半導体装置の断面図である。

【図１４】 第３実施例における半導体装置の製造方法
をステップごとに示す図である。

【図１５】 第３実施例における半導体装置の製造方法
をステップごとに示す図である。

【図１６】 第３実施例の応用例を示す回路図である。

【図１７】 第３実施例の応用例を示す回路図である。

【図１８】 第３実施例の応用例を示す回路図である。

【図１９】 第３実施例の応用例を示す回路図である。

【図２０】 従来のバイポーラトランジスタの構造を示
す図である。

【図２１】 従来のバイポーラトランジスタにおける不
純物濃度分布を示す図である。

【図２２】 従来のバイポーラトランジスタにおける問
題点を説明するための図である。

【符号の説明】

１１ Ｐ型半導体基板、１２ 分離酸化膜、１３ａ，１
３ｂ Ｎ型領域、１４ａ，１４ｂ Ｐ型領域、１５ ゲ
ート電極、１６ Ｐ型ソース／ドレイン領域、１７ Ｎ
型ソース／ドレイン領域、１８ Ｐ層、１９ Ｐ層、２
０ Ｎ層。

フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/11 (72)発明者 和田 知久 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 第１導電型の半導体基板の主表面上にイ
   オン注入で第２導電型の不純物領域からなる第１ウェル
   を形成するステップと、 前記第１ウェルの主表面上を複数の素子分離領域で分離
   するステップと、 前記複数の素子分離領域の下側に高抵抗領域をイオン注
   入で形成するステップと、 前記第１ウェルの素子分離された領域の主表面上にイオ
   ン注入で複数の第１導電型の第２ウェルを形成するステ
   ップと、 前記複数の第２ウェルの主表面上に第２導電型の第３不
   純物領域を形成するステップとを含み、 前記第１ウェルと、第２ウェルおよび第３不純物領域が
   バイポーラトランジスタを構成する、半導体装置の製造
   方法。
2. 【請求項２】 前記高抵抗領域をイオン注入で形成する
   ステップは、前記第１導電型の領域を形成するステップ
   を含む、請求項１に記載の半導体装置の製造方法。
3. 【請求項３】 前記高抵抗領域をイオン注入で形成する
   ステップは、前記第２導電型領域を形成するステップを
   含む、請求項１に記載の半導体装置の製造方法。
4. 【請求項４】 バイポーラトランジスタとＣＭＯＳトラ
   ンジスタを含む半導体装置の製造方法であって、 半導体基板の主表面上に間隔を隔てて第１導電型の第１
   および第２の領域をイオン注入で形成するステップと、 前記第１導電型の第１および第２の領域の間に第２導電
   型の第３の不純物領域を形成するステップとを含み、 前記第１領域にはバイポーラトランジスタが形成され、
   前記第２領域および第３領域には前記ＣＭＯＳトランジ
   スタが形成され、 前記第１領域の主表面上に第２導電型の第４領域で構成
   される前記バイポーラトランジスタのベース領域と、前
   記第２領域の主表面上に前記ＣＭＯＳトランジスタの一
   方のソース／ドレイン領域となる１対の第２導電型の第
   ５領域とを同時に第２導電型の不純物のイオン注入で形
   成するステップと、 前記第４領域の主表面上に第１導電型の第６領域で構成
   される前記バイポーラトランジスタのエミッタ領域と、
   前記第３領域の主表面上に前記ＣＭＯＳトランジスタの
   他方のソース／ドレイン領域となる１対の第１導電型の
   第７領域とを第１導電型の不純物の同時イオン注入で形
   成するステップとを含み、 前記バイポーラトランジスタに隣接して形成され、前記
   バイポーラトランジスタの飽和動作を妨げる手段を形成
   するステップとを含む、半導体装置の製造方法。
5. 【請求項５】 前記バイポーラトランジスタの飽和動作
   を妨げる手段はＭＯＳトランジスタを含む、請求項４に
   記載の半導体装置の製造方法。
6. 【請求項６】 前記バイポーラトランジスタの飽和を妨
   げる手段はバイポーラトランジスタを含む、請求項４に
   記載の半導体装置の製造方法。