KR100256169B1 - 반도체 장치 및 그 제조방법 - Google Patents

반도체 장치 및 그 제조방법 Download PDF

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Abstract

[과제] 반도체 메모리부와, 바이폴라 트랜지스터를 포함하는 주변회로부를 구비한 반도체 장치에 있어서, 설계요건에 따라서 특성이 다른 복수의 바이폴라 트랜지스터를, 제조공정의 증가를 억제하여 효과적으로 제조한다.
[해결수단] 반도체 메모리부와, 주변회로부의 바이폴라 트랜지스터의 제조에 있어서, 반도체 메모리부의 층간 절연막에 대하는 구멍부 형성의 복수의 단계에 대응하여, 주변부에서 바이폴라 트랜지스터 형성용의 복수의 구멍부를 설치하여, 이 구멍부의 영역에 특성이 다른 바이폴라 트랜지스터를 형성한다.

Description

반도체 장치의 제조방법
제1도는 반도체 장치의 제조 프로세스의 조건과 특성과의 관계를 설명하기 위한 도면.
제2도는 반도체 장치의 제조 프로세스 조건의 설정을 설명하기 위한 도면.
제3도는 반도체 장치의 불순물 농도의 프로파일을 나타내는 도면.
제4도는 SRAM의 회로구성의 일부를 나타낸 도면.
제5도는 본 발명의 제 1 실시예에 의한 반도체 장치의 제조방법을 설명하기 위한 도면.
제6도는 본 발명의 제 1 실시예에 의한 반도체 장치의 제조방법을 설명하기 위한 도면.
제7도는 본 발명의 제 1 실시예에 의한 반도체 장치의 제조방법을 설명하기 위한 도면.
제8도는 본 발명의 제 1 실시예에 의한 반도체 장치의 제조방법을 나타내는 도면.
제9도는 본 발명의 제 1 실시예에 의한 반도체 장치의 제조방법을 나타내는 도면.
제10도는 본 발명의 제 1 실시예에 의한 반도체 장치의 제조방법을 나타내는 도면.
제11도는 본 발명의 제 1 실시예에 의한 반도체 장치의 제조방법을 나타내는 도면.
제12도는 본 발명의 제 1 실시예에 의한 반도체 장치의 제조방법을 나타내는 도면.
제13도는 본 발명의 제 1 실시예에 의한 반도체 장치의 제조방법을 나타내는 도면.
제14도는 본 발명의 제 2 실시예에 의한 반도체 장치의 제조방법을 나타내는 도면.
제15도는 본 발명의 제 3 실시예에 의한 반도체 장치의 제조방법을 나타내는 도면.
제16도는 본 발명의 제 4 실시예에 의한 반도체 장치의 제조방법을 나타내는 도면.
제17도는 본 발명의 제 5 실시예에 의한 반도체 장치의 제조방법을 나타내는 도면.
제18도는 본 발명의 제 6 실시예에 의한 반도체 장치의 제조방법을 나타내는 도면.
제19도는 본 발명의 제 7 실시예에 의한 반도체 장치의 제조방법을 나타내는 도면.
제20도는 본 발명의 제 8 실시예에 의한 반도체 장치의 제조방법을 나타내는 도면.
제21도는 본 발명의 제 9 실시예에 의한 반도체 장치의 제조방법을 나타내는 도면.
제22도는 본 발명의 제 10 실시예에 의한 반도체 장치의 제조방법을 나타내는 도면.
제23도는 본 발명의 제 11 실시예에 의한 반도체 장치의 제조방법을 나타내는 도면.
제24도는 본 발명의 제 12 실시예에 의한 반도체 장치의 제조방법을 나타내는 도면.
제25도는 본 발명의 제 1 실시예에 의한 반도체 장치의 제조방법을 나타내는 도면.
제26도는 본 발명의 제 2, 3, 5 실시예에 의한 반도체 장치의 제조방법을 설명하기 위한 도면.
제27도는 본 발명의 제 6, 7, 8 실시예에 의한 반도체 장치의 제조방법을 설명하기 위한 도면.
제28도는 본 발명의 제 9, 10, 11 실시예에 의한 반도체 장치의 제조방법을 설명하기 위한 도면.
제29도는 본 발명의 제 13 실시예에 있어서의 메모리셀의 회로구성의 일부를 나타내는 도면.
제30도는 본 발명의 제 13 실시예에 있어서의 다른 메모리셀의 회로구성의 일부를 나타내는 도면.
제31도는 본 발명의 제 13 실시예에 의한 반도체 장치의 제조방법을 나타내는 도면.
제32도는 본 발명의 제 13 실시예에 의한 반도체 장치의 제조방법을 나타내는 도면.
〈도면의 주요부분에 대한 부호의 설명〉
106, 112, 115, 118 : 구멍부, 에미터용 개구
본 발명은 반도체 장치, 특히 MOS형 트랜지스터와 바이폴라 트랜지스터(Bip. Tr)를 포함하는 반도체 장치의 제조방법에 관한 것이다.
반도체 장치에 있어서, 특성이 다른 여러 종류의 바이폴라 트랜지스터를 구비한 것이 있다.
예컨데 반도체 기억장치에 있어서는, 반도체 기억회로부(메모리셀부)의 주변에 형성되는 디코더 회로, 버퍼회로 등을 포함하는 주변회로부에, 특성이 다른 복수의 바이폴라 트랜지스터가 필요하다.
제 1 도는, 반도체 장치의 특성도이고, 프로세스 조건(횡축)에 대한 전류증폭율(hFE) 및 내압(BVces, BVceo)의 변화를 나타낸 도면이다.
제 1 도에서 보는 바와 같이, 프로세스 조건 A점과 같이 내압(BVces, BVceo)을 크게 잡는 경우에는 전류증폭율(hFE)이 작아지며, 반대로 프로세스조건 B점과 같이 전류증폭율(hFE)을 크게 하는 경우에는 내압(BVces, BVces)이 작아진다.
제 2 도는, 이 같은 특성도에 있어서, 프로세스 조건의 설정을 설명하기 위한 도면이다.
제 2 도는, 전류증폭율(hFE)이 설계에서 요구되는 값 이상이며, 또한 내압(BVces, BVces)도 설계에서 요구되는 값 이상이 되도록 양쪽의 요구를 충족시키기 위한 프로세스 조건의 범위를 나태내고 있다.
종래 복수의 바이폴라 트랜지스터를 포함하는 반도체 장치의 제조에 있어서, 동시에 제조되는 바이폴라 트래진스터의 전류증폭율(hFE), 내압(BVces, BVceo)은, 일반적으로 특정한 하나의 종류로 되어 있었다.
그리고, 그를 위한 제조 프로세스로서는, 제 2 도에 나타낸 바와 같이 내압을 확보할 수 있어 설계의 요구하는 전류증폭율(hFE)을 얻을 수 있도록, 에미터, 베이스 및 콜렉터의 농도의 프로파일을 최적화하고 있었다.
이것에는, 제 3a 도에 도시하는 바와 같이 에미터 프로파일을 바꾸는 방법, 제 3b 도에 도시하는 바와 같이 베이스 프로파일을 바꾸는 방법, 제 3c 도에 나타낸 바와 같이 콜렉터 프로파일을 바꾸는 방법등이 있다.
또 설계자는, 일정한 제법으로 할 수 있는 바이폴라 트랜지스터의 특성에 대하여, 그 용도에 따라서 그들의 바이폴라 트랜지스터의 사이즈를 변경함으로, 특성을 변화시켜 사용하고 있었다.
그렇지만 고전류증폭율(hFE)화와 내압을 확보하는 것은 상반되는 일이며, 디바이스의 미세화로 양립이 곤란하게 되어 왔다.
본 발명은, 이상과 같이 MOS 트랜지스터와 바이폴라 트랜지스터가 혼재하는 반도체 장치에 있어서, 여러가지 다른 특성을 가지는 원하는 바이폴라 트랜지스터를 제조하는데 곤란성을 해결하기 위해서 이루어진 것으로, 반도체 기억회로부(메모리부) 및/또는 그 주변에 형성되는 주변회로부(디코더, 바퍼 등을 포함하는 주변의 회로부)에 있어서, 특성이 다른 복수의 종류의 바이폴라 트랜지스터를, 설계요건에 응해서 적절히 효율좋은 공정으로 제조하는 제조방법을 제공하고자 하는 것이다.
본 발명은 MOS트랜지스터를 사용한 기억회로, 특히 SRAM 메모리에 있어서의 메모리셀부 및/또는 그 주변회로에 포함되는 바이폴라 트랜지스터를 병행하여 동시적을 제조하는데 적당한 것이다.
본 발명에 의한 반도체 장치의 제조방법은, 반도체 메모리를 포함하는 반도체 기억회로부와 이 반도체 기억회로부의 주변에 배치되는 바이폴라 트랜지스터를 포함하는 주변 회로부를 가지는 반도체 장치의 제조방법에 있어서, 상기 반도체 기억회로부에서 레지스터 패턴을 통해 절연막에 선택적으로 반도체 메모리용의 콘택트홀을 설치하고, 상기 공정과 동시에, 상기 주변회로부 및/또는 상기 반도체 기억회로부에서의 복수의 바이폴라 트랜지스터 형성영역에서 레지스터 패턴을 통해 절연막에 선택적으로 복수의 구멍부를 설치하고, 상기 콘택트홀에 콘택트용 도체를 형성하고, 상기 복수의 바이폴라 트랜지스터 형성영역에 상기 복수의 구멍부의 적어도 어느 하나에서 이온주입을 하는 것에 바이폴라 트랜지스터를 형성하는 것을 특징으로 하는 것이다.
본 발명의 다른 국면에 의한 반도체 장치의 제조방법은, 반도체 메모리를 포함하는 반도체 기억회로부와 이 반도체 기억회로부의 주변에 배치되는 바이폴라 트랜지스터를 포함하는 주변회로부를 가지는 반도체 장치의 제조에 있어서, 상기 반도체 기억회로부에서, 다른 제조단계로 레지스트 패턴을 통해 절연막에 선택적으로 반도체 메모리용의 콘택트홀을 설치하고, 상기 다른 제조단계에 각각 대응하여, 상기 주변회로부 및/또는 상기 반도체 기억 회로부에서의 복수의 바이폴라 트랜지스터 형성영역에서 레지스트 패턴을 통해 절연막에 선택적으로 복수의 구멍부를 설치하고, 상기 콘택트홀에 콘택트용 도체를 형성하고, 상기 복수의 바이폴라 트랜지스터 형성영역에 상기 복수의 구멍부의 적어도 어느 하나에서 이온주입을 하는 것에 의해 바이폴라 트랜지스터를 형성하는 것을 특징으로 하는 것이다.
[실시예]
[제 1 실시예]
본 발명의 적용에 적합한 반도체 장치로서, 반도체 기억회로부(메모리부)에 스태틱 랜덤 액세스 메모리(SRAM)를 구비한 경우를 예로 들어, 설명한다.
우선, SRAM의 회로의 부분구성과 통상의 제조 프로세스에 관해서 기술한다.
제 4 도는, SRAM의 메모리셀의 등가회로도이다.
도면과 같이, SRAM의 메모리셀은, 드라이버 트랜지스터 Q1, Q2, 액세스 트랜지스터 Q3, Q4, 저항R1, R2의 6소자로 구성되어 있다.
도면중의 부호I∼Ⅳ는, 후에 설명하는 이 메모리셀의 제조공정에서 형성되는 구멍부I∼IV의 회로상에 있어서의 대응위치를 나타내고 있다.
제 5 도∼제 9 도는, 이러한 SRAM의 제조 프로세스를 설명하기 위한 도면이다.
제조 프로세스에 관해서 기술하면 우선, 제 5a 도에 나타낸 바와 같이, p형 기판(101)상에 p형 웰(102) 및 분리산화막(103)을 형성한다.
이때, p형 웰(102)의 형성은, 열확산이나 이온주입이라도 좋다.
또한 p형 기판(101)과 p형 웰(102)의 사이에 소프트 에러 대책용의 n형의 매립층이 있어도 좋다.
다음에, 제 5b 도에 나타낸 바와 같이, 게이트산화막(104), 게이트전극용 폴리실리콘(105) 및 레지스트 패턴(106a)를 형성후, 드라이버 트랜지스터Q1 (또는Q2)의 게이트전극과, 드리이버 트랜지스터Q2(또는 Q1)의 드레인 영역을 접속하기 위한 게이트 콘택트 구멍(106)(구멍부I)을 형성한다.
그 후, 제 5c 도에 나타낸 바와 같이, 레지스트(106a)를 제거하고, 게이트전극 형성용의 폴리실리콘(폴리사이드)(107)를 형성후, 게이트전극의 패터닝을 한다.
그 후, 제 6d 도에 나타낸 바와 같이, 소스 및 드레인 영역(109), n-영역(110)을 형성후, 층간 절연막(111)을 형성한다.
그 후, 드라이버·트랜지스터의 소스 영역을 인출하기 위한 개구인 제1폴리 콘택트구멍(112)(구멍부Ⅱ)를 형성한다.
그 후, 제 6e 도에 나타낸 바와 같이, 인출 패드겸 그 그라운드 배선이 되는 폴리사이드층(113)을 형성한다.
다음에, 제 6f 도에 나타낸 바와 같이, 층간 절연막(114)을 형성한다.
그 후, 드라이버·트랜지스터의 게이트전극과 고저항을 접속하는 제2폴리콘택트구멍(115)(구멍부Ⅲ)을 형성한다.
다음에, 제 7g 도에 나타낸 바와 같이, 고저항이 되는 폴리실리콘막(116)을 형성한다.
그 후, 제 7h 도에 나타낸 바와 같이, 층간 절연막(117)을 형성한다.
다음에, 액세스·트랜지스터의 드레인 영역과 비트선을 잇는 제1콘택트구멍(118)(구멍부Ⅳ)를 형성한다.
그 후, 제 7h 도 및 제 7i 도에 나타낸 바와 같이, 배선 및 비트선이 되는 배선층(118a)을 형성한다.
또, 제 7h 도는, 다른 도면과는 부분적으로 다른 단면을 나타내고 있다.
이상 설명한 바와 같이, 반도체 메모리 SRAM의 메모리셀 형성시에는, 레지스트 패턴을 통해 절연층에 선택적으로, 독립한 4종의 구멍부, 즉, 게이트 콘택트구멍(106)(구멍부I), 제1폴리콘택트구멍(112)(구멍부Ⅱ), 제2폴리콘택트구멍(115)(구멍부MI) 및 제1콘택트구멍(118)(구멍부Ⅳ)이 형성된다.
이 반도체 메모리부, 특히 MOS 메모리의 제조와 병행하여, 바이폴라 트랜지스터를 포함하는 주변회로부를 제조한다.
그리고, 반도체 메모리부에서 레지스트 패턴을 통해 절연막에 선택적으로 구멍부를 설치하는 하나의 제조공정과 동시에, 주변회로부에서 레지스트 패턴을 통해 절연막에 동시에 복수의 구멍부를 설치하여, 이 반도체 기억회로부 및/또는 주변회로부의 복수의 구멍부의 영역에서 서로 특성이 다른 바이폴라 트랜지스터를 형성한다.
또, 반도체 메모리부에서 레지스트 패턴을 통해 절연막에 선택적으로 구멍부를 설치하는 복수의 다른 제조단계에 맞추어, 주변회로부에서도 레지스트패턴을 통해 절연막에 복수의 구멍부를 설치하며, 이 반도체 기억회로부 및/또는 주변회로부에서의 제조단계가 다른 복수의 구멍부의 영역에 서로 특성이 다른 바이폴라 트랜지스터를 형성한다.
이와 같이, 주변회로부에서의 바이폴라 트랜지스터 제조의 구멍부의 형성을, 메로리부에서의 각 4종의 구멍부중 어느 것의 형성과 동시 병행적으로, 겸용하여 형성하여, 특성이 다른 바이폴라 트랜지스터를 제조한다.
이하에, 메모리부(반도체 기억회로부)의 제조에 있어서의 각각의 구멍부의 형성공정과 대응하여, 메모리셀부 및/또는 주변회로부에 형성하는 바이폴라 트랜지스터의 제조방법에 관해서 설명한다.
우선 초기에 메모리셀부에서의 구멍의 형성공정과 대응하여 주변회로부에 형성하는 바이폴라 트랜지스터의 제조방법에 관하여 설명한다. 또 메모리셀부의 구멍에서의 바이폴라 트랜지스터의 제조방법에 관하여는 다른 실시예로서 최후에 설명한다.
(I)게이트 콘택트구멍(구멍부(I)에 맞춘 바이폴라 트랜지스터의 제조방법
제 8a∼c 도는, 본 발명의 제 1 실시예의 바이폴라 트랜지스터의 제조 프로세스를 나타낸 도면이다.
제조의 프로세스를 기술하면, 우선 제8a도에 나타낸 바와 같이, p형 기판(101)의 위에 n형 웰(119) 및 분리산화막(103)을 형성한다.
이 n형 웰(119)의 형성은, 열확산이나 이온주입이라도 좋다.
또한, 이 실시예에서는, n형 웰(119)의 속에 바이폴라 트랜지스터를 형성하는 경우에 관해서 기술하지만, 에피택셜층 및 n+매립층중에 바이폴라 트랜지스터를 형성하는 경우라도 좋다.
그 후, 베이스 형성부분이 개구한 레지스트 패턴(12)을 형성후, p형불순물, 예컨데 붕소 B의 이온주입에 의해 진성 베이스(링크베이스)층 (121)을 형성한다.
그 후, 제 8b 도에 나타낸 바와 같이, 게이트 전극용의 폴리실리콘(105)형성한 후, 메모리셀부의 게이트 콘택트구멍(106)(구멍부I)의 개구시에, 에미터 형성부의 개구(106)를 형성한다.
그 후, 이 구멍부분에 n형이든지 p형의 불순물주입을 행하여도 좋다.
그 후, 제 8c 도에 나타낸 바와 같이, 게이트 전극에 사용하는 폴리실리콘(폴리사이드)에 의해 에미터 전극(107)을 형성한다.
또한, 진성 베이스(121)는, 개구(106)를 형성한 후에 이온주입으로 형성해도 좋다.
또 에미터(122)는 개구(106)의 형성후에, 이온주입으로 형성해도 좋고, 또 폴리사이드(107)로부터의 불순물확산에 의해 형성해도 좋다.
그 후, CMOS 프로세스에서, n+ S/D(소스/드레인)를 형성할 시에, 동시에 주변회로부에서 콜렉터인출부(109)를 형성하여, 또한 p+ S/D(소스/드레인)를 주입할 시에, 동시에 베이스 인출부(123)를 형성한다.
다음에, 제 9 도는 CMOS 프로세스에서의 NOS 트랜지스터의 제조공정의 일부와 제8a도에서의 바이폴라 트랜지스터의 제조공정의 일부를 함께 나타낸 도면이다.
제 9a, b도에 나타낸 바와 같이, CMOS 프로세스에서는, NMOS 트랜지스터 Q5 및 PMOS 트랜지스터 Q6을 만든다.
제 9a도에 나타낸 바와 같이, MMOS 트랜지스터 Q5의 형성시에 레지스트 패턴(120)을 통해서, 문턱 전압조정을 위한 이온주입을 한다.
한편, 제9a, b도에 나타내는 바이폴라 트랜지스터 T1에서는, 레지스트 패턴(120)을 통해 베이스(121)형성을 위한 이온주입을 한다.
이 제조공정에서, 양쪽의 레지스트(120)의 형성을 동시에 겸용하여 행할 수 있다.
이와 같이 하면, 이 경우 SRAM의 CMOS 플로우와 같은 마스크매수로 바이폴라 트랜지스터를 형성할 수 있다.
(Ⅱ) 제1폴리콘택트구멍(구멍부Ⅱ)의 형성에 맞춘 바이폴라 트랜지스터의 제조방법.
제10a-c도는, 본 발명의 제 1 실시예의 다른 바이폴라 트랜지스터의 제조 프로세서를 나타낸 도면이다.
제조의 프로세스를 기술하면, 우선 제10a도에 나타낸 바와 같이, p형 기판(101)의 위에 n형 웰(119) 및 분리산화막(103)을 형성한다.
이 n형 웰(119)의 형성은, 열확산이라도 이온주입이라도 좋다.
또, 이 실시예에서는, n형 웰(119) 속에 바이폴라 트랜지스터를 형성하는 경우에 관해서 기술하지만, 에피택셜층 및 n+ 매립층중에 바이폴라 트랜지스터를 형성하는 경우라도 좋다.
그 후, 콜렉터 인출부(109) 및 베이스 인출부(123)를 형성후, 베이스형성부가 개구한 레지스트 패턴(124)을 형성하여, p형불순물, 예컨데 붕소 B의 이온주입에 의해 진성베이스(링크베이스)층(121)을 형성한다.
그 후, 제 10b 도에 나타낸 바와 같이, 층간 절연막(111)을 형성한 후, 메모리셀부의 제1폴리콘택트구멍(112)(구멍부Ⅱ)의 개구시에, 에미터형성부의 개구(112)를 형성한다.
그 후, 이 구멍부분에 n형이든지 p형의 불순물주입을 행해도 좋다.
그 후, 제 10c 도에 나타낸 바와 같이, 그라운드배선에 사용하는 폴리사이드에 의해 에미터 전극(113)을 형성한다.
또한, 진성베이스(121)는, 개구(112)를 형성한 후에 이온주입을 하여 형성해도 좋다.
또 에미터(122)는, 개구(112)의 형성후에, 이온주입으로 형성해도 폴리사이드(113)로부터의 불순물확산에 의해 형성해도 좋다.
또한, 제 11 도는, CMOS 프로세스에서의 트랜지스터의 제조공정의 일부와 제8a도에서의 바이폴라 트랜지스터의 제조공정의 일부를 합쳐 나타낸 도면이다.
제11a도에 나타낸 바와 같이, CMOS 프로세스에서의 PMOS 트랜지스터Q6의 형성에서는, 레지스트 패턴(120)을 통해, p-이온주입을 한다.
제11a, b도에 나타내는 바이폴라 트랜지스터 T3에서는, 레지스트 패턴(120)을 통해 베이스(121)형성을 위한 이온주입을 한다.
이 제조공정에서, 양쪽의 레지스터(120)의 형성을 동시에 겸용하여 행할 수 있다.
이와 같이 하면, 이 경우 SRAM 의 CMOS 플로우와 같은 마스크매수로 바이폴라 트랜지스터를 형성할 수 있다.
또한, 먼저 제 9 도에 따라서 설명한 바와 같이, 이 실시의 형태에 있어서도, 바이폴라 트랜지스터의 제조에 있어서의 레지스트 패턴(124)은, NMOS 트랜지스터의 제조에 있어서의 문턱전압 조정용의 주입을 위한 레지스트 패턴과 동일한 제조공정으로 형성하여, 겸용할 수 있다.
아와 같이 하면, 이 경우 CMOS 플로우와 같은 마스크매수로 파이폴라 트랜지스터를 형성할 수 있다.
(Ⅲ) 제2폴리콘택트 구멍(구멍부Ⅲ)의 형성에 맞추어진 바이폴라 트랜지스터의 제조방법
제12a-c도는 본 발명의 제 1 실시예의 다른 바이폴라 트랜지스터의 제조프로세스를 나타낸 도면이다.
제조의 프로세스를 기술하면, 우선 제12a도에 나타낸 바와 같이, p형 기판(101)의 위에 n형 웰(119) 및 분리산화막(103)을 형성한다.
이 n형 웰(2)의 형성은, 열확산이라도 이온주입이라도 좋다.
또한, 이 실시예에서는, n형 웰(2)속에 바이폴라 트랜지스터를 형성하는 경우에 관해서 기술했지만, 에피텍셜층 및 n+ 매립층중에 바이폴라 트랜지스터를 형성하는 경우라도 좋다.
그 후, 콜렉터인출부(109) 및 베이스인출부(123)를 형성후, 베이스형성부가 개구한 레지스트 패턴(125)을 형성한다.
계속해서, p형불순물, 예컨대 붕소 B의 이온주입에 의해 진성베이스(링크베이스)층(121)을 형성한다.
그 후, 제12b도에 나타낸 바와 같이, 층간 절연막(114)을 형성후, 메모리셀부의 제2폴리콘택트구멍(115)(구멍부Ⅲ)의 개구시에, 에미터 형성부의 개구(115)를 형성한다.
그 후, 이 구멍부분에 n형이든지 p형의 불순물주입을 행해도 좋다.
계속해서, 제 12c 도에 나타낸 바와 같이, 고저항 및 전원배선에 사용하는 폴리실리콘에 의해 에미터전극(116)을 형성한다.
또, 진성베이스(121)는, 개구(115)형성후에 이온주입을 하여 형성해도 좋다.
또 에미터(122)는, 개부(115)를 형성의 후, 이온주입으로 형성해도 폴리실리콘(116)으로부터의 불순물확산에 의해 형성해도 좋다.
또한, 앞에서 제 9 도 및 제 11 도에 따라 설명한 바와 같이, 이 실시예에 있어서도, 바이폴라 트랜지터의 제조에 있어서의 레지스트 패턴(125)은, NMOS 트랜지스터의 제조에 있어서의 문턱전압 조정용의 주입이든지, PMOS 트랜지스터의 p-주입의 레지스트 패턴과 동일한 제조공정으로 형성하여, 겸용할 수 있다.
이와 같이 하면, 이 경우 SRAM의 CMOS 플로우와 같은 마스크매수로 바이폴라 트랜지스터를 형성할 수 있다.
(Ⅳ) 제1콘택트구멍(구멍부Ⅳ)의 형성에 맞춘 바이폴라 트랜지스터의 제조방법
제13a-c도는, 본 발명의 제 1 실시예에 다른 바이폴라 트랜지스터의 제조방법을 나타낸 도면이다.
제조의 프로세스를 기술하면, 우선 13a도에 나타낸 바와 같이, p형 기판(101)의 위에 n형 웰(119) 및 분리산화막(103)을 형성한다.
이 n형 웰(119)의 형성은, 열확산이나 이온주입이라도 좋다.
또한, 이 실시예에서는, n형 웰(119) 속에 바이폴라 트랜지스터를 형성하는 경우에 관해서 기술하지만, 에피택셜층 및 n+ 매립층중에 바이폴라 트랜지스터를 형성하는 경우라도 좋다.
그 후, 메모리셀부에서 n+ S/D(소스/드레인)의 형성시에, 이 실시의 형태의 콜렉터인출부(109) 및 에미터(128)를 형성하며, 또 주변회로부에서 p+S/D(소스/드레인)의 주입시에, 이 실시의 형태의 베이스인출부(123)를 형성한다. 그 후, 베이스형성부가 개구한 레지스트 패턴(126)을 형성한 후, p 형불순물, 예컨데 붕소 B의 이온주입에 의해 진성베이스(링크베이스)층(121)을 형성한다.
그 후, 제13b도에 나타낸 바와 같이, 층간 절연막(117)의 형성후, 메모리셀부의 제1콘택트구멍(118)(구멍부Ⅳ)의 형성과 동시에, 에미터(128), 베이스인출부(123), 콜렉터(109)에의 각 콘택트구멍(118)을 형성한다.
또, 이 콘택구멍(118)의 형성시에, 이 구멍(118)으로부터 n형이나 p형의 불순물주입을 해도 좋다.
다음에 제13c에 나타낸 바와 같이, 콘택트구멍(118)을 포함시켜 배선층(118a)을 형성한다.
또한, 제 9 도 및 제 11 도에 따라 설명한 바와 같이, 이 실시의 형태에 있어서도, 바이폴라 트랜지스터의 제조에 있어서의 레지스트 패턴(126)은, NMOS 트랜지스터의 제조에 있어서의 문턱전압 조정용의 주입이든지 PMOS 트랜지스터의 p-주입의 레지스트 패턴과 동일한 제조단계에서 형성하며, 겸용할 수 있다.
이와 같이 하면, 이 경우 CMOS 플로우와 같은 마스크매수로 바이폴라 트랜지스터를 형성할 수 있다.
제 25 도는, 이상 기술한 제 5 도 내지 7의 SRAM의 제조 프로세스와 제 8 도, 제 10 도, 제 12 도 및 제 13 도의 바이폴라 트랜지스터의 제조 프로세스를 비교대조하여 나타낸 것이다.
SRAM의 구멍부의 형성공정과 바이폴라·트랜지스터의 구멍부의 형성공정의 관계가 보여지고 있는 외에, 다른 공정도 될 수 있는 한 동일공정으로 하여, 공정수의 증가를 억제하고 있는 것을 안다.
이와 같이 해서, SRAM 프로세스 플로우내에서 각각의 콘택트의 형성공정에서 바이폴라 트랜지스터를 형성할 수 있다.
이상은 주변회로에서의 바이폴라 트랜지스터의 형성으로서 설명했지만, 마찬가지인 형성방법이 메모리셀부에서의 바이폴라 트랜지스터의 형성에도 적용할 수 있다.
필요한 경우, p형과 n형을 치환하여 생각하면 좋다.
구체적으로, 메모리셀부에 있어서의 바이폴라 트랜지스터의 형성방법에 관해서는, 다른 실시의 형태로서 최후에 설명한다.
이것을 포함하여 이 메모리셀부 및/또는 주변회로부에 있어서의 특성이 다른 바이폴라 트랜지스터의 형성으로서는, 몇개의 형태가 있다.
우선 제1에는, 메모리셀부의 하나의 구멍공정에 맞추어, 이와 동시에, 주변 회로부에서 구멍공정을 향하여, 메모리셀부 및/또는 주변회로부 각각의 개구영역에 서로 특성이 다른 바이폴라 트랜지스터를 동시병행적으로 형성하는 방법이 있다.
다음에, 메모리셀부의 복수의 단계의 구멍공정에 맞추어, 주변회로부에서도 대응하는 복수단계에서 구멍의 개구를 행하여, 주변회로부 및/또는 주변회로부 각각의 개구영역에 서로 특성이 다른 바이폴라 트랜지스터를 형성하는 방법이 있다.
여기서, 각각의 구멍공정에서 주입조건등을 바꾸는 것으로, 에미터, 베이스, 콜렉터의 프로파일을 바꾸고, 특성이 다른 바이폴라 트랜지스터를 제조할 수가 있다.
그위에, 메모리셀부의 구멍공정과 주변회로부의 구멍공정이 동시가 아니더라도, 레지스트 패턴의 형성, 층간 절연막의 형성, 이온주입, 불순물확산등중 어느것을 메모리셀부와 주변회로부에서 동시병행적으로 행하는 방법이 있다.
본 발명에서는, 제 1 도에 나타내는 것과 같은 전류증폭율(hFE)과 내압(BVces, BVceo)의 관계에 있어서, 나타낸 A 점같은 고내압으로 저전류증폭율의 프로세스조건과, 나타낸 B 점같은 고전류증폭을 저내압의 프로세스 조건을 동시에 형성하며, 복수의 바이폴라·트랜지스터를 포함하는 반도체 장치중에서, 각각의 회로마다 알맞은 특성의 바이폴라 트랜지스터를 제조하고자 하는 것이다.
이 경우, 바이폴라 트랜지스터의 특성은, 회로의 필요성에 응하여 어떠한 종류를 형성해도 좋다.
이러한 다종류의 특성의 바이폴라 트랜지스터를 형성하는 방법으로서는, 사이즈의 변화에 의한 특성의 변화와는 달리, 불순물 농도의 프로파일을 바꾸는 방법이 있다.
예컨데, 제 3a도에 나타낸 바와 같이 에미터부의 프로파일을 바꿔 2종류 이상의 바이폴라 트랜지스터를 형성할 수 있다.
또 다른 방법으로서는, 제 3b 도에 도시하는 바와 같이 베이스부의 프로파일을 바꿔 2종류 이상의 바이폴라 트랜지스터를 형성할 수 있다.
또, 그 외의 방법으로서는, 제 3c 도에 나타낸 바와 같이, 콜렉터부의 프로파일을 바꿔 2종류 이상의 바이폴라 트랜지스터를 형성하더라도 좋다.
또한, 이상의 예로서는,npn형 바이폴라 트랜지스터를 형성하는 경우에 관해서 설명하였지만, 이것은 pnp형의 바이폴라 트랜지스터를 형성하는 경우라도 좋다.
그위에 또한, 하나의 반도체 장치속에 npn형과 pnp형의 양쪽의 바이폴라 트랜지스터를 동시병행적으로 형성하는 경우라도 좋다.
이하에, 이러한 특성이 다른 복수의 바이폴라 트랜지스터의 개개의 제조방법에 관해서 설명한다.
[제 2 실시예]
제14a∼c도는, 본 발명의 제 2 실시예의 바이폴라 트랜지스터의 제조방법을 나타낸 것이다.
제조의 프로세스를 기술하면, 우선 제14a도에 도시하는 바와 같이, 양쪽의 트랜지스터, A, B의 영역 공히, p형 기판(1)의 위에 n형 웰(2) 및 분리산화막(3)을 형성한다.
이 n형 웰(2)의 형성은, 열확산이나 이온주입이라도 좋다.
또한, 이 실시예에서는, 바이폴라 트랜지스터를 n형 웰(2)의 속에 형성하는 경우에 관해서 기술하지만, 이것은 에피택셜층 및 n+ 매립층중에 형성하는 경우라도 좋다.
그 후, 각각의 영역A, B에, 콜렉터인출부(4), 베이스인출부(5) 및 진성베이스층(또는 링크베이스층(16)을 형성한다.
더욱, 층간 절연막(7)을 형성한 후, 에미터부의 개구(8)를 형성한다.
그 후, 제14b도에 나타낸 바와 같이, 영역A 측에는, 레지스트 패턴(9)을 형성하여, 에미터의 농도가 상대적으로 얇고 고내압으로 저hFE의 바이폴라 트랜지스터 A를 구하도록 한다.
한편, 영역B 측은 n형불순물, 예컨데 비소 As의 이온주입을 행하여 에미터(10)를 형성한다.
그 후, 제14c도에 도시하는 바와 같이, 영역A에서 레지스트 패턴(9)을 제거하고, 영역A, B 양쪽에 에미터전극(11)을 형성한다.
또한, 이때 에미터전극(11)은 폴리실리콘이나 폴리사이드라도 좋다.
다음에, 영역A에는 에미터(12)를 형성한다.
이 에미터(12)는, 이온주입으로 형성해도 에미터전극(11)으로부터의 불순물확산으로 형성해도 좋다.
영역B에는 에미터(10)가 이미 형성되어 있다.
이러한 제조방법에 의하면, 트랜지스터 B의 에미터(10)가 이온주입에 의한 만큼 트랜지스터 A의 에미터(12)보다 고농도이기 때문에, 2종류의 특성의 바이폴라 트랜지스터가 가능하다
이러한 제조방법에 의하면, 공통의 제조 프로세스로 동시 병행적으로, 특성이 다른 바이폴라 트랜지스터를 제조할 수 있다.
[제 3 실시예]
제15a∼c도는, 본 발명의 제 3 실시예의 바이폴라 트랜지스터의 제조방법을 나타낸 도면이다.
제조 프로세스를 기술하면, 우선 제15a도에 도시하는 바와 같이, 양쪽의 트랜지스터, C, D의 영역 공히, p형 기판(1)의 위에 n형 웰(2) 및 분리산화막(3)을 형성한다.
이 n형 웰(2)의 형성은, 열확산이나 이온주입이라도 좋다.
또한, 이 실시예에서는, n형 웰(2)의 속에 바이폴라 트랜지스터를 형성하는 경우에 관해서 기술하지만, 에피택셜층 및 n+ 매립층속에 바이폴라 트랜지스터를 형성하는 경우라도 좋다.
그 후, 각각의 영역C, D에, 콜렉터인출부(4), 베이스인출부(5) 및 진성베이스층(또는 링크베이스층)(6)을 형성한다.
그위에, 층간 절연막(7)을 형성한 후, 에미터부의 개구(8)를 형성한다.
그 후, 제15b도에 나타낸 바와 같이, 양쪽의 영역 C, D도 폴리실리콘 또는 폴리사이드층(13)을 형성하고, 에미터전극 형성용 층으로 한다.
다음에, 영역C에 레지스트 패턴(14)을 형성한다.
또, 이 레지스트 패턴의 형성은, 에미터전극을 폴리사이드하는 경우에는, 하층 폴리실리콘의 형성후이거나 폴리사이드의 형성후라도 좋다.
다음에, 영역D 측에 n형불순물의 이온, 예를 들면 비소 As의 주입을 행한다.
그 후, 제15c도에 나타낸 바와 같이, 영역C의 레지스트 패턴을 제거하고, 영역C에 에미터전극(11) 및 에미터(12)를 형성하여, 영역D에 에미터전극(15) 및 에미터(10)를 형성한다.
또한, 이때 영역C의 에미터(12)의 형성은 에미터전극(11)으로부터의 확산으로 형성해도, 에미터전극 형성전에 이온주입으로 형성해도 좋다.
트랜지스터 C쪽은, 에미터의 농도가 얇고, 고내압으로 저hFE의 바이폴라 트랜지스터가 된다.
한편, 트랜지스터 D에서는, 에미터전극(15)으로부터의 확산이 이온주입분만큼 많기 때문에, 트랜지스터 D의 에미터(10)가 트랜지스터 C의 에미터(12)보다 고농도가 되어, 2종류의 특성의 바이폴라 트랜지스터 C, D가 형성된다.
이상과 같이, 이 제조방법에 의하면, 공통의 제조 프로세스로 동시병행적으로, 특성이 다른 바이폴라 트랜지스터 C 및 D를 제조할 수 있다.
이 실시의 형태로서는, 에미터전극의 제조방법이 다른 실시예와 다른 점에 특색이 있다.
또, 제15b도에 있어서, 폴리실리콘(13)을 도프트 폴리실리콘으로서, 그 불순물 농도를 미리 바꿔 놓는 것으로, 여기에서 확산으로 형성되는 에미터의 농도 프로파일을 바꿀 수 있다.
이에 따라 특성이 다른 바이폴라 트랜지스터를 얻을 수 있다.
[제 4 실시예]
제16a∼d도는, 본 발명의 제 4 실시예의 바이폴라 트랜지스터의 제조방법을 나타낸 도면이다.
제조 프로세스를 기술하면, 우선 제16a도는, 제15a도와 동일하다.
다음에, 제16b도에 있어서, 폴리실리콘(13)을 논도프트·폴리실리콘으로 하여, 폴리실리콘(13)을 형성한 후, 영역E, F의 전체면에 걸쳐 n형불순물, 예를들면 비소 As를 주입하여, 폴리실리콘(13)의 농도를 원하는 값으로 한다.
다음에, 제16c에 나타낸 바와 같이, 영역E에 레지스트 패턴(14)을 형성하고, 영역F 측에 더욱 n형불순물, 예를들면 비소 As를 주입하여, 영역F 측의 폴리실리콘(13)의 농도를 영역E 측과는 다른 값으로 한다.
그 후의 제16d도의 프로세스는 제 3 실시예의 제15c도와 마찬가지이다.
이와 같이 이온주입을 2회 행하는 방법에 의하면, 각각의 트랜지스터의 에미터·프로파일을 제어할 수 있고, 특성이 다른 바이폴라 트랜지스터를 제조할 수 있다.
[제 5 실시예]
제17a∼c도는, 본 발명의 제 5 실시예의 바이폴라 트랜지스터의 제조방법을 나타낸 도면이다.
제조 프로세스를 기술하면, 우선 제17a도에 나타낸 바와 같이, 양쪽의 트랜지스터 G, H의 영역도, p형 기판(1) 위에 n형 웰(2) 및 분리산화막(3)을 형성한다.
이 n형 웰(2)의 형성은, 열확산이라도 이온주입이라도 좋다.
또한, 이 실시예에서는, n형 웰(2)의 속에 바이폴라 트랜지스터를 형성하는 경우에 관해서 기술하지만, 에피택셜층 및 n+ 매립층중에 바이폴라 트랜지스터를 형성하는 경우라도 좋다.
그 후, 각각의 영역G, H에, 콜렉터인출부(4), 베이스인출부(5) 및 진성베이스층(혹은 링크베이스층)(6)을 형성한다.
그 위에, 층간 절연막(7)을 형성한 후, 한편의 바이폴라 트랜지스터 G의 영역에만 에미터부의 개구(8)을 형성한다.
그 후, 제17b도에 나타낸 바와 같이, 영역G에, 에미터전극(11) 및 에미터(12)를 형성한다.
이 경우 에미터(12)의 형성은 이온주입이나 에미터전극(11)으로부터의 확산이라도 좋다.
이와 같이 하여 한편의 바이폴라 트랜지스터 G를 형성한 후, 양쪽의 영역G, H에 층간 절연막(16)을 형성하고, 더욱 그 후, 다른쪽의 바이폴라 트랜지스터 H의 에미터부의 개구(17)를 형성한다.
그 후, 제17c도에 나타낸 바와 같이, 트랜지스터 H 쪽으로, 에미터전극(18) 및 에미터(19)를 형성한다.
이 경우 에미터(19)의 형성은, 이온주입이나 에미터전극(18)으로부터의 확산이라도 좋다.
이 실시의 형태에서는, 에미터로 되는 층(11, 18)이, 각각 별도의 프로세스로 형성되어 있다.
이러한 프로세스로 하면, 양쪽의 트랜지스터 G, H의 각각의 에미터(12, 19)가 완전히 독립적으로 형성되기 때문에, 특성이 다른 2종류의 바이폴라 트랜지스터를 형성할 수 있다.
제 26 도는, 이상 기술한 제 14 도, 제 15 도 및 제 17 도의 바이폴라 트랜지스터의 제조 프로세스를 비교대조하여 나타낸 것이다.
바이폴라 트랜지스터의 구멍부의 형성공정(에미터용 개구)의 관계가 표시되고 있는 외에, 다른 공정도 될 수 있는 한 동일공정으로 하고, 공정수의 증가를 억제하고 있는 것을 안다.
[제 6 실시예]
제18a∼c도는, 본 발명의 제 6 실시예의 바이폴라 트랜지스터의 제조방법을 나타낸 도면이다.
제조의 프로세스를 기술하면, 우선 제18a도에 나타낸 바와 같이, 양쪽의 트랜지스터 I, J의 영역 모두 p형 기판(1) 위에 n형 웰(2) 및 분리산화막(3)을 형성한다.
이 n형 웰(2)의 형성은, 열확산이나 이온주입이라도 좋다.
또한, 이 실시의 형태에서는, n형 웰(2)의 속에 바이폴라 트랜지스터를 형성하는 경우에 관해서 기술하지만, 에피택셜층 및 n+ 매립층중에 바이폴라 트랜지스터를 형성하는 경우라도 좋다.
그 후, 각각의 영역I, J에, 콜렉터인출부(4), 베이스인출부(5) 및 진성베이스층(혹은 링크베이스층)(6)을 형성한다.
그 후, 제18b도에 나타낸 바와 같이, 영역J측의 베이스영역만 개구한 레지스터 패턴(20)을 형성하고, 영역 J 측에 p형불순물, 예컨데 붕소 BF2 등의 추가주입을 행하여, 두꺼운 베이스층(21)을 형성한다.
그 후, 제18c도에 나타낸 바와 같이, 전체면에 층간 절연막(7)을 형성하고, 각각 영역I, J에 에미터부를 개구한 후, 각각 에미터전극(11) 및 에미터(12)를 형성한다.
또한, 이때 에미터전극(11)은 폴리실리콘이나 폴리사이드라도 좋고, 또, 에미터(12)는, 이온주입으로 형성해도 에미터전극(11)으로부터의 불순물확산으로 형성해도 좋다.
이와 같이 하면, 트랜지스터 J가 베이스(21)가 트랜지스터 I의 베이스(6)보다도 고농도로 되기 때문에, 특성이 다른 2종류의 바이폴라 트랜지스터를 형성할 수 있다.
또한, 이 실시의 형태의 제18a도에 있어서의 진성베이스층(6)의 형성을, 예컨데 NMOS 트랜지스터의 문턱전압 조정용의 주입을 사용하여, 이들을 동시에 행할 수 있다.
또, 제18b도에 있어서의 두꺼운 베이스층(21)의 형성을 위한 이온주입을, 주변회로부, 예컨데 PMOS 트랜지스터의 제조에 있어서의 p-주입을 사용하여, 이들을 동시에 행할 수 있다.
이와 같이하면, 제조공정을 늘리지 않고, SRAM 등의 다른 회로의 제조와 동시 병행적으로, 특성이 다른 바이폴라 트랜지스터를 제조할 수 있다.
[제 7 실시예]
제19a∼c도는, 본 발명의 제 7 실시예의 바이폴라 트랜지스터의 제조방법을 나타낸 것이다.
제조의 프로세스를 기술하면, 우선 제19a도에 나타낸 바와 같이, 양쪽의 트랜지스터 K, L의 영역 모두 p형 기판(1) 위에 n형 웰(2) 및 분리산화막(3)을 형성한다.
이 n형 웰(2)의 형성은 열확산이나 이온주입이라도 좋다.
또한 또, 이 실시의 형태로서는, n형 웰(2)의 속에 바이폴라 트랜지스터를 형성하는 경우에 관해서 기술하지만, 에피택셜층 및 n+ 매립층중에 바이폴라 트랜지스터를 형성하는 경우라도 좋다.
그 후, 각각의 영역K, L에, 콜렉터인출부(4), 베이스인출부(5) 및 진성베이스층(혹은 링크베이스층)(6)을 형성한다.
그 위에, 층간 절연막(7)을 형성한 후, 에미터부의 개구(8)을 형성한다.
그 후, 제19b도에 나타낸 바와 같이, 영역L측만 개구한 레지스터 패턴(22)을 형성하고, 영역L에 p형불순물, 예컨데 붕소 BF2등의 주입을 하여, 에미터 개구부의 밑에 두꺼운 베이스층(23)을 형성한다.
그 후, 제19c도에 나타낸 바와 같이, 양쪽의 트랜지스터 K, L에 에미터전극(11) 및 에미터(12)를 형성한다.
이때 에미터전극(11)은 폴리실리콘이나 폴리사이드라도 좋다.
또, 에미터(12)는, 이온주입으로 형성해도 에미터전극(11)으로부터의 불순물확산으로 형성해도 좋다.
이러한 제조 프로세스에 의하면, 트랜지스터 L의 베이스(23)가 트랜지스터 K의 베이스(6)보다도 고농도가 되기 때문에, 2종류의 특성의 바이폴라 트랜지스터를 형성할 수 있다.
이 실시예에서는, 에미터개구부에서 베이스의 이온주입을 하는 것이 특색이다.
[제 8 실시예]
제20a∼c도는, 본 발명의 제 8 실시예의 바이폴라 트랜지스터의 제조방법을 나타낸 것이다.
제조의 프로세스를 기술하면, 우선 제20a도에 나타낸 바와 같이, 양쪽의 트랜지스터 M, N의 영역도, p형 기판(1) 위에 n형 웰(2) 및 분리산화막(3)을 형성한다.
이 n형 웰(2)의 형성은 열확산이나 이온주입이라도 좋다.
또한, 이 실시예에서는, n형 웰(2)의 속에 바이폴라 트랜지스터를 형성하는 경우에 관해서 기술하지만, 에피택셜층 및 n+ 매립층중에 바이폴라 트랜지스터를 형성하는 경우라도 좋다.
그 후, 각각의 영역M, N에, 콜렉터인출부(4), 베이스인출부(5)를 형성한다.
다음에, 바이폴라 트랜지스터 N의 링크베이스층이 되어, 또한 바이폴라 트랜지스터 M의 진성베이스층이 되는 베이스층(24)을 형성한다.
그 후, 제 20b도에 나타낸 바와같이, 층간 절연막(7)을 형성하고, 에미터부의 개구(8)를 형성한다.
그리고, 트랜지스터 N만 개구한 레지스트 패턴(25)을 형성한다.
그 후, 트랜지스터 N에, p형불순물, 예컨데 붕소 B의 이온주입에 의해 진성베이스층(26)을 형성한다.
그 후, n형불순물, 예컨대 비소 As의 이온주입에 의해 에미터(27)를 형성한다.
그 후, 제20c도에 나타낸 바와 같이, 영역M의 레지스트(25)를 제거하고, 양쪽의 트랜지스터 M, N에, 에미터전극(11)을 형성한다.
다음에, 트랜지스터 M측의 에미터(28)를 에미터전극(11)으로부터의 불순물확산으로 형성한다.
이때 에미터전극(11)은 폴리실리콘이나 폴리사이드라도 좋다.
이러한 제조 프로세스에 의하면, 트랜지스터 M, N의 에미터(27, 28)는 각각 별도의 프로세스로 형성되며, 또한 각각의 진성베이스(26, 24)가 별도로 독립하여 형성되기 때문에, 특성이 다른 2종류의 바이폴라 트랜지스터를 형성할 수 있다.
제 27 도는, 이상으로 기술한 제 18 도, 제 19 도 및 제 20 도의 바이폴라 트랜지스터의 제조 프로세스를 비교 대조하여 나타낸 것이다. 바이폴라 트랜지스터의 구멍부의 형성공정(에미터용 개구)의 관계가 표시되고 있는 외에, 다른 공정도 될 수 있는 한 동일공정으로 하여, 공정수의 증가를 억제하고 있는 것을 안다.
[제 9 실시예]
제21a,b도는, 본 발명의 제 9 실시예의 바이폴라 트랜지스터의 제조방법을 나타낸 도면이다.
제조의 프로세스를 기술하면, 우선 제21a도에 나타내는 바와 같이, 양쪽의 트랜지스터 P, Q의 소자형성영역 모두 p형 기판(1) 위에 n형 웰(2) 및 분리산화막(3)을 형성한다.
이 n형 웰(2)의 형성은, 열확산이나 이온주입이라도 좋다.
또한, 이 실시예에서는, n형 웰(2)의 속에 바이폴라 트랜지스터를 형성하는 경우에 관해서 기술하지만, 에피택셜층 및 n+ 매립층중에 바이폴라 트랜지스터를 형성하는 경우라도 좋다.
그 후, 영역Q측의 바이폴라 트랜지스터 형성부가 개구한 레지스트 패턴(29)을 형성하고, 이 영역Q에 n형불순물, 예컨데 인의 이온주입을 하여, 고농도의 콜렉터영역(30)을 형성한다.
그 후, 제 21b도에 나타낸 바와같이, 각각의 영역P, Q에, 콜렉터인출부(4), 베이스인출부(5) 및 진성베이스층(혹은 링크베이스층)(6)을 형성한다.
더욱, 층간 절연막(7)을 형성한 후, 에미터부의 개구를 형성한다.
다음에, 양쪽의 영역P, Q에 에미터전극(11) 및 에미터(12)를 형성한다.
이때 에미터전극(11)은 폴리실리콘이나 폴리사이드라도 좋다.
또, 에미터(12)는, 이온주입으로 형성해도 에미터전극(11)으로부터의 불순물 확산으로 형성해도 좋다.
이와 같이 형성하면, 트랜지스터 Q의 콜랙터(30)가 트랜지스터 P의 콜렉터(2)보다도 고농도로 되기 때문에, 특성이 다른 2종류의 바이폴라 트랜지스터를 형성할 수 있다.
또한, 이 방법은 에피택셜층 및 n+매립층을 사용하여 행할 수도 있으며, 그 경우에는 에피택셜층의 농도를 바꿔서 특성이 다른 바이폴라 트랜지스터를 얻을 수가 있다.
[제 10 실시예]
제22a∼b도는, 본 발명의 제 10 실시예의 바이폴라 트랜지스터의 제조방법을 나타낸 도면이다.
제조의 프로세스를 기술하면, 우선 제22a도에 나타내는 바와 같이, 양쪽의 트랜지스터 R, S의 소자형성영역 모두, p형 기판(1) 위에 n형 웰(2) 및 분리산화막(3)을 형성한다.
이 n형 웰(2)의 형성은, 열확산이나 이온주입이라도 좋다.
또한, 이 실시예에서는, n형 웰(2)의 속에 바이폴라 트랜지스터를 형성하는 경우에 관해서 기술하지만, 에피택셜층 및 n+ 매립층중에 바이폴라 트랜지스터를 형성하는 경우라도 좋다.
그 후, 영역S 측의 바이폴라 트랜지스터 형성부가 개구한 레지스트 패턴(31)을 형성한 후, 이 영역S에 n형불순물, 예컨데 인 P의 이온주입에 의해, 영역S 측의 베이스형성영역의 밑에 고농도인 n형의 콜렉터영역(32)을 형성한다.
그 후, 제 22b도에 나타낸 바와같이, 각각의 영역R측의 레지스트(31)를 제거하고, 각각의 영역 R, S에, 콜렉터인출부(4), 베이스인출부(5) 및 진성베이스층(혹은 링크베이스층)(6)을 형성한다.
더욱이, 양쪽의 영역 R, S 모두 층간 절연막(7)을 형성한 후, 에미터부의 개구를 형성한다.
그후, 양쪽의 영역R, S에, 에미터전극(11) 및 에미터(12)를 형성한다.
이때 에미터전극(12)의 형성은 에미터전극(11)으로부터의 확산으로 형성해도, 에미터전극 형성 전의 이온주입으로 형성해도 좋다.
이렇게 해서 2종류의 트랜지스터를 형성한다.
이와 같이 하면, 바이폴라 트랜지스터 S에서는, 콜렉터부에 바이폴라 트랜지스터 R의 콜렉터(2)보다도 고농도인 n형의 콜렉터(32)가 있기 때문에, 특성이 다른 2종류의 바이폴라 트랜지스터 R, S를 형성할 수 있다.
또한, 이 실시의 형태의 제22a도에 있어서의 고농도의 n층(32)의 형성을, 콜렉터 저항 감소를 위한 도전층의 형성 프로세스와 동시에 행하며, 혹은 콜렉터 저항 감소를 위한 도전층과 겸용할 수 있다.
이와 같이 하면, 제조공정을 늘리지 않고, 다른 회로의 제조와 동시 병행적인 프로세스로, 특성이 다른 바이폴라 트랜지스터를 제조할 수 있다.
또한, 이 실시의 형태의 제22a도에 있어서의 고농도의 n 층(32)의 형성을, PMOS 트랜지스터형성부의 n+ 분리층의 주입과 동시에 행할 수있고, 양쪽(30)의 주입을 겸용할 수 있다.
이와 같이하면, 제조공정을 늘리지 않고, 다른 회로의 제조와 동시 병행적인 프로세스로, 특성이 다른 바이폴라 트랜지스터를 제조할 수 있다.
[제 11 실시예]
제23a∼c도는, 본 발명의 제 11 실시예의 바이폴라 트랜지스터의 제조방법을 나타낸 도면이다.
제조의 프로세스를 기술하면, 우선 제23a도에 나타내는 바와 같이, 양쪽의 트랜지스터 T, U의 영역 모두 p형 기판(1) 위에 n형 웰(2) 및 분리산화막(3)을 형성한다.
이 n형 웰(2)의 형성은, 열확산이나 이온주입이라도 좋다.
또한, 이 실시예에서는, n형 웰(2)의 속에 바이폴라 트랜지스터를 형성하는 경우에 관해서 기술하지만, 에피택셜층 및 n+ 매립층중에 바이폴라 트랜지스터를 형성하는 경우라도 좋다.
그 후, 각각의 영역T, U에, 콜렉터인출부(4), 베이스인출부(5) 및 진성베이스층(혹은 링크베이스층)(6)을 형성한다.
그 후, 제23b도에 나타낸 바와 같이, 층간 절연막(7)을 형성한 후, 에미터부의 개구(8)를 형성한다.
그 후, 영역U 측이 개구한 레지스트 패턴(33)을 형성한 후, 영역U에 n형불순물의 이온주입을 하여, 베이스층(6)의 밑에 고농도인 n형영역(34)을 형성한다.
그 후, 제23c도에 나타낸 바와 같이, 양쪽의 트랜지스터 T, U에, 에미터전극(11) 및 에미터(12)를 형성한다.
이때 에미턴전극(11)은 폴리실리콘이나 폴리사이드라도 좋다.
또, 에미터(12)는, 이온주입으로 형성해도 에미터전극(11)으로부터의 불순물 확산으로 형성해도 좋다.
이러한 제조 프로세스에 의하면, 바이폴라 트랜지스터 U측에서는 콜렉부에 바이폴라 트랜지스터 T의 콜렉터(2)보다도 고농도인 n 층(34)이 있기 때문에, 특성이 다른 2종류의 바이폴라 트랜지스터를 형성할 수 있다.
제 28 도는, 이상 기술한 제 21 도, 제 22 도 및 제 23 도의 바이폴라 트랜지스터의 제조 프로세스를 비교대조하여 나타낸 것이다.
바이폴라 트랜지스터의 구멍부의 형성공정(에미터용 개구)의 관계가 표시되고 있는 외에, 다른 공정도 될 수 있는 한 동일공정으로 하여, 공정수의 증가를 억제하고 있는 것을 안다.
이상 기술한 제 2∼11실시예의 제 14∼23도에서는, 각각 특성이 다른 한쌍의 바이폴라 트랜지스터의 제조방법에 관해서 기술하였다.
그러나, 특성이 다른 한쌍의 바이폴라 트랜지스터의 제조의 조합은, 상기 나타낸 조합에 한정되지 않고, 상기 각 도면의 중의 각각의 바이폴라 트랜지스터의 다른 적당한 조합도 고려된다.
그 위에, 에미터, 베이스, 콜랙터의 두개이상이 서로 다르도록 제조하는 것도 가능하다.
[제 12 실시예]
제24a∼c도는, 본 발명의 제 12 실시예의 바이폴라 트랜지스터의 제조방법을 나타낸 도면이다.
제조의 프로세스를 기술하면, 우선 제24a도에 나타내는 바와 같이, p형 기판(1)상에 분리산화막(3)을 형성한 후, 메모리셀부에서 소프트 에러대책용으로서 사용하는 n-매립층(35)을 바이폴라 트랜지스터 형성부에 형성한다.
그 후, 제24b도에 나타낸 바와 같이, n 웰(36)과 이 n 웰(36)에 둘러싸인 p웰(37)을 형성한다.
그 후, 제24c도에 나타낸 바와 같이, NMOS 트랜지스터의 n+S/D(소스/ 및 드레인)형성시에 콜렉터인출부(4) 및 에미터(38)를, PMOS 트랜지스터의 p+S/D 형성시에 베이스인출부(5)를 형성한다.
이와 같이, SRAM 제조의 프로세스에 맞추어, 밑바닥 n층을 콜렉터로 하고, p웰을 베이스로 하며, 메모리셀부에서의 n+S/D(소스/드레인)형성과 맞추어 에미터를 형성함으로써, 내압이 높은 바이폴라 트랜지스터를 형성할 수 있다.
이 제조방법을, 상술한 다른 실시예의 바이폴라 트랜지스터의 제조방법과 병용하면, 각각 서로 특성이 다른 바이폴라 트랜지스터를 얻을 수 있다.
[제 13 실시예]
제 29 도는 본 발명의 제 13 실시예에 있어서의 SRAM의 메모리셀의 등가회로도이다.
도시하는 바와 같이, 이 SRAM의 메모리셀은, NMOS 형의 드라이버트랜지스터 Q1, Q2, 액세스 트랜지스터 Q3, Q4, 저항R1, R2의 6소자로 구성되며, 더욱 고속화를 위한 pnp형 트랜지스터 Q7, Q8가 부가되어 합계 8소자로 구성되어 있다.
제 30 도는, 본 발명의 제 13 실시예에 있어서의 다른 SRAM의 메모리셀의 등가회로도이다.
도시하는 바와 같이, 이 SRAM의 메모리셀은, PMOS 형의 드라이버 트랜지스터 Q1, Q2, 액세스트랜지스터 Q3, Q4,저항R1, R2의 6소자로 구성되고, 더 고속화를 위한 npn형 트랜지스터 Q7, Q8가 부가되고 합계8소자로 구성되어 있다.
또한, 제 29 도 및 제 30 도에 있어서의 부호I∼Ⅳ는, 제 4 도에 관해서 설명한 바와 마찬가지로, 메모리셀의 제조공정에서 형성되는 구멍부I∼Ⅳ의, 회로상에 있어서의 대응위치를 나타내고 있다.
바이폴라 트랜지스터는 드라이브 능력이 크기 때문에, 바이폴라 트랜지스터를 메모리셀에 사용하여, 디바이스를 고속화할 수 있다.
제 29 도 및 제 30 도는, 이 경우의 메모리셀의 예를 나타내는 것이다.
이 경우, 소자수 증가에 의한 메모리셀면적의 증가를 막기 위해서, 바이폴라 트랜지스터 Q7, Q8는 본 발명에 있는 바와 같이 메모리셀의 구멍공정에서 형성하는 것이 바람직하며, 예컨데 제 29 도의 경우이면, 제 4 도에 나타낸 메모리셀의 등가회로에서의 구멍부Ⅳ의 위치에서, 즉, 액세스·트랜지스터의 드레인 영역과 비트선을 잇는 제1콘택트구멍(구멍부Ⅳ)를 이용하여, 바이폴라 트랜지스터를 형성하면 좋다.
이것은, 제7h도에 나타낸 컨택트홀(118)의 위치이다.
이 경우, 제 29 도와 같이 NMOS형의 메모리셀에 적용하는 경우, 콜렉터에 사용하는 웰이 p웰이기 때문에, 바이폴라 트랜지스터는 pnp형의 바이폴라 트랜지스터가 된다.
또, pnp형의 바이폴라 트랜지스터는, p형의 p+를 형성하는 붕소의 확산 계수가 크고 콘택트(제 4 도에서의 구멍부 Ⅳ)에서의 형성이 곤란한 경우도 있다.
이 경우, 제 30 도에 나타내는 바와 같은 PMOS형의 메모리셀이 npn형 바이폴라 트랜지스터를 사용하는 구조로 할 수가 있다.
또, 메모리셀의 레이아웃의 비대칭성등에서 바이폴라 트랜지스터 Q7, Q8에 다른 특성이 필요한 경우는, 주입등에 의해 특성을 바꿔도 좋다.
또, 이상은, 액세스 트랜지스터의 드레인 영역과 비트선을 연결하는 제1콘택트구멍(구멍부Ⅳ)(제 4 도에서의 구멍Ⅳ)을 사용한 예를 기술했지만, 제1콘택트(구멍부Ⅳ)이외의 구멍, 예를 들면 제 4 도에 나타내고, 또 제 5 도 내지 제 7 도에서 설명한 게이트 콘택트구멍(106)(구멍부 I), 제1폴리콘택트구멍 (112)(구멍부 Ⅱ), 제2폴리콘택트구멍(구멍부Ⅲ)등을 사용하는 경우도 마찬가지이며, 또 메모리셀 형성의 복수의 구멍공정을 사용하여, 메모리셀내에 성능이 다른 바이폴라 트랜지스터를 형성해도 좋다.
이하에, 메모리셀부에서의 제1콘택트구멍(구멍부Ⅳ)을 이용한, 메모리셀부에서의 바이폴라 트랜지스터의 제조방법에 대해서 기술한다.
(Ⅳ-2) 제1콘택트구멍(구멍부Ⅳ)을 이용한 바이폴라 트랜지스터의 제조방법.
제31a∼c도는, 이 발명의 제 13 실시예에 의한 바이폴라 트랜지스터의 제조방법을 나타내는 도면이다.
제조 프로세서를 기술하면, 먼저 제31a도에 나타내는 바와 같이, p형 기판(101)상에, p형 웰(102)을 형성하여 콜렉터영역으로 한다.
이 p형 웰(102)의 형성은 열확산이거나 이온주입이라도 좋다.
또, 메모리셀부의 분리산화막(103)을 형성한다.
또한, 이 실시예에서는, p형 웰(102)속에 바이폴라 트랜지스터를 형성하는 경우에 관해서 기술하지만, 에피택셜층 및 p+ 매립층속에 바이폴라 트랜지스터를 형성하는 경우라도 좋다.
그 후, 게이트산화막(104), 게이트 전극용의 폴리시리콘(105), 게이트전극형 성용의 폴리실리콘(폴리사이드)(107)를 형성한 후, 게이트전극의 패터닝을 행한다.
그후, 메모리셀부의 n-와 마찬가지로 공통으로 진성베이스영역(110)을 형성한다.
그후, 제31b도에 나타내는 바와 같이, 메모리셀부에서의 NMOS 트랜지스터의 n+S/D(소스/드레인)의 형성시에, 외부베이스(109)를 형성한다.
또, 주변회로부에서의 PMOS 트랜지스터의 p+S/D와 마찬가지로 콜렉터 인출부(123)를 형성한다.
그후, 제 31c도에 나타내는 바와 같이, 층간절연막(117)형성 후, 메모리셀부의 제1콘택트구멍(118)(구멍부Ⅳ)를 형성하며, 동시에 콜렉터(123)에의 콘택트구멍(118)을 형성한다.
그후, 레지스트 패턴(201)를 형성하며, 구멍(118)으로부터 이온주입하여 p+영역의 에미터(202)를 형성한다.
이와같이, MOS 메모리의 제조용의 어느 구멍을 이용하여 메모리부에 필요한 바이폴라 트랜지스터를 만들어 부착시킬 수 있다.
또, MOS메모리의 제조용의 구멍부의 형성과 병행하여, 메모리부에 MOS메모리의 제조용의 구멍부과는 별도로 구멍부를 형성하고, 그곳에 바이폴라 트랜지스터를 형성하는 것도 가능하다.
더욱이, 이들의 복수의 구멍부를 사용하여, 서로 특성이 다른 바이폴라 트랜지스터를 형성할 수 있다.
또, 바이폴라 트랜지스터로서는, npn형 쪽이 고성능이기 때문에, 바이폴라 트랜지스터 특성을 우선하는 경우는, PMOS 형메모리셀과 npn형 바이폴라 트랜지스터와의 조합이 좋다.
[제 14 실시예]
주변회로부에 사용하는 특성이 다른 바이폴라 트랜지스터는, 메로리셀부와 주변회로부에서, 구멍부의 형성공정을 동시병행하여 행하거나, 주입공정을 겸용하고 프로세스를 간략화하는 경우, pnp형의 바이폴라 트랜지스터가 바람직하다.
이와 같은 pnp형 바이폴라 트랜지스터의 형성에 관해서는 앞에 상세히 기술했다.
이하에, 메모리셀부에서의 제1콘택트구멍(구멍부Ⅳ)의 형성에 맞춘 주변회로부에서의 pnp형 바이폴라 트랜지스터의 제조방법에 관해서 기술한다.
(Ⅳ-3) 제1콘택트구멍(구멍Ⅳ)의 형성에 맞추어진 주변회로에서의 pnp형 바이폴라 트랜지스터의 제조방법.
제32a∼c도는, 이 발명의 제 14 실시예에 의한 다른 바이폴라 트랜지스터의 제조방법을 나타내는 도면이다.
제조 프로세스를 기술하면, 먼저 제32a도에 나타내는 바와 같이 p형 기판(101)상에, 메모리셀부 에서의 NMOS트랜지스터의 p형 웰과 마찬가지로, p형 웰(102)를 형성하여 콜렉터 영역으로 한다.
또, 메모리셀부의 NMOS 트랜지스터와 마찬가지로, 분리산화막(103)을 형성한다.
이 p형 웰(102)의 형성은, 열확산이나 이온주입이라도 좋다.
또한, 이 실시예에서는, p형 웰(102)속에 바이폴라 트랜지스터를 형성하는 경우에 관해서 기술하지만, 에피택셜층 및 p+ 매립층속에 바이폴라 트랜지스터를 형성하는 경우라도 좋다.
그후, 메모리셀부에서의 NMOS 트랜지스터의 n+S/D(소스/드레인)의 형성시에, 이 실시예의 형태의 외부베이스(109)를 형성하며, 또 메모리셀부의 n-와 마찬가지로 공통으로 진성베이스영역(110)을 형성한다.
그후, 제32b도에 나타내는 바와 같이, 층간절연막(117)의 형성후, 메모리셀부의 제1콘택트구멍(118)(구멍Ⅳ)의 형성과 동시에, 에미터(202)형성용의 구멍(128), 및 베이스 인출부(109), 콜렉터(123)에의 각 콘택트구멍(118)을 형성한다.
그 후, 레지스트 패턴(201)을 형성하고, 구멍(118)으로부터 이온주입하여 p+영역의 에미터(202)를 형성한다.
다음에 제32c도에 도시하는 바와 같이, 콘택트구멍(118)을 포함시켜 배선층(118a)을 형성한다.
이와 같이, 메모리셀부에서의 제1콘택트구멍(구멍부Ⅳ)의 형성에 맞추어 주변회로부에서 구멍부를 형성하여, 특성이 다른 pnp형의 바이폴라 트랜지스터를 제조할 수 있다.
이상 설명한 바와 같이, 본 발명에 의하면, 반도체 기억회로부(메모리셀부)와 그 주변에 형성되는 디코더 회로, 버퍼회로 등을 포함하는 주변회로부 등에 있어서, 구멍공정을 겸용하는 것에 의해, 반도체 기억회로부 및/또는 주변회로부에 특성이 다른 복수의 종류의 바이폴라 트랜지스터를, 설계요건에 따라서 적당한 효율 좋은 공정으로 제조할 수 있다.
또, 반도체 기억회로부(메모리셀부)에서의 메모리셀 형성용의 구멍부를 이용하여 효율적으로 바이폴라 트랜지스터를 제조할 수 있다.
특히, 본 발명에 의하면, MOS 트랜지스터를 사용한 기억회로 예컨데 SRAM 메모리와, 그 주변회로부 및/또는 메모리셀부에 포함되는 바이폴라 트랜지스터를 효율적으로 제조할 수 있다.

Claims (2)

  1. 반도체 메모리를 포함하는 반도체 기억회로부와 이 반도체 기억회로부의 주변에 배치되는 바이폴라 트랜지스터를 포함하는 주변회로부를 가지는 반도체 장치의 제조방법에 있어서, 상기 반도체 기억회로부에서 레지스트 패턴을 통해 절연막에 선택적으로 반도체 메모리용의 콘택트홀을 설치하고, 상기 공정과 동시에, 상기 주변회로부 및/또는 상기 반도체 기억회로부에서의 복수의 바이폴라 트랜지스터 형성영역에서 레지스트 패턴을 통해 절연막에 선택적으로 복수의 구멍부를 설치하고, 상기 콘택트홀에 콘택트용 도체를 형성하고, 상기 복수의 바이폴라 트랜지스터 형성영역에 상기 복수의 구멍부의 적어도 어느 하나에서 이온주입을 하는 것에 의해 바이폴라 트랜지스터를 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  2. 반도체 메모리를 포함하는 반도체 기억회로부와 이 반도체 기억회로부의 주변에 배치되는 바이폴라 트랜지스터를 포함하는 주변회로부를 가지는 반도체 장치의 제조에 있어서, 상기 반도체 기억회로부에서, 제조단계로 레지스트 패턴을 통해 절연막에 선택적으로 반도체 메모리용의 콘택트홀을 설치하고, 상기 다른 제조단계에 각각 대응하여, 상기 주변회로부 및/또는 상기 반도체 기억회로부에서의 복수의 바이폴라 트랜지스터 형성영역에서 레지스트 패턴을 통해 절연막에 선택적으로 복수의 구멍부를 설치하고, 상기 콘택트홀에 콘택트용 도체를 형성하고, 상기 복수의 바이폴라 트랜지스터 형성영역에 상기 복수의 구멍부의 적어도 어느 하나에서 이온주입을 하는 것에 의해 바이폴라 트랜지스터를 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
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