JPH05251653A - 半導体集積回路装置およびその製造方法 - Google Patents

半導体集積回路装置およびその製造方法

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JPH05251653A
JPH05251653A JP4046887A JP4688792A JPH05251653A JP H05251653 A JPH05251653 A JP H05251653A JP 4046887 A JP4046887 A JP 4046887A JP 4688792 A JP4688792 A JP 4688792A JP H05251653 A JPH05251653 A JP H05251653A
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JP
Japan
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integrated circuit
type semiconductor
semiconductor integrated
region
type
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JP4046887A
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English (en)
Inventor
Ryuichi Izawa
龍一 井澤
Kazue Sato
和重 佐藤
Keiichi Yoshizumi
圭一 吉住
Masato Takahashi
正人 高橋
Soichiro Hashiba
総一郎 橋場
Norio Suzuki
範夫 鈴木
Shuji Ikeda
修二 池田
Yutaka Hoshino
裕 星野
Takayuki Kanda
隆行 神田
Yasuko Yoshida
安子 吉田
Seiichi Ariga
成一 有賀
Hiroshi Matsuki
弘 松木
Chiemi Mori
ちえみ 森
Eri Fujita
絵里 藤田
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Hitachi ULSI Engineering Corp
Hitachi Ltd
Hitachi Power Semiconductor Device Ltd
Original Assignee
Hitachi ULSI Engineering Corp
Hitachi Ltd
Hitachi Haramachi Electronics Ltd
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Publication date
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Abstract

(57)【要約】 【目的】 縦形ｎｐｎバイポーラトランジスタと、縦形
ｐｎｐバイポーラトランジスタと、ＣＭＯＳ回路と、所
定の半導体集積回路素子を構成するｎ形半導体領域とを
同一半導体基板上に有するＳＲＡＭ形半導体集積回路装
置の製造工程数を低減する。 【構成】 縦形ｐｎｐバイポーラトランジスタＱ1 、ｐ
チャネルＭＯＳトランジスタＱ2 、ｎチャネルＭＯＳト
ランジスタＱ3 、ＳＲＡＭのメモリセル１および縦形ｐ
ｎｐバイポーラトランジスタＱ4 を同一半導体基板上に
有するＳＲＡＭの製造方法であって、ＳＲＡＭのメモリ
セル１の下層における素子分離用のｎ形半導体層２５ｎ
1 を形成する際に、縦形ｐｎｐバイポーラトランジスタ
Ｑ4 の下層における素子分離用のｎ形半導体層２５ｎ2
を同時に形成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置お
よびその製造技術に関し、特に、ＳＲＡＭ（Static Ran
dom Access Memory)のメモリセルおよびバイポーラトラ
ンジスタを同一半導体基板上に有する半導体集積回路装
置およびその製造方法に適用して有効な技術に関するも
のである。
【０００２】
【従来の技術】従来、縦形ｐｎｐバイポーラトランジス
タと、縦形ｎｐｎバイポーラトランジスタとを同一半導
体基板上に有し、その基板上にＭＯＳトランジスタを有
しない半導体集積回路装置においては、通常、ｐ形の半
導体基板を用いている。
【０００３】この場合、半導体基板において、縦形ｐｎ
ｐバイポーラトランジスタの形成領域に、素子分離とし
てｎウエルを形成するようにしていた。
【０００４】一方、縦形ｎｐｎバイポーラトランジスタ
およびＣＭＯＳ（Complimentary MOS)回路からなるＢｉ
ＣＭＯＳ（Bipolar CMOS）回路と、ＳＲＡＭのメモリセ
ルとを同一半導体基板上に有する半導体集積回路装置に
おいても、ｐ形の半導体基板を用いている。
【０００５】この場合、半導体基板において、メモリセ
ル形成領域に、ｐウエルを形成するとともに、そのｐウ
エルの側面側および下面側にｎ形半導体領域を設け、入
力側から侵入する小数キャリアによるノイズを抑制する
ようにしていた。
【０００６】なお、ＢｉＣＭＯＳ回路およびＳＲＡＭの
メモリセルを同一半導体基板上に有する半導体集積回路
装置については、例えば特開昭６３−３０５５４５号公
報に記載があり、ＳＲＡＭのメモリセルの下層のｐウエ
ルを、ｎ形半導体領域で取り囲む構造の半導体集積回路
装置について説明されている。
【０００７】
【発明が解決しようとする課題】ところで、近年、半導
体集積回路装置においては、信頼性の確保や低消費電力
化等の観点から電源電圧を、例えば５Ｖから3.３Ｖ程度
に下げる傾向にあるが、そのようにすると半導体集積回
路装置の動作速度が遅くなる問題が生じる。
【０００８】そこで、動作速度を確保する観点から、前
記ＢｉＣＭＯＳ回路およびＳＲＡＭのメモリセルを有す
る半導体基板上に、縦形ｐｎｐバイポーラトランジスタ
を設ける技術がある。
【０００９】ところで、その技術の場合、ラッチアップ
やサージ電流等の対策のため、縦形ｐｎｐバイポーラト
ランジスタの周囲に新たにｎ形半導体領域を設ける必要
があるが、そのようにすると半導体集積回路装置の製造
工程が大幅に増加する問題があることを本発明者は見い
出した。
【００１０】本発明は上記課題に着目してなされたもの
であり、その目的は、縦形ｎｐｎバイポーラトランジス
タと、縦形ｐｎｐバイポーラトランジスタと、ＣＭＯＳ
回路と、所定の半導体集積回路素子を構成するｎ形半導
体領域とを同一半導体基板上に有する半導体集積回路装
置の製造工程数を低減することのできる技術を提供する
ことにある。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１３】すなわち、請求項１記載の発明は、縦形ｎ
ｐｎバイポーラトランジスタと、縦形ｐｎｐバイポーラ
トランジスタと、ｎチャネルＭＯＳトランジスタおよび
ｐチャネルＭＯＳトランジスタからなるＣＭＯＳ回路
と、所定の半導体集積回路素子を構成するｎ形半導体領
域とを半導体基板上に有し、前記所定の半導体集積回路
素子を構成するｎ形半導体領域の下層にｐ形半導体領域
を設けるとともに、そのｐ形半導体領域の下層に素子分
離用のｎ形半導体領域を設けた半導体集積回路装置にお
いて、前記縦形ｐｎｐバイポーラトランジスタの下層
に、前記素子分離用のｎ形半導体領域を設けた半導体集
積回路装置構造とするものである。
【００１４】請求項４記載の発明は、前記半導体集積回
路装置を製造する際に、前記所定の半導体集積回路素子
を構成するｎ形半導体領域の下層における素子分離用の
ｎ形半導体領域と、前記縦形ｐｎｐバイポーラトランジ
スタの下層における素子分離用のｎ形半導体領域とを同
時に形成する半導体集積回路装置の製造方法とするもの
である。
【００１５】
【作用】上記した請求項１記載の発明によれば、縦形ｐ
ｎｐバイポーラトランジスタを形成したことに起因する
寄生トランジスタの形成が抑制され、ラッチアップの発
生を抑制することができる上、何らかの原因で縦形ｐｎ
ｐバイポーラトランジスタ側に流れたサージ電流に対す
る耐性を向上させることが可能となる。
【００１６】上記した請求項４記載の発明によれば、所
定の半導体集積回路素子を構成するｎ形半導体領域の下
層における素子分離用のｎ形半導体領域を形成する際
に、縦形ｐｎｐバイポーラトランジスタの下層における
素子分離用のｎ形半導体層を同時に形成することによ
り、当該半導体集積回路装置の製造工程数を低減するこ
とが可能となる。
【００１７】
【実施例】図１は本発明の一実施例である半導体集積回
路装置の要部断面図、図２は図１の半導体集積回路装置
の要部回路図、図３〜図８は図１の半導体集積回路装置
の製造工程中における半導体基板の要部断面図である。
【００１８】本実施例の半導体集積回路装置は、例えば
ＳＲＡＭである。本実施例のＳＲＡＭのメモリセルを図
２に示す。
【００１９】本実施例のＳＲＡＭのメモリセル１は、２
本のデータ線ＤＬ，ＤＬと、それに対して交差する２本
のワード線ＷＬ，ＷＬとの交差部に配置されている。
【００２０】このメモリセル１は、情報を保持するフリ
ップフロップ回路ＦＦと、フリップフロップ回路ＦＦの
入出力端子に接続された、例えば２個の転送用のｎチャ
ネルＭＯＳトランジスタＱt,Ｑt とで構成されている。
【００２１】フリップフロップ回路ＦＦは、例えば２個
の駆動用のｎチャネルＭＯＳトランジスタＱd,Ｑd と、
例えば２個の負荷用のｐチャネルＭＯＳトランジスタＱ
p,Ｑp と、情報保持用のキャパシタＣとから構成されて
いる。
【００２２】負荷用のｐチャネルＭＯＳトランジスタＱ
p のソースには、動作電源ＶCCが接続されている。ま
た、駆動用のｎチャネルＭＯＳトランジスタＱd のソー
スには、基準電源ＶSSが接続されている。
【００２３】動作電源ＶCCおよび基準電源ＶSSは、本実
施例のＳＲＡＭを動作させるのに必要な電圧を供給する
電源であり、それぞれ例えば５Ｖ、０Ｖに設定されてい
る。
【００２４】なお、メモリセル１には、例えば１ビット
の情報が記憶される。
【００２５】次に、本実施例のＳＲＡＭの要部断面図を
図１に示す。半導体基板２は、例えばｐ- 形シリコン
（Ｓｉ）単結晶からなり、その主面上には、エピタキシ
ャル層３が形成されている。
【００２６】エピタキシャル層３は、例えばｎ- 形Ｓｉ
単結晶からなり、その主面上には、例えば二酸化ケイ素
（ＳｉＯ2 ）等からなるフィールド絶縁膜４ａ〜４ｌが
形成されている。
【００２７】半導体基板２と、エピタキシャル層３との
境界およびその近傍の領域には、埋め込み層５ｎ1 〜５
ｎ4 および埋め込み層５ｐ1 〜５ｐ3 が形成されてい
る。埋め込み層５ｎ1 〜５ｎ4 には、例えばｎ形不純物
であるリンが導入されている。
【００２８】また、埋め込み層５ｐ1 〜５ｐ3 には、例
えばｐ形不純物であるホウ素が導入されている。
【００２９】エピタキシャル層３において、ｎ形の埋め
込み層５ｎ1 上には、例えばｎウエル６ｎ1 が形成され
ている。ｎウエル６ｎ1 には、例えばｎ形不純物である
リンが導入されている。
【００３０】ｎウエル６ｎ1 において、フィールド絶縁
膜４ａ，４ｃに囲まれた領域には、縦形ｎｐｎバイポー
ラトランジスタＱ1 が形成されている。縦形ｎｐｎバイ
ポーラトランジスタＱ1 は、エミッタ領域７ｅ1 と、ベ
ース領域８ｂ1 と、ｎウエル６ｎ1 と、埋め込み層５ｎ
1 と、コレクタ引出し領域９ｃ1 とから構成されてい
る。
【００３１】エミッタ領域７ｅ1 には、例えばｎ形不純
物であるリンが導入されており、エミッタ電極１０ｅ1
が、絶縁膜１１ａ，１１ｂに穿孔された接続孔１２ａを
通じて電気的に接続されている。エミッタ電極１０ｅ1
は、例えばｎ形不純物であるリンが導入されたポリシリ
コンからなる。
【００３２】ベース領域８ｂ1 には、例えばｐ形不純物
であるホウ素が導入されており、ベース電極１０ｂ
1 が、絶縁膜１１ａ〜１１ｄに穿孔された接続孔１２ｂ
を通じて電気的に接続されている。
【００３３】コレクタ引出し領域９ｃ1 には、例えばｎ
形不純物であるリンが導入されており、コレクタ電極１
０ｃ1 が、絶縁膜１１ａ〜１１ｄに穿孔された接続孔１
２ｂを通じて電気的に接続されている。
【００３４】エミッタ電極１０ｅ1 、ベース電極１０ｂ
1 およびコレクタ電極１０ｃ1 は、例えばアルミニウム
（Ａｌ）−Ｓｉ−銅（Ｃｕ）合金からなる。
【００３５】また、エピタキシャル層３において、埋め
込み層５ｎ2 上には、ｎウエル６ｎ2 が形成されてい
る。ｎウエル６ｎ2 には、例えばｎ形不純物であるリン
が導入されている。
【００３６】ｎウエル６ｎ2 において、フィールド絶縁
膜４ｃ，４ｄに囲まれた領域には、ｐチャネルＭＯＳト
ランジスタＱ2 が形成されている。ｐチャネルＭＯＳト
ランジスタＱ2 は、拡散層１３ｐ，１３ｐと、絶縁膜１
１ａと、ゲート電極１４ｐとから構成されている。
【００３７】拡散層１３ｐ，１３ｐには、例えばｐ形不
純物であるホウ素が導入されており、電極１５ａ，１５
ｂが、絶縁膜１１ａ〜１１ｄに穿孔された接続孔１２ｂ
を通じて電気的に接続されている。ゲート電極１４ｐ
は、所定の導電形の不純物が導入されたポリシリコンか
らなる。
【００３８】また、エピタキシャル層３において、埋め
込み層５ｐ1 上には、ｐウエル６ｐ1 が形成されてい
る。ｐウエル６ｐ1 には、例えばｐ形不純物であるホウ
素が導入されている。
【００３９】ｐウエル６ｐ1 において、フィールド絶縁
膜４ｄ，４ｅに囲まれた領域には、例えばｎチャネルＭ
ＯＳトランジスタＱ3 が形成されている。ｎチャネルＭ
ＯＳトランジスタＱ3 は、拡散層１３ｎ，１３ｎと、絶
縁膜１１ａと、ゲート電極１４ｎとから構成されてい
る。
【００４０】拡散層１３ｎ，１３ｎには、例えばｎ形不
純物であるリンが導入されており、電極１５ｃ，１５ｄ
が、絶縁膜１１ａ〜１１ｄに穿孔された接続孔１２ｂを
通じて電気的に接続されている。ゲート電極１４ｎは、
所定の導電形の不純物が導入されたポリシリコンからな
る。
【００４１】これらｐチャネルＭＯＳトランジスタＱ2
と、ｎチャネルＭＯＳトランジスタＱ3 とからＣＭＯＳ
回路が構成されている。
【００４２】また、エピタキシャル層３において、埋め
込み層（ｐ形半導体領域）５ｐ2 上には、ｐウエル（ｐ
形半導体領域）６ｐ2 が形成されている。ｐウエル６ｐ
2 には、例えばｐ形不純物であるホウ素が導入されてい
る。
【００４３】ｐウエル６ｐ2 において、フィールド絶縁
膜４ｆ，４ｇに囲まれた領域には、例えばＳＲＡＭのメ
モリセル１が形成されている。図１には、図２に示した
メモリセル１の転送用のｎチャネルＭＯＳトランジスタ
Ｑt と、キャパシタＣと、負荷用のｐチャネルＭＯＳト
ランジスタＱp とが示されている。
【００４４】転送用のｎチャネルＭＯＳトランジスタＱ
t は、拡散層（ｎ形半導体領域）１６ｎ1,１６ｎ2 と、
絶縁膜１１ａと、ゲート電極１７ｎとから構成されてい
る。
【００４５】拡散層１６ｎ1 ，１６ｎ2 には、例えばｎ
形不純物であるリン等が導入されている。一方の拡散層
１６ｎ1 には、電極１８ａが絶縁膜１１ａ〜１１ｄに穿
孔された接続孔１２ｂを通じて電気的に接続されてい
る。他方の拡散層１６ｎ2 には、キャパシタＣを構成す
る導体膜１９ａが電気的に接続されている。
【００４６】キャパシタＣは、導体膜１９ａ，１９ｂ
と、その間の絶縁膜１１ｂによって構成されている。導
体膜１９ａ，１９ｂは、所定の導電形の不純物が導入さ
れたポリシリコンからなる。
【００４７】負荷用のｐチャネルＭＯＳトランジスタＱ
P は、導体膜１９ａのゲート電極部２０と、絶縁膜１１
ｃと、導体膜１９ｃのソース部２１およびドレイン部２
２によって構成されている。導体膜１９ｃもポリシリコ
ンからなる。
【００４８】本実施例においては、ｐ形の埋め込み層５
ｐ2 を囲むように、ｎ形の埋め込み層５ｎ3 が配置さ
れ、その埋め込み層５ｎ3 上、すなわち、ｐウエル６ｐ
2 の周囲に、素子分離用のｎ形半導体領域２３ｎ1 が形
成されている。
【００４９】ｎ形半導体領域２３ｎ1 には、例えばｎ形
不純物であるリンが導入されており、電極２４ｎ1 が、
絶縁膜１１ａ〜１１ｄに穿孔された接続孔１２ｂを通じ
て電気的に接続されている。
【００５０】また、本実施例においては、ｐウエル６ｐ
2 の下層に、素子分離用のｎ形半導体層（ｎ形半導体領
域）２５ｎ1 が形成されている。すなわち、本実施例に
おいては、メモリセル１がｎ形半導体領域２３ｎ1 、埋
め込み層５ｎ3 およびｎ形半導体層２５ｎ1 によって取
り囲まれている。このため、本実施例のＳＲＡＭのメモ
リセル１では、小数キャリアによるノイズ等が発生し難
い構造となっている。
【００５１】また、エピタキシャル層３において、埋め
込み層５ｐ3 上には、ｐウエル６ｐ3 が形成されてい
る。ｐウエル６ｐ3 には、例えばｐ形不純物であるホウ
素が導入されている。
【００５２】ｐウエル６ｐ3 において、フィールド絶縁
膜４ｉ，４ｋに囲まれた領域には、縦形ｐｎｐバイポー
ラトランジスタＱ4 が形成されている。縦形ｐｎｐバイ
ポーラトランジスタＱ4 は、エミッタ領域７ｅ2 と、ベ
ース領域８ｂ2 と、ｐウエル６ｐ3 と、埋め込み層５ｐ
3 と、コレクタ引出し領域９ｃ2 とから構成されてい
る。
【００５３】エミッタ領域７ｅ2 には、例えばｐ形不純
物であるホウ素が導入されており、エミッタ電極１０ｅ
2 が、絶縁膜１１ａ，１１ｂに穿孔された接続孔１２ａ
を通じて電気的に接続されている。エミッタ電極１０ｅ
2 は、例えばｐ形不純物であるホウ素が導入されたポリ
シリコンからなる。
【００５４】ベース領域８ｂ2 には、例えばｎ形不純物
であるリンが導入されており、ベース電極１０ｂ2 が、
絶縁膜１１ａ〜１１ｄに穿孔された接続孔１２ｂを通じ
て電気的に接続されている。
【００５５】コレクタ引出し領域９ｃ2 には、例えばｐ
形不純物であるホウ素等が導入されており、コレクタ電
極１０ｃ2 が、絶縁膜１１ａ〜１１ｄに穿孔された接続
孔１２ｂを通じて電気的に接続されている。
【００５６】エミッタ電極１０ｅ2 、ベース電極１０ｂ
2 およびコレクタ電極１０ｃ2 は、例えばＡｌ−Ｓｉ−
Ｃｕ合金からなる。
【００５７】ところで、本実施例においては、ｐ形の埋
め込み層５ｐ3 を囲むように、ｎ形の埋め込み層（ｎ形
半導体領域）５ｎ4 が配置され、その埋め込み層５ｎ4
上、すなわち、ｐウエル６ｐ3 の周囲に、素子分離用の
ｎ形半導体領域２３ｎ2 が形成されている。
【００５８】ｎ形半導体領域２３ｎ2 には、例えばｎ形
不純物であるリンが導入されており、電極２４ｎ2 が、
絶縁膜１１ａ〜１１ｄに穿孔された接続孔１２ｂを通じ
て電気的に接続されている。
【００５９】また、本実施例においては、ｐウエル６ｐ
3 の下層に、素子分離用のｎ形半導体層（ｎ形半導体領
域）２５ｎ2 が形成されている。すなわち、本実施例に
おいては、縦形ｐｎｐバイポーラトランジスタＱ4 もｎ
形半導体領域２３ｎ2 、埋め込み層５ｎ4 およびｎ形半
導体層２５ｎ2 によって取り囲まれている。
【００６０】このため、本実施例のＳＲＡＭは、縦形ｐ
ｎｐバイポーラトランジスタＱ4 を形成したことに起因
する寄生トランジスタの形成が抑制され、ラッチアップ
の発生を抑制できる上、何らかの原因で縦形ｐｎｐバイ
ポーラトランジスタＱ4 に流れるサージ電流に対する耐
性を向上させることが可能な構造となっている。
【００６１】次に、本実施例のＳＲＡＭの製造方法を図
３〜図８によって説明する。
【００６２】まず、図３に示すように、半導体基板２の
主面上に、例えばＳｉＯ2 からなる絶縁膜パターン２６
をフォトリソグラフィ技術によって形成した後、その絶
縁膜パターン２６をマスクとして、半導体基板２のメモ
リセル形成領域Ｍおよび縦形ｐｎｐバイポーラトランジ
スタ形成領域Ｂ1 に、例えばｎ形不純物であるリン等を
イオン打ち込みし、さらに熱処理を施してｎ形半導体層
２５ｎ1,２５ｎ2 を形成する。
【００６３】すなわち、本実施例においては、メモリセ
ル１（図１参照）の下層のｎ形半導体層２５ｎ1 と、縦
形ｐｎｐバイポーラトランジスタＱ4 （図１参照）の下
層のｎ形半導体層２５ｎ2 とを同時に形成する。
【００６４】続いて、絶縁膜パターン２６を除去した
後、図４に示すように、半導体基板２の主面に、例えば
ｎ形不純物であるリンおよびｐ形不純物であるホウ素を
それぞれ所定位置にイオン打ち込みして、埋め込み層５
ｎ1 〜５ｎ4 および埋め込み層５ｐ1 〜５ｐ3 を形成す
る。
【００６５】その後、半導体基板２の主面上に、エピタ
キシャル成長法によってエピタキシャル層３を成長させ
た後、エピタキシャル層３に、例えばｎ形不純物である
リンおよびｐ形不純物であるホウ素等をそれぞれ所定位
置にイオン打ち込みして、ｎウエル６ｎ1,６ｎ2 および
ｐウエル６ｐ1 〜６ｐ3 を形成する。
【００６６】次いで、エピタキシャル層３の主面上に、
選択酸化法等によってフィールド絶縁膜４ａ〜４ｌを形
成した後、コレクタ引出し領域９ｃ1 および素子分離用
のｎ形半導体領域２３ｎ1,２３ｎ2 を、例えばイオン打
ち込みおよびその後の熱処理によって形成する。
【００６７】すなわち、本実施例においては、メモリセ
ル１（図１参照）の周囲の素子分離用のｎ形半導体領域
２３ｎ1 と、縦形ｐｎｐバイポーラトランジスタＱ
4 （図１参照）の周囲の素子分離用のｎ形半導体層２３
ｎ2 とを同時に形成する。
【００６８】続いて、エピタキシャル層３上に、所定の
導電形の不純物の導入されたポリシリコン膜を堆積し、
これをフォトリソグラフィ技術によってパターニングし
て導体膜１９ｂを形成した後、導体膜１９ｂを被覆する
絶縁膜２７をＣＶＤ法等によって形成する。
【００６９】その後、ｎチャネルＭＯＳトランジスタＱ
t （図１参照）の拡散層１６ｎ2 の一部をイオン打ち込
み法等によって形成した後、ゲート絶縁膜となる絶縁膜
１１ａを熱酸化法等によって形成する。
【００７０】次いで、図５に示すように、半導体基板２
上に、所定の導電形の不純物の導入されたポリシリコン
膜を堆積し、これをフォトリソグラフィ技術によってパ
ターニングして、ゲート電極１４ｐ，１４ｎ，１７ｎを
形成する。
【００７１】続いて、ゲート電極１４ｐをマスクとし
て、エピタキシャル層３に、例えばｐ形不純物であるホ
ウ素をイオン打ち込みし、拡散層１３ｐ，１３ｐを形成
する。
【００７２】この時、例えば同時に、図１に示した縦形
ｎｐｎバイポーラトランジスタＱ1 のベース領域８ｂ1
の一部を形成する。
【００７３】また、ゲート電極１４ｎ，１７ｎをマスク
として、エピタキシャル層３に、例えばｎ形不純物であ
るリンをイオン打ち込みし、拡散層１３ｎ，１３ｎ，１
６ｎ1,１６ｎ2 を形成する。この時、例えば同時に、図
１に示した縦形ｐｎｐバイポーラトランジスタＱ4 のベ
ース領域８ｂ2 の一部を形成する。
【００７４】その後、図６に示すように、導体膜１９ｂ
の側壁のみに絶縁膜２７が残るように、導体膜１９の上
面の絶縁膜２７を除去した後、縦形ｎｐｎバイポーラト
ランジスタＱ1 （図１参照）のベース領域８ｂ1 および
縦形ｐｎｐバイポーラトランジスタＱ4 のベース領域８
ｂ2 をイオン打ち込み法等によってそれぞれ形成する。
【００７５】次いで、図７に示すように、半導体基板２
上に、絶縁膜１１ｂをＣＶＤ法等によって堆積した後、
縦形ｎｐｎバイポーラトランジスタ形成領域Ｂ2 、メモ
リセル形成領域Ｍおよび縦形ｐｎｐバイポーラトランジ
スタ形成領域Ｂ1 に接続孔１２ａを形成する。
【００７６】続いて、半導体基板２上に、ポリシリコン
膜（図示せず）をＣＶＤ法等によって堆積した後、その
ポリシリコン膜において、縦形ｎｐｎバイポーラトラン
ジスタ形成領域Ｂ2 におけるエミッタ形成領域に、例え
ばｎ形不純物であるリンをイオン打ち込みし、メモリセ
ル形成領域Ｍに、所定の導電形の不純物をイオン打ち込
みし、また、縦形ｐｎｐバイポーラトランジスタ形成領
域Ｂ1 のエミッタ形成領域に、例えばｐ形不純物である
ホウ素をイオン打ち込みする。
【００７７】その後、そのポリシリコン膜をフォトリソ
グラフィ技術によってパターニングして、エミッタ電極
１０ｅ1,１０ｅ2 および導体膜１９ａを形成した後、半
導体基板２に対して熱処理を施し、エミッタ電極１０ｅ
1,１０ｅ2 からエピタキシャル層３に不純物を拡散さ
せ、エミッタ領域７ｅ1,７ｅ2 を形成する。
【００７８】次いで、図８に示すように、半導体基板２
上に、絶縁膜１１ｃをＣＶＤ法等によって堆積した後、
絶縁膜１１ｃ上にノンドープのポリシリコン膜（図示せ
ず）をＣＶＤ法等によって堆積する。
【００７９】続いて、そのポリシリコン膜をフォトリソ
グラフィ技術によってパターニングして、導体膜１９ｃ
を形成した後、その導体膜１９ｃのソース部２１および
ドレイン部２２に、例えばｐ形不純物であるリンをイオ
ン打ち込みして負荷用のｐチャネルＭＯＳトランジスタ
Ｑp を形成する。
【００８０】その後、図１に示したように、半導体基板
２上に、絶縁膜１１ｄをＣＶＤ法等によって堆積し、接
続孔１２ｂを穿孔した後、例えばＡｌ−Ｓｉ−Ｃｕ合金
からなる導体膜を堆積し、その導体膜をフォトリソグラ
フィ技術によってパターニングして、エミッタ電極１０
ｅ1,１０ｅ2 、ベース電極１０ｂ1,１０ｂ2 、コレクタ
電極１０ｃ1,１０ｃ2 および電極１５ａ〜１５ｄ，１８
ａ，２４ｎ1,２４ｎ2を形成し、ＳＲＡＭを製造する。
【００８１】このように本実施例によれば、以下の効果
を得ることが可能となる。
【００８２】(1).ＳＲＡＭを構成する縦形ｐｎｐバイポ
ーラトランジスタＱ4 を、ｎ形半導体領域２３ｎ2 、埋
め込み層５ｎ4 およびｎ形半導体層２５ｎ2 によって取
り囲んだことにより、縦形ｐｎｐバイポーラトランジス
タＱ4 を半導体基板２に形成したことに起因する寄生ト
ランジスタの形成が抑制され、ラッチアップの発生を抑
制することができる上、何らかの原因により縦形ｐｎｐ
バイポーラトランジスタＱ4 に流れたサージ電流に対す
る耐性を向上させることができるので、当該ＳＲＡＭの
信頼性を向上させることが可能となる。
【００８３】(2).メモリセル１を取り囲むｎ形半導体領
域２３ｎ1 およびｎ形半導体層２５ｎ1 を形成する際
に、縦形ｐｎｐバイポーラトランジスタＱ4 を取り囲む
ｎ形半導体領域２３ｎ2 およびｎ形半導体層２５ｎ2 を
同時に形成することにより、ＳＲＡＭの製造工程数を低
減することが可能となる。すなわち、信頼性の高いＳＲ
ＡＭを短期間で製造することが可能となる。
【００８４】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００８５】例えば前記実施例においては、半導体基板
に形成された所定の半導体集積回路素子を構成するｎ形
半導体領域を、ＳＲＡＭを構成する転送用のｎチャネル
ＭＯＳトランジスタの拡散層とした場合について説明し
たが、これに限定されるものではなく種々変更可能であ
り、例えばＤＲＡＭのメモリセルを構成するｎチャネル
ＭＯＳトランジスタの拡散層としても良いし、また、抵
抗を構成するｎ形の拡散層でも良い。
【００８６】また、前記実施例においては、メモリセル
および縦形ｐｎｐバイポーラトランジスタを取り囲むｎ
形半導体領域にｎ形不純物としてリンを導入した場合に
ついて説明したが、これに限定されるものではなく種々
変更可能であり、例えばヒ素やアンチモン等でも良い。
【００８７】また、前記実施例においては、メモリセル
および縦形ｐｎｐバイポーラトランジスタを取り囲むｎ
形半導体領域をイオン打ち込み法によって形成した場合
について説明したが、これに限定されるものではなく、
例えば熱拡散法等を用いても良い。
【００８８】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＳＲＡ
Ｍのメモリセルを有する半導体集積回路装置およびその
製造方法に適用した場合について説明したが、これに限
定されず種々適用可能であり、例えばＢｉＣＭＯＳゲー
トアレイまたはメモリセルを有するアナログ−デジタル
混在形の半導体集積回路装置等のような他の半導体集積
回路装置およびその製造方法に適用することも可能であ
る。
【００８９】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
【００９０】(1).すなわち、請求項１記載の発明によれ
ば、縦形ｐｎｐバイポーラトランジスタを形成したこと
に起因する寄生トランジスタの形成が抑制され、ラッチ
アップの発生を抑制することができる上、何らかの原因
で縦形ｐｎｐバイポーラトランジスタ側に流れたサージ
電流に対する耐性を向上させることができるので、当該
半導体集積回路装置の信頼性を向上させることが可能と
なる。
【００９１】(2).請求項４記載の発明によれば、所定の
半導体集積回路素子を構成するｎ形半導体領域の下層に
おける素子分離用のｎ形半導体領域を半導体基板に形成
する際に、縦形ｐｎｐバイポーラトランジスタの下層に
おける素子分離用のｎ形半導体領域を同時に形成するこ
とにより、当該半導体集積回路装置の製造工程数を低減
することが可能となる。すなわち、信頼性の高い半導体
集積回路装置を短期間で製造することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施例である半導体集積回路装置の
要部断面図である。
【図２】図１の半導体集積回路装置の要部回路図であ
る。
【図３】図１の半導体集積回路装置の製造工程中におけ
る半導体基板の要部断面図である。
【図４】図１の半導体集積回路装置の製造工程中におけ
る半導体基板の要部断面図である。
【図５】図１の半導体集積回路装置の製造工程中におけ
る半導体基板の要部断面図である。
【図６】図１の半導体集積回路装置の製造工程中におけ
る半導体基板の要部断面図である。
【図７】図１の半導体集積回路装置の製造工程中におけ
る半導体基板の要部断面図である。
【図８】図１の半導体集積回路装置の製造工程中におけ
る半導体基板の要部断面図である。
【符号の説明】
１ メモリセル ２ 半導体基板 ３ エピタキシャル層 ４ａ フィールド絶縁膜 ４ｂ フィールド絶縁膜 ４ｃ フィールド絶縁膜 ４ｄ フィールド絶縁膜 ４ｅ フィールド絶縁膜 ４ｆ フィールド絶縁膜 ４ｇ フィールド絶縁膜 ４ｈ フィールド絶縁膜 ４ｉ フィールド絶縁膜 ４ｊ フィールド絶縁膜 ４ｋ フィールド絶縁膜 ４ｌ フィールド絶縁膜 ５ｎ1 埋め込み層 ５ｎ2 埋め込み層 ５ｎ3 埋め込み層 ５ｎ4 埋め込み層（ｎ形半導体領域） ５ｐ1 埋め込み層 ５ｐ2 埋め込み層（ｐ形半導体領域） ５ｐ3 埋め込み層 ６ｎ1 ｎウエル ６ｎ2 ｎウエル ６ｐ1 ｐウエル ６ｐ2 ｐウエル（ｐ形半導体領域） ６ｐ3 ｐウエル ７ｅ1 エミッタ領域 ７ｅ2 エミッタ領域 ８ｂ1 ベース領域 ８ｂ2 ベース領域 ９ｃ1 コレクタ引出し領域 ９ｃ2 コレクタ引出し領域 １０ｅ1 エミッタ電極 １０ｂ1 ベース電極 １０ｃ1 コレクタ電極 １０ｅ2 エミッタ電極 １０ｂ2 ベース電極 １０ｃ2 コレクタ電極 １１ａ 絶縁膜 １１ｂ 絶縁膜 １１ｃ 絶縁膜 １１ｄ 絶縁膜 １２ａ 接続孔 １２ｂ 接続孔 １３ｐ 拡散層 １３ｎ 拡散層 １４ｎ ゲート電極 １４ｐ ゲート電極 １５ａ 電極 １５ｂ 電極 １５ｃ 電極 １５ｄ 電極 １６ｎ1 拡散層 １６ｎ2 拡散層 １７ｎ ゲート電極 １８ａ 電極 １９ａ 導体膜 １９ｂ 導体膜 １９ｃ 導体膜 ２０ ゲート電極部 ２１ ソース部 ２２ ドレイン部 ２３ｎ1 ｎ形半導体領域 ２３ｎ2 ｎ形半導体領域 ２４ｎ1 電極 ２４ｎ2 電極 ２５ｎ1 ｎ形半導体層（ｎ形半導体領域） ２５ｎ2 ｎ形半導体層（ｎ形半導体領域） ２６ 絶縁膜パターン ２７ 絶縁膜 Ｑ1 縦形ｎｐｎバイポーラトランジスタ Ｑ2 ｐチャネルＭＯＳトランジスタ Ｑ3 ｎチャネルＭＯＳトランジスタ Ｑ4 縦形ｐｎｐバイポーラトランジスタ Ｑt ｎチャネルＭＯＳトランジスタ Ｑd ｎチャネルＭＯＳトランジスタ Ｑp ｐチャネルＭＯＳトランジスタ Ｃ キャパシタ Ｂ1 縦形ｐｎｐバイポーラトランジスタ形成領域 Ｂ2 縦形ｎｐｎバイポーラトランジスタ形成領域 Ｍ メモリセル形成領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 井澤 龍一 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内 (72)発明者 佐藤 和重 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (72)発明者 吉住 圭一 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内 (72)発明者 高橋 正人 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内 (72)発明者 橋場 総一郎 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内 (72)発明者 鈴木 範夫 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内 (72)発明者 池田 修二 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内 (72)発明者 星野 裕 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内 (72)発明者 神田 隆行 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内 (72)発明者 吉田 安子 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内 (72)発明者 有賀 成一 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 松木 弘 茨城県日立市弁天町３丁目10番２号 日立 原町電子工業株式会社内 (72)発明者 森 ちえみ 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 藤田 絵里 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 縦形ｎｐｎバイポーラトランジスタと、
    縦形ｐｎｐバイポーラトランジスタと、ｎチャネルＭＯ
    ＳトランジスタおよびｐチャネルＭＯＳトランジスタか
    らなるＣＭＯＳ回路と、所定の半導体集積回路素子を構
    成するｎ形半導体領域とを半導体基板上に有し、前記所
    定の半導体集積回路素子を構成するｎ形半導体領域の下
    層にｐ形半導体領域を設けるとともに、そのｐ形半導体
    領域の下層に素子分離用のｎ形半導体領域を設けた半導
    体集積回路装置において、前記縦形ｐｎｐバイポーラト
    ランジスタの下層に、前記素子分離用のｎ形半導体領域
    を設けたことを特徴とする半導体集積回路装置。
  2. 【請求項２】 前記縦形ｐｎｐバイポーラトランジスタ
    の周囲に、素子分離用のｎ形半導体領域を設けたことを
    特徴とする請求項１記載の半導体集積回路装置。
  3. 【請求項３】 前記所定の半導体集積回路素子がＳＲＡ
    Ｍのメモリセルであることを特徴とする請求項１または
    ２記載の半導体集積回路装置。
  4. 【請求項４】 請求項１、２または３記載の半導体集積
    回路装置を製造する際に、前記所定の半導体集積回路素
    子の下層における素子分離用のｎ形半導体領域と、前記
    縦形ｐｎｐバイポーラトランジスタの下層における素子
    分離用のｎ形半導体領域とを同時に形成することを特徴
    とする半導体集積回路装置の製造方法。
JP4046887A 1992-03-04 1992-03-04 半導体集積回路装置およびその製造方法 Withdrawn JPH05251653A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
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US6737721B1 (en) 1999-10-18 2004-05-18 Nec Electronics Corporation Shallow trench isolation structure for a bipolar transistor

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