DE19638431A1

DE19638431A1 - Halbleitervorrichtung sowie Verfahren zur Herstellung derselben

Info

Publication number: DE19638431A1
Application number: DE19638431A
Authority: DE
Inventors: Yukio Maki
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1996-01-16
Filing date: 1996-09-19
Publication date: 1997-07-24
Also published as: KR100256169B1; KR970060421A

Description

Die vorliegende Erfindung betrifft eine Halbleitervorrichtung sowie ein Verfahren zur Herstellung derselben und insbeson dere eine Halbleitervorrichtung und ein Herstellungsverfahren für eine Halbleitervorrichtung, die einen MOS-Transistor und einen bipolaren Transistor enthält.

Halbleitervorrichtungen enthalten oftmals verschiedene Arten von bipolaren Transistoren mit verschiedenen Charakteristi ken. Beispielsweise benötigt eine Halbleiterspeichervorrich tung eine Vielzahl von bipolaren Transistoren mit verschie denen Charakteristiken in einem Peripherieschaltungsbereich, der beispielsweise eine Decoderschaltung, eine Pufferschal tung oder dergleichen aufweist und der um einen Halbleiter speicherschaltungsbereich oder einen Speicherzellenbereich herum gebildet ist.

Fig. 1 zeigt eine Charakteristik einer Halbleitervorrich tung, in der die Veränderungen der Stromverstärkung (hfe) und der Durchbruchspannung (BVces, BVceo) gegen die Verfahrens bedingungen (Abszissenachse) dargestellt sind. Wie Fig. 1 zeigt, wird dann, wenn die Durchbruchspannung (BVces, BVceo) groß gemacht wird, wie bei Punkt A der Verfahrensbedingungen gezeigt, die Stromverstärkung (hfe) klein, während dann, wenn die Stromverstärkung (hfe) groß gemacht wird, wie bei Punkt B der Verfahrensbedingungen gezeigt, die Durchbruchspannung (BVces, BVceo) kleiner wird.

Fig. 2 zeigt die gleiche Charakteristikkurve wie vorstehend dargestellt zur Erläuterung einer Einstellung der Verfahrens bedingungen. Fig. 2 zeigt einen Bereich von Verfahrensbedin gungen zur Erfüllung der Anforderungen sowohl der Stromver stärkung als auch der Durchbruchspannung, in welchem die Stromverstärkung (hfe) die konstruktionsgemäß erforderliche Größe übersteigt und die Durchbruchspannung (BVces, BVceo) den konstruktionsbedingt erforderlichen Wert zu übersteigen be ginnt.

Bei einem herkömmlichen Verfahren zur Herstellung einer Halb leitervorrichtung, die eine Vielzahl von bipolaren Transisto ren enthält, werden die gleiche spezifische Art der Stromver stärkung (hfe) und der Durchbruchspannung (BVces, BVceo) für die gleichzeitig hergestellten bipolaren Transistoren er zielt. Das Profil der Störstellenkonzentration für einen Emitter, eine Basis und einen Kollektor wird so optimiert, daß die Durchbruchspannung sichergestellt werden kann, und so, daß die konstruktionsgemäß erforderliche Stromverstärkung (hfe) erzielt werden kann. Dieses Verfahren schließt eine Vorgehensweise zur Veränderung eines Emitterprofils, wie in Fig. 3(a) gezeigt, zur Veränderung eines Basisprofils, wie in Fig. 3(b) gezeigt, oder zur Veränderung eines Kollektor profils, wie in Fig. 3(c) gezeigt, ein. Zusätzlich wird die Größe eines bipolaren Transistors verändert, um die Charakte ristiken in Abhängigkeit von der Verwendung zu modifizieren. Diese Vorrichtungen werden jedoch ständig weiter miniaturi siert, so daß es schwieriger wird, die beiden Erfordernisse einer großen Stromverstärkung (hfe) und einer hohen Durch bruchspannung zu erfüllen.

Demgemäß ist es die Aufgabe der vorliegenden Erfindung, die vorstehend genannten Anforderungen zu erfüllen und ein effi zientes Verfahren zur Herstellung einer Halbleitervorrichtung sowie eine Halbleitervorrichtung aufzuzeigen, die bipolare Transistoren verschiedener Charakteristiken in einem Spei cherschaltungsbereich und/oder in einem Peripherieschaltungs bereich, der beispielsweise eine Decoderschaltung, eine Puf ferschaltung oder dergleichen aufweist und der um den Halb leiterspeicherschaltungsbereich oder einen Zellenbereich ge bildet ist, entsprechend den konstruktionsgemäßen Anforderun gen enthält. Die vorliegende Erfindung wird vorzugsweise auf die gleichzeitige Herstellung einer Speicherschaltung ange wendet, in der MOS-Transistoren, wie etwa in einem SRAM-Spei cher, und bipolare Transistoren in deren Peripherieschal tungsbereich und/oder in dem speicherschaltungsbereich selbst angeordnet sind.

Die Lösung der Aufgabe ergibt sich aus den Merkmalen der Pa tentansprüche 1, 12 und 17. Die Unteransprüche zeigen bevor zugte Ausführungsformen der Erfindung. Hierbei sind auch an dere Kombinationen der Merkmale als in den Unteransprüchen beansprucht möglich.

Gemäß einem Aspekt der vorliegenden Erfindung wird ein Her stellungsverfahren für eine Halbleitervorrichtung geschaffen, die einen Halbleiterspeicherschaltungsbereich, der Halblei terspeicher enthält, sowie einen um den Halbleiterschaltungs bereich angeordneten Peripherieschaltungsbereich aufweist. In dem Verfahren werden eine Vielzahl von Löchern selektiv in einem Isolierfilm des Halbleiterspeicherschaltungsbereichs durch ein Resistmuster vorgesehen; und gleichzeitig werden einen Vielzahl von Löchern selektiv in einem Isolierfilm des Peripherieschaltungsbereichs durch ein Resistmuster vorgese hen; und bipolare Transistoren mit voneinander verschiedenen Charakteristiken werden an den Stellen der Löcher in dem Pe ripherieschaltungsbereich und/oder dem Speicherschaltungsbe reich gebildet.

In dem vorstehend dargelegten Herstellungsverfahren werden die bipolaren Transistoren mit voneinander verschiedenen Cha rakteristiken gebildet, indem zunächst Emitterelektroden schichten in einer Vielzahl von Löchern in dem Peripherie schaltungsbereich und/oder in dem Speicherschaltungsbereich gebildet werden, die Emitterelektrodenschicht in mindestens einem der Löcher mit einem Resist abgedeckt wird und in die Emitterschicht in den übrigen Löchern Störstellenionen im plantiert werden, um einen unterschiedlichen Emitter zu bil den.

Alternativ werden, wie dargelegt, die bipolaren Transistoren dadurch gebildet, daß zunächst Emitterelektrodenschichten in einer Vielzahl von Löchern in dem Peripherieschaltungsbereich und/oder in dem Speicherschaltungsbereich gebildet werden und Ionen in den Elektrodenschichten in einer Vielzahl von Lö chern implantiert werden. Dann wird in mindestens einem der Löcher die Emitterelektrodenschicht mit einem Resist abge deckt, und in den übrigen Löchern werden Störstellenionen in eine Emitterelektrodenschicht implantiert, um einen unter schiedlichen Emitter zu bilden.

In dem vorstehend dargelegten Herstellungsverfahren werden die Basen der bipolaren Transistoren wie folgt gebildet. Wäh rend eine Stelle von einem von einer Vielzahl von Löchern in dem Peripherieschaltungsbereich und/oder in dem Speicher schaltungsbereich mit einem Resist abgedeckt wird, werden Störstellenionen in den verbleibenden Löchern implantiert, um eine unterschiedliche Basis zu bilden.

Alternativ werden Störstellenionen, während eines von einer Vielzahl von Löchern in dem Peripherieschaltungsbereich und/oder in dem Speicherschaltungsbereich mit einem Resist abgedeckt ist, in den übrigen Löchern implantiert, um eine unterschiedliche Basis zu bilden.

Gemäß einem weiteren Aspekt der vorstehend dargelegten vor liegenden Erfindung werden die bipolaren Transistoren wie folgt gebildet. Während eines von einer Vielzahl von Löchern in dem Peripherieschaltungsbereich und/oder in dem Speicher schaltungsbereich mit einem Resist abgedeckt wird, werden mehrere Arten von Störstellenionen in den übrigen Löchern im plantiert, um eine unterschiedliche Basis und einen unter schiedlichen Emitter zu bilden.

Gemäß einem weiteren Aspekt des erfindungsgemäßen Herstel lungsverfahrens werden die bipolaren Transistoren wie folgt gebildet. Während mindestens eine Stelle zur Bildung eines Transistors in dem Peripherieschaltungsbereich mit einem Re sist abgedeckt wird, werden zusätzliche Störstellenionen in der bzw. den übrigen Stelle(n) zur Bildung eines Transistors in dem Peripherieschaltungsbereich und/oder in dem Speicher schaltungsbereich implantiert, um einen oder mehrere unter schiedliche (n) Kollektorbereich (e) durch Veränderung einer Störstellenkonzentration in den Kollektorbereichen zu bilden.

Gemäß einem weiteren Aspekt des vorstehend dargelegten Her stellungsverfahrens werden die bipolaren Transistoren wie folgt gebildet. Während mindestens eine Stelle zur Bildung eines Transistors im Peripherieschaltungsbereich und/oder in dem Speicherschaltungsbereich mit einem Resist abgedeckt wird, werden Störstellenionen zusätzlich in der bzw. den üb rigen Stelle(n) zur Bildung eines Transistors in dem Periphe rieschaltungsbereich implantiert, um verschiedene Kollektor schicht(en) durch Vorsehen einer Hochkonzentrationsschicht in dem bzw. den Kollektorbereich(en) zu bilden. Alternativ wer den die bipolaren Transistoren durch Abdecken mindestens ei nes einer Vielzahl von Löchern in dem Peripherieschaltungsbe reich mit einem Resist und Implantieren von Störstellenionen in dem übrigen Loch bzw. den übrigen Löchern gebildet, um un terschiedliche Kollektor(en) zu bilden.

Gemäß einem weiteren Aspekt dieser Erfindung werden die bipo laren Transistoren wie folgt gebildet. Während ein Emitter entweder durch Implantieren von Ionen oder durch Diffundieren von Störstellen in eine Basis gebildet wird, die entweder durch Ionenimplantation oder Störstellendiffusion in einem der Löcher in dem Peripherieschaltungsbereich und/oder in dem Speicherschaltungsbereich gebildet wird, wird ein Emitter durch Implantieren von Ionen in einer Mulde eines Leitungs typs, die von einer weiteren Mulde eines anderen Leitungstyps umgeben ist, in dem anderen der Löcher in dem Peripherie schaltungsbereich und/oder in dem Speicherschaltungsbereich gebildet.

Ferner wird gemäß vorliegender Erfindung ein Herstellungsver fahren für eine Halbleitervorrichtung geschaffen, welche einen Halbleiterspeicherschaltungsbereich enthält, der Halb leiterspeicher enthält, sowie einen um den Halbleiterspei cherschaltungsbereich angeordneten Peripherieschaltungsbe reich, bei welchem eine Vielzahl von Löchern selektiv in den Isolierfilmen durch Resistmuster in verschiedenen Herstel lungsschritten in dem Halbleiterspeicherbereich vorgesehen werden und eine Vielzahl von Löchern gleichzeitig selektiv in den Isolierfilmen durch Resistmuster in Übereinstimmung mit den verschiedenen Herstellungsschritten in dem Peripherie schaltungsbereich vorgesehen werden, und bipolare Transisto ren mit voneinander verschiedenen Charakteristiken an den Stellen der Löcher in dem Peripherieschaltungsbereich und/oder dem Speicherschaltungsbereich gebildet werden.

In dem vorstehend dargelegten Herstellungsverfahren werden die bipolaren Transistoren wie folgt gebildet. Zunächst wird ein Emittertyp durch Ionenimplantation oder Störstellendiffu sion in einem Loch gebildet, das in einem Herstellungsschritt in dem Peripherieschaltungsbereich und/oder in dem Speicher schaltungsbereich gebildet wird, dann wird ein anderer Emit tertyp in dem anderen Loch gebildet, das in einem weiteren Schritt in dem Peripherieschaltungsbereich und/oder in dem Speicherschaltungsbereich vorgesehen wird.

Ferner wird in dem vorstehend dargelegten Herstellungsverfah ren mindestens eines der Löcher, das in einem einer Vielzahl von verschiedenen Herstellungsschritten in dem Peripherie schaltungsbereich vorgesehen wird, mit einem Resist abgedeckt und eine unterschiedliche Basis wird durch Implantieren von Störstellenionen in dem anderen Loch bzw. den anderen Löchern gebildet, die in einem anderen Schritt in dem Peripherie schaltungsbereich gebildet werden.

Ferner wird in dem vorstehend dargelegten Herstellungsverfah ren mindestens ein Loch, das in einem Herstellungsschritt in dem Peripherieschaltungsbereich und/oder in dem Speicher schaltungsbereich vorgesehen wird, mit einem Resist abge deckt, und dann wird eine Ionenimplantation in dem anderen Loch bzw. den anderen Löchern ausgeführt, die in einem weite ren Herstellungsschritt in dem Peripherieschaltungsbereich und/oder in dem Speicherschaltungsbereich vorgesehen werden, um einen unterschiedlichen Kollektor zu erhalten.

In dem vorstehend dargelegten Herstellungsverfahren werden die bipolaren Transistoren wie folgt gebildet. Zunächst wird ein Emitter durch Implantieren von Ionen in eine Basis gebil det, die durch Ionenimplantation oder Störstellendiffusion in einem Loch gebildet wurde, das in einem Herstellungsschritt in dem Peripherieschaltungsbereich und/oder in dem Speicher schaltungsbereich vorgesehen wurde, dann wird ein unter schiedlicher Emitter durch Implantieren von Ionen in einer Mulde eines Leitungstyps, die von einer weiteren Mulde eines anderen Leitungstyps umgeben ist, in dem anderen Loch gebil det, das in einem weiteren Schritt in dem Peripherieschal tungsbereich und/oder in dem Speicherschaltungsbereich ge schaffen wurde.

Obgleich die vorstehend dargelegte Erfindung auf die Situa tion gerichtet ist, in welcher die Löcher in dem Speicher schaltungsbereich und die Löcher in dem Peripheriebereich gleichzeitig gebildet werden, ist die vorliegende Erfindung auch auf ein Herstellungsverfahren anwendbar, das die Schritte des gleichzeitigen Vorsehens einer Vielzahl von Lö chern in dem Peripherieschaltungsbereich selektiv durch ein Resistmuster; und des Bildens von bipolaren Transistoren mit voneinander verschiedenen Charakteristiken an den Stellen dieser Vielzahl von Löchern einschließt. In diesem Fall wer den vorzugsweise bei der Herstellung des Speicherschaltungs bereichs und der bipolaren Transistoren in dem Peripherie schaltungsbereich Herstellungsschritte, die von dem Lochbil dungsschritt verschieden sind, ebenfalls so gleichzeitig wie möglich ausgeführt.

Die vorliegende Erfindung ist ferner auf ein Herstellungsver fahren anwendbar, das die Schritte des Vorsehens von ver schiedenen Löchern selektiv in dem Isolierfilm durch Resist muster in verschiedenen Herstellungsschritten in dem Periphe rieschaltungsbereich und des Bildens von bipolaren Transisto ren mit voneinander verschiedenen Charakteristiken an den Stellen dieser verschiedenen Löcher einschließt. In diesem Fall werden vorzugsweise bei der Herstellung des Halbleiter speicherschaltungsbereichs und der bipolaren Transistoren in dem Peripherieschaltungsbereich Herstellungsschritte, die von dem Lochbildungsschritt verschieden sind, ebenfalls so gleichzeitig und parallel wie möglich durchgeführt.

Die Erfindung wird nachstehend, auch hinsichtlich weiterer Merkmale und Vorteile, anhand der Beschreibung von Ausfüh rungsbeispielen und unter Bezugnahme auf die beiliegenden Zeichnungen näher erläutert.

Fig. 1 ist eine Kurve, die die Beziehung zwischen den Bedin gungen eines Herstellungsverfahrens für eine Halbleitervor richtung und ihren Charakteristiken zeigt.

Fig. 2 ist eine Kurve, die eine Einstellung von Herstel lungsverfahrensbedingungen für eine Halbleitervorrichtung zeigt.

Fig. 3(a) bis 3(c) sind Kurven von Profilen der Störstellen konzentration in einer Halbleitervorrichtung.

Fig. 4 ist ein Schaltbild einer Ersatzschaltung für eine Speicherzelle in einem SRAM.

Fig. 5(a) bis 5(c), 6(a) bis 6(c) und 7(a) bis 7(c) zeigen Schritte eines Herstellungsverfahrens für eine Halbleitervor richtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung.

Fig. 8(a) bis 8(c) zeigen Schritte des Herstellungsverfah rens für eine Halbleitervorrichtung gemäß der ersten Ausfüh rungsform der vorliegenden Erfindung.

Fig. 9(a) und 9(b) zeigen Schritte des Herstellungsverfah rens für eine Halbleitervorrichtung gemäß der ersten Ausfüh rungsform der vorliegenden Erfindung.

Fig. 10(a) bis 10(c) zeigen Schritte des Herstellungsverfah rens für eine Halbleitervorrichtung gemäß der ersten Ausfüh rungsform der vorliegenden Erfindung.

Fig. 11(a) und 11(b) zeigen Schritte des Herstellungsverfah rens für eine Halbleitervorrichtung gemäß der ersten Ausfüh rungsform der vorliegenden Erfindung.

Fig. 12(a) bis 12(c) zeigen Schritte des Herstellungsverfah rens für eine Halbleitervorrichtung gemäß der ersten Ausfüh rungsform der vorliegenden Erfindung.

Fig. 13(a) bis 13(c) zeigen Schritte des Herstellungsverfah rens für eine Halbleitervorrichtung gemäß der ersten Ausfüh rungsform der vorliegenden Erfindung.

Fig. 14(a) bis 14(c) zeigen Schritte des Herstellungsverfah rens für eine Halbleitervorrichtung gemäß einer zweiten Aus führungsform der vorliegenden Erfindung.

Fig. 15(a) bis 15(c) zeigen Schritte des Herstellungsverfah rens für eine Halbleitervorrichtung gemäß einer dritten Aus führungsform der vorliegenden Erfindung.

Fig. 16(a) bis 16(d) zeigen Schritte des Herstellungsverfah rens für eine Halbleitervorrichtung gemäß einer vierten Aus führungsform der vorliegenden Erfindung.

Fig. 17(a) bis 17(c) zeigen Schritte des Herstellungsverfah rens für eine Halbleitervorrichtung gemäß einer fünften Aus führungsform der vorliegenden Erfindung.

Fig. 18(a) bis 18(c) zeigen Schritte des Herstellungsverfah rens für eine Halbleitervorrichtung gemäß einer sechsten Aus führungsform der vorliegenden Erfindung.

Fig. 19(a) bis 19(c) zeigen Schritte des Herstellungsverfah rens für eine Halbleitervorrichtung gemäß einer siebten Aus führungsform der vorliegenden Erfindung.

Fig. 20(a) bis 20(c) zeigen Schritte des Herstellungsverfah rens für eine Halbleitervorrichtung gemäß einer achten Aus führungsform der vorliegenden Erfindung.

Fig. 21(a) und 21(b) zeigen Schritte des Herstellungsverfah rens für eine Halbleitervorrichtung gemäß einer neunten Aus führungsform der vorliegenden Erfindung.

Fig. 22(a) und 22(b) zeigen Schritte des Herstellungsverfah rens für eine Halbleitervorrichtung gemäß einer zehnten Aus führungsform der vorliegenden Erfindung.

Fig. 23(a) bis 23(c) zeigen Schritte des Herstellungsverfah rens für eine Halbleitervorrichtung gemäß einer elften Aus führungsform der vorliegenden Erfindung.

Fig. 24(a) bis 24(c) zeigen Schritte des Herstellungsverfah rens für eine Halbleitervorrichtung gemäß einer zwölften Aus führungsform der vorliegenden Erfindung.

Fig. 25 ist eine Tabelle, die das Herstellungsverfahren für eine Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung erläutert.

Fig. 26 ist eine Tabelle, die die Herstellungsverfahren für eine Halbleitervorrichtung gemäß der ersten, der zweiten und der dritten Ausführungsform der vorliegenden Erfindung erläu tert.

Fig. 27 ist eine Tabelle, die die Herstellungsverfahren für eine Halbleitervorrichtung gemäß der sechsten, der siebten und der achten Ausführungsform der vorliegenden Erfindung er läutert.

Fig. 28 ist eine Tabelle, die die Herstellungsverfahren für eine Halbleitervorrichtung gemäß der neunten, der zehnten und der elften Ausführungsform der vorliegenden Erfindung erläu tert.

Fig. 29 zeigt eine Ersatzschaltung einer Speicherzelle in einem SRAM gemäß einer dreizehnten Ausführungsform der vor liegenden Erfindung.

Fig. 30 zeigt eine Ersatzschaltung einer anderen Speicher zelle in einem SRAM gemäß einer dreizehnten Ausführungsform der vorliegenden Erfindung.

Fig. 31(a) bis 31(c) zeigen Schritte des Herstellungsverfah rens für einen weiteren bipolaren Transistor gemäß der drei zehnten Ausführungsform der vorliegenden Erfindung.

Fig. 32(a) bis 32(c) zeigen Schritte des Herstellungsverfah rens für einen weiteren bipolaren Transistor gemäß einer vierzehnten Ausführungsform der vorliegenden Erfindung.

Nachfolgend wird unter Bezug auf die Zeichnungen, in welchen in allen verschiedenen Ansichten gleiche Bezugszeichen iden tische oder entsprechende Teile bezeichnen, die erste bis vierzehnte Ausführungsform der vorliegenden Erfindung be schrieben.

Erste Ausführungsform

Ein statischer Speicher mit wahlfreiem Zugriff (SRAM) in ei ner Halbleiterspeicherschaltung wird als ein Beispiel einer Halbleitervorrichtung für die Beschreibung und Erläuterung dieser Erfindung genommen. Zunächst werden der Aufbau eines SRAM und sein herkömmliches Herstellungsverfahren beschrie ben.

Fig. 4 ist ein Ersatzschaltbild einer Speicherzelle in dem SRAM. Wie die Figur zeigt, enthält die Speicherzelle in dem SRAM Treibertransistoren Q1 und Q2, Zugriffstransistoren Q3 und Q4 und Widerstände R1 und R2. Symbole I-IV in der Zeichnung entsprechen den in dem später beschriebenen Her stellungsverfahren eines Speicherzellenbereichs gebildeten Löchern und bezeichnen die entsprechenden Positionen in der Schaltung.

Fig. 5(a) bis 9(b) sind Darstellungen des Herstellungsver fahrens für ein derartiges SRAM, das nachfolgend beschrieben wird. Wie Fig. 5(a) zeigt, werden eine Mulde 102 des p-Typs und ein Oxidisolierfilm 103 auf einem Substrat 101 des p-Typs gebildet. Bei dieser Ausführungsform kann die Mulde 102 des p-Typs durch thermische Diffusion oder Ionenimplantation ge bildet werden. Es kann eine eingebettete Schicht des n-Typs vorhanden sein, um Softerrors zwischen dem Substrat 101 des p-Typs und der Mulde 102 des p-Typs zu mindern.

Dann werden, wie in Fig. 5(b) gezeigt, ein Gate-Oxidfilm 104, Polysilizium 105 für eine Gate-Elektrode und ein Resist muster 106a gebildet, und anschließend wird ein Gate-Kontakt loch 106 (Loch I) gebildet, um die Gate-Elektrode des Trei bertransistors Q1 (oder Q2) und den Drain-Bereich des Trei bertransistors Q2 (oder Q1) zu verbinden.

Anschließend wird, wie in Fig. 5(c) gezeigt, der Resist 106a entfernt, und dann wird das Polysilizium (Polycid) 107 zur Bildung der Gate-Elektrode gebildet und die Musterbildung der Gate-Elektrode wird ausgeführt.

Dann werden, wie in Fig. 6(a) gezeigt, ein Source- und ein Drain-Bereich 109 und ein n-Bereich 110 gebildet, und an schließend wird ein Zwischenschichtisolierfilm 111 gebildet. Dann wird ein erstes Polykontaktloch 112 (Loch II) als Öff nung zum Herausführen eines Leiters aus dem Source-Bereich des Treibertransistors gebildet.

Dann wird, wie in Fig. 6(b) gezeigt, eine Polycidschicht 113 gebildet, die als Anschlußkontaktfleck und Masseverdrahtung dient. Dann wird, wie in Fig. 6(c) gezeigt, ein Zwischen schichtisolierfilm 114 gebildet. Dann wird ein zweites Poly kontaktloch 115 (Loch III) gebildet, um die Gate-Elektrode des Treibertransistors und einen hohen Widerstand zu verbin den. Dann wird, wie in Fig. 7(a) gezeigt, ein als hoher Wi derstand dienender Polysiliziumfilm 116 gebildet.

Danach wird, wie in Fig. 7(b) gezeigt, ein Zwischenschicht isolierfilm 117 gebildet. Dann wird ein erstes Kontaktloch 118 (Loch IV) gebildet, um den Drain-Bereich des Zugriffs transistors und eine Bitleitung zu verbinden. Dann werden, wie in Fig. 7(b) und 7(c) gezeigt, eine Verdrahtungsschicht 118(a), die als Verdrahtung dient, und eine Bitleitung gebil det. Fig. 7(b) zeigt eine Schnittansicht, die teilweise von den anderen Figuren verschieden ist.

Wie vorstehend beschrieben, werden bei der Herstellung der MOS-Speicherzellen des Halbleiterspeicherbereichs, insbeson dere des SRAM vier unabhängige Löcher, d. h. das Gate-Kontakt loch 106 (Loch I), das erste Polykontaktloch 112 (Loch II), das zweite Polykontaktloch 115 (Loch III) und das erste Kon taktloch (Loch IV) selektiv in dem Isolierfilm durch das Re sistmuster gebildet.

Parallel zur Herstellung des Halbleiterspeichers in dem Speicherbereich werden die bipolaren Transistoren in dem Pe ripherieschaltungsbereich und/oder in dem Speicherbereich hergestellt. Dann werden gleichzeitig mit einem Herstellungs schritt des selektiven Vorsehens der Löcher in dem Halblei terspeicherbereich in dem Isolierfilm durch das Resistmuster auch in dem Peripherieschaltungsbereich eine Vielzahl von Lö chern gleichzeitig in dem Isolierfilm durch das Resistmuster vorgesehen, so daß bipolare Transistoren mit voneinander ver schiedenen Charakteristiken gebildet werden.

Zusätzlich werden in Übereinstimmung mit mehreren verschie denen Herstellungsschritten zum selektiven Vorsehen der Lö cher in dem Isolierfilm in dem Halbleiterspeicherbereich durch das Resistmuster auch in dem Peripherieschaltungsbe reich eine Vielzahl von Löchern in dem Isolierfilm durch das Resistmuster vorgesehen, so daß die bipolaren Transistoren mit voneinander verschiedenen Charakteristiken in dem Bereich der Löcher in den verschiedenen Herstellungsschritten gebil det werden.

Wie vorstehend beschrieben werden die Löcher in dem Periphe rieschaltungsbereich zur Herstellung der bipolaren Transisto ren gleichzeitig und gemeinsam mit der Bildung einer der vier Arten von Löchern in dem Speicherbereich gebildet, um die bi polaren Transistoren mit voneinander verschiedenen Charakte ristiken herzustellen.

Nachfolgend wird das Herstellungsverfahren für bipolare Tran sistoren, die in dem Peripherieschaltungsbereich und/oder in dem Speicherbereich zu bilden sind, in Übereinstimmung mit den Schritten zur Bildung jedes Loches in dem Speicherzellen bereich beschrieben.

(I) Herstellungsverfahren eines bipolaren Transistors in Übereinstimmung mit einem Gate-Kontaktloch (Loch I)

Fig. 8(a) bis 8(c) zeigen die Schritte des Herstellungsver fahrens eines bipolaren Transistors gemäß der ersten Ausfüh rungsform der vorliegenden Erfindung. Zunächst werden, wie Fig. 8(a) zeigt, eine Mulde 119 des n-Typs und ein Oxidiso lierfilm 103 auf einem Substrat 101 des p-Typs gebildet. Die Mulde 119 des n-Typs kann entweder durch thermische Diffusion oder Ionenimplantation gebildet werden. In dieser Ausfüh rungsform wird ein bipolarer Transistor in der Mulde 119 des n-Typs gebildet. Der bipolare Transistor kann jedoch auch in einer Epitaxieschicht oder einer eingebetteten n+ Schicht ge bildet werden.

Anschließend wird ein Resistmuster 120, ausgenommen auf einer Fläche zur Basisbildung, gebildet und eine Intrinsic-Basis- (Verbindungsbasis-)Schicht 121 wird durch Ionenimplantation von Störstellen des p-Typs, wie z. B. Bor B, gebildet.

Nachfolgend wird, wie in Fig. 8(b) gezeigt, eine Schicht Po lysilizium 105 gleichermaßen für eine Gate-Elektrode gebil det, und dann wird eine Öffnung 106 eines Emitterbildungsbe reichs gleichzeitig gebildet, wenn ein Gate-Kontaktloch 106 (Loch I) in einem Speicherzellenbereich geöffnet wird. Dann können Störstellen des n- oder p-Typs in den Lochabschnitt implantiert werden.

Nachfolgend wird, wie in Fig. 8(c) gezeigt, eine Emitter elektrode 107 mit Polysilizium (Polycid) gebildet, das für die Gate-Elektrode verwendet wird. Die Intrinsic-Basis 121 kann durch Ionenimplantation gebildet werden, nachdem die Öffnung 106 gebildet ist. Zusätzlich kann ein Emitter 122 durch Ionenimplantation nach der Bildung der Öffnung 106 ge bildet werden oder kann durch Störstellendiffusion aus dem Polycid 107 gebildet werden.

Dann wird zur gleichen Zeit, wenn ein n+ S/D (Source/Drain) in einem CMOS-Verfahren gebildet wird, ein Kollektoranschluß abschnitt 109 in dem Peripherieschaltungsbereich gebildet. Zur gleichen Zeit, wenn ein p+ S/D (Source/Drain) implantiert wird, wird ein Basisanschlußabschnitt 123 gebildet.

Fig. 9(a) zeigt teilweise Herstellungsschritte eines MOS-Transistor in dem CMOS-Verfahren zusammen mit einem teilweise gezeigten Herstellungsverfahren des bipolaren Transistors, das in Fig. 8(a) gezeigt ist. Wie Fig. 9(a) zeigt, werden ein NMOS-Transistor Q5 und ein PMOS-Transistor Q6 in dem CMOS-Verfahren gebildet. Wie Fig. 9(a) zeigt, wird bei der Bildung des NMOS-Transistors Q5 die Ionenimplantation ausge führt, um die Schwellwertspannung durch ein Resistmuster 120 einzustellen.

Andererseits wird in einem in Fig. 9(b) gezeigten bipolaren Transistor T1 die Ionenimplantation ausgeführt, um eine Basis 121 durch das Resistmuster 120 zu bilden. In diesem Herstel lungsschritt können die beiden Resists gleichzeitig und ge meinsam gebildet werden. Bei einer derartigen Vorgehensweise kann in diesem Fall der bipolare Transistor mit derselben An zahl von Masken wie in dem CMOS-Verfahrensablauf für das SRAM gebildet werden.

(II) Herstellungsverfahren eines bipolaren Transistors in Übereinstimmung mit der Bildung eines ersten Polykontaktlo ches (Loch II)

Die Fig. 10(a) bis 10(c) zeigen Schritte des Herstellungs verfahrens für einen weiteren bipolaren Transistor gemäß der ersten Ausführungsform der vorliegenden Erfindung. Zunächst werden, wie in Fig. 10(a) gezeigt, eine Mulde 119 des n-Typs und ein Oxidisolierfilm 103 auf einem Substrat 101 des p-Typs gebildet. Die Mulde 119 des n-Typs kann entweder durch ther mische Diffusion oder Ionenimplantation gebildet werden. In dieser Ausführungsform wird ein bipolarer Transistor in der Mulde 119 des n-Typs gebildet. Der bipolare Transistor kann jedoch auch in einer Epitaxieschicht oder einer eingebetteten n+ Schicht gebildet werden.

Dann wird, nachdem ein Kollektoranschlußabschnitt 109 und ein Basisanschlußabschnitt 123 gebildet sind, ein Resistmuster 124, ausgenommen auf einer Fläche zur Basisbildung, gebildet und eine Intrinsic-Basis-(Verbindungsbasis)Schicht 121 wird durch Ionenimplantation von Störstellen des p-Typs, wie z. B. Bor B, gebildet.

Anschließend wird, wie in Fig. 10(b) gezeigt, ein Zwischen schichtisolierfilm 111 gebildet, und dann wird eine Öffnung 112 eines Emitterbildungsbereichs gleichzeitig gebildet, wenn ein erstes Polykontaktloch (Loch II) in dem Speicherzel lenbereich geöffnet wird. Dann können Störstellen des n- oder p-Typs in dem Lochabschnitt implantiert werden. Nachfolgend wird, wie in Fig. 10(c) gezeigt, eine Emitterelektrode 113 mit Polycid, das für die Masseverdrahtung verwendet wird, ge bildet. In diesem Fall kann die Intrinsic-Elektrode 121 durch Ionenimplantation nach der Bildung der Öffnung 112 gebildet werden. Ferner kann ein Emitter 122 durch Ionenimplantation nach der Bildung der Öffnung 112 gebildet werden oder kann durch Störstellendiffusion aus dem Polycid 113 gebildet wer den.

Fig. 11 zeigt ferner teilweise Herstellungsschritte für einen Transistor in dem CMOS-Verfahren zusammen mit denjeni gen für den in Fig. 8(a) gezeigten bipolaren Transistor. Wie Fig. 11(a) und 11(b) zeigen, wird bei der Bildung eines PMOS-Transistors Q6 in dem CMOS-Verfahren die p-Ionenimplan tation durch das Resistmuster 120 durchgeführt. Für den bipo laren Transistor T3, der in Fig. 11(a) und 11(b) gezeigt ist, werden Ionen durch das Resistmuster 120 implantiert, um eine Basis 121 zu bilden. In dem Herstellungsschritt können die beiden Resists gleichzeitig und gemeinsam gebildet wer den. Bei einer derartigen Vorgehensweise kann in diesem Fall der bipolare Transistor mit derselben Anzahl von Masken wie bei dem CMOS-Verfahrensablauf für ein SRAM gebildet werden.

Wie vorstehend für Fig. 9(a) und 9(b) beschrieben, kann auch bei dieser Ausführungsform das Resistmuster 124 bei der Her stellung des bipolaren Transistors gemeinsam in demselben Herstellungsschritt mit dem Resistmuster für die Implantation zur Einstellung der Schwellwertspannung bei der Herstellung eines NMOS-Transistors gebildet werden. Mit einer derartigen Vorgehensweise kann in diesem Fall der bipolare Transistor mit der gleichen Anzahl von Masken wie in dem CMOS-Verfah rensfluß gebildet werden.

(III) Herstellungsverfahren für einen bipolaren Transistor in Übereinstimmung mit der Bildung eines zweiten Poly kontaktloches (Loch III)

Die Fig. 12(a) bis 12(c) zeigen teilweise ein Herstel lungsverfahren für einen weiteren bipolaren Transistor gemäß der ersten Ausführungsform der vorliegenden Erfindung. Das Herstellungsverfahren wird hier beschrieben. Zunächst werden, wie in Fig. 12(a) gezeigt, eine Mulde 119 des n-Typs und ein Oxidisolierfilm 103 auf einem Substrat 101 des p-Typs gebil det. Die Mulde 119 des n-Typs kann entweder durch thermische Diffusion oder Ionenimplantation gebildet werden. In dieser Ausführungsform wird ein bipolarer Transistor in der Mulde 119 des n-Typs gebildet. Der bipolare Transistor kann jedoch auch in einer Epitaxieschicht oder einer eingebetteten n+ Schicht gebildet werden.

Dann wird, nachdem ein Kollektoranschlußabschnitt 109 und ein Basisanschlußabschnitt 123 gebildet worden sind, ein Resist muster 125, ausgenommen auf einer Fläche zur Basisbildung, gebildet, und eine Intrinsic-Basis (Verbindungsbasis-)Schicht 121 wird durch Ionenimplantation von Störstellen des p-Typs, wie z. B. Bor B, gebildet.

Anschließend wird, wie in Fig. 12(b) gezeigt, ein Zwischen schichtisolierfilm 114 gebildet, und dann wird eine Öffnung 115 eines Emitterbildungsbereichs gleichzeitig gebildet, wenn eine zweites Polykontaktloch 115 (Loch III) in dem Speicherzellenbereich geöffnet wird. Dann können Störstellen des n- oder des p-Typs in dem Lochabschnitt implantiert wer den.

Nachfolgend wird, wie in Fig. 12(c) gezeigt, eine Emitter elektrode 116 mit Polysilizium gebildet, das als hoher Wider stand und für die Masseverdrahtung verwendet wird. In diesem Fall kann die Intrinsic-Basis 121 durch Ionenimplantation nach dem Bilden der Öffnung 115 gebildet werden. Ferner kann ein Emitter 122 durch Ionenimplantation nach der Bildung der Öffnung 115 gebildet werden oder kann durch Störstellendiffu sion aus dem Polysilizium 116 gebildet werden.

Wie vorstehend für die Fig. 9(a) und 9(b) und 11(a) und 11(b) beschrieben, kann auch bei dieser Ausführungsform das Resistmuster 125 bei der Herstellung des bipolaren Transi stors gemeinsam in demselben Herstellungsschritt mit dem Re sistmuster zur Implantation für das Einstellen der Schwell wertspannung bei der Herstellung eines NMOS-Transistors oder dem Resistmuster für die p-Implantation für einen PMOS-Tran sistor gebildet werden. Bei dieser Vorgehensweise kann in diesem Fall der bipolare Transistor mit der gleichen Anzahl von Masken wie bei dem CMOS-Verfahrensfluß für ein SRAM ge bildet werden.

(IV) Herstellungsverfahren für einen bipolaren Transistor in Übereinstimmung mit der Bildung eines ersten Kontaktloches (Loch IV)

Die Fig. 13(a) bis 13(c) zeigen Schritte des Herstellungs verfahrens für einen weiteren bipolaren Transistor gemäß der ersten Ausführungsform der vorliegenden Erfindung. Zunächst werden, wie in Fig. 13(a) gezeigt, eine Mulde 119 des n-Typs und ein Oxidisolierfilm 103 auf einem Substrat 101 des p-Typs gebildet. Die Mulde 119 des n-Typs kann entweder durch ther mische Diffusion oder Ionenimplantation gebildet werden. In dieser Ausführungsform wird ein bipolarer Transistor in der Mulde 119 des n-Typs gebildet. Der bipolare Transistor kann jedoch auch in einer Epitaxieschicht oder einer eingebetteten n+ Schicht gebildet werden.

Wenn dann ein n+ S/D (Source/Drain) in dem Speicherzellenbe reich gebildet wird, werden ein Kollektoranschlußabschnitt 109 und ein Emitter 128 dieser Ausführungsform gebildet. Zu sätzlich wird dann, wenn ein p+ S/D (Source/Drain) in dem Pe ripherieschaltungsbereich gebildet wird, ein Basisanschlußab schnitt 123 dieser Ausführungsform gebildet.

Dann wird ein Resistmuster 126 mit Ausnahme eines Bereichs zur Basisbildung gebildet, und eine Intrinsic-Basis- (Verbindungsbasis-)Schicht 121 wird durch Ionenimplantation von Störstellen des p-Typs, wie z. B. Bor B, gebildet.

Danach wird, wie in Fig. 13(b) gezeigt, ein Zwischenschicht isolierfilm 117 gebildet, und dann werden gleichzeitig, wenn ein erstes Kontaktloch 118 (Loch IV) in dem Speicherzellenbe reich gebildet wird, jeweilige Kontaktlöcher 118 für einen Emitter 128, einen Basisanschlußabschnitt 123 und einen Kol lektor 109 gebildet. Ferner können bei der Bildung der Kon taktlöcher 118 Störstellen des n- oder des p-Typs durch diese Löcher implantiert werden. Dann wird, wie in Fig. 13(c) ge zeigt, eine Verdrahtungsschicht 118a gebildet, die die Kon taktlöcher 118 einschließt.

Wie vorstehend für die Fig. 9(a) und 9(b) und 11(a) und 11(b) beschrieben, kann auch in dieser Ausführungsform das Resistmuster 126 bei der Herstellung des bipolaren Transi stors gemeinsam in demselben Herstellungsschritt mit dem Re sistmuster für die Implantation und Einstellung der Schwell wertspannung bei der Herstellung eines NMOS-Transistors oder dem Resistmuster für die p-Implantation für einen PMOS-Tran sistor gebildet werden. Mit einer derartigen Vorgehensweise kann in diesem Fall der bipolare Transistor mit der gleichen Anzahl von Masken wie in dem CMOS-Verfahrensablauf gebildet werden.

Fig. 25 ist eine Tabelle, die das Herstellungsverfahren für das SRAM von Fig. 5, das vorstehend beschrieben wurde, mit dem Herstellungsverfahren für bipolare Transistoren von Fig. 8(a) bis 8(c), 10(a) bis 10(c), 12(a) bis 12(c) und 13(a) bis 13(c) vergleicht. Fig. 25 zeigt die Beziehung zwischen dem Lochbildungsschritt für das SRAM und demjenigen für die bipo laren Transistoren, und die Tatsache, daß andere Schritte so angeordnet sind, daß sie so gleichzeitig wie möglich ausge führt werden können, um die Anzahl der Schritte zu minimie ren.

Somit können in dem SRAM-Verfahrensablauf die bipolaren Tran sistoren in den Schritten zur Bildung jedes Kontaktes gebil det werden. In den vorstehend beschriebenen Ausführungsformen sind Verfahren zur Bildung von bipolaren Transistoren in ei ner Peripherieschaltung angegeben. Ähnliche Verfahren sind jedoch auch auf die Herstellung von bipolaren Transistoren in einem Speicherschaltungsbereich anwendbar. Falls erforder lich, kann ein p-Typ durch einen n-Typ ersetzt werden und um gekehrt. Eine detaillierte Ausführungsform zur Bildung eines bipolaren Transistors in einer Speicherschaltung wird weiter unten dargelegt.

Es existieren somit verschiedene Vorgehensweisen zur Bildung der bipolaren Transistoren mit verschiedenen Charakteristiken in dem Peripherieschaltungsbereich und/oder in dem Speicher bereich. Zunächst gibt es eine Vorgehensweise, bei der eine Vielzahl von Löchern in dem Peripherieschaltungsbereich und/oder in dem Speicherbereich gleichzeitig mit einem Loch bildungsschritt in dem Speicherzellenbereich geöffnet werden und die bipolaren Transistoren mit voneinander verschiedenen Charakteristiken gleichzeitig in dem jeweiligen Lochbereich in dem Peripherieschaltungsbereich und/oder Speicherbereich gebildet werden.

Weiter existiert eine andere Vorgehensweise, daß Löcher in einer Vielzahl von Herstellungsschritten für den Peripherie schaltungsbereich und/oder in dem Speicherbereich entspre chend einer Vielzahl von Lochbildungsschritten in dem Speicherzellenbereich gebildet werden und daß die bipolaren Transistoren mit voneinander verschiedenen Charakteristiken in dem jeweiligen Lochbereich im Peripherieschaltungsbereich und/oder in dem Speicherbereich gebildet werden. Die Profile für den Emitter, die Basis oder den Kollektor werden vari iert, indem die Implantationsbedingungen oder dergleichen für jedes Loch verändert werden, so daß die bipolaren Transisto ren mit unterschiedlichen Charakteristiken hergestellt werden können.

Ferner existiert die Vorgehensweise, daß auch dann, wenn der Lochbildungsschritt für den Peripherieschaltungsbereich nicht gleichzeitig mit demjenigen für den Speicherzellenbereich ausgeführt wird, jedes Verfahren zur Bildung des Zwischen schichtisolierfilmes, der Ionenimplantation oder der Stör stellendiffusion gleichzeitig in dem Speicherzellenbereich und dem Peripherieschaltungsbereich ausgeführt wird.

Die vorliegende Erfindung soll eine Verfahrensbedingung mit einer hohen Durchbruchspannung und einer niedrigen Stromver stärkung steuern und erreichen, wie bei Punkt A in Fig. 1 gezeigt, oder eine Verfahrensbedingung mit einer hohen Strom verstärkung und einer niedrigen Durchbruchspannung, wie bei punkt B in Fig. 1 gezeigt, und zwar basierend auf der Bezie hung zwischen der Stromverstärkung (hfe) und der Durchbruch spannung (BVces, BVceo), wie in Fig. 1 gezeigt. Somit werden in einer Halbleitervorrichtung bipolare Transistoren, die für jeweilige Schaltungen geeignete Charakteristiken haben, her gestellt. In diesem Fall können für die bipolaren Transisto ren so viele Arten von Charakteristiken wie erforderlich vor gesehen werden.

Bei dem Verfahren zur Herstellung der bipolaren Transistoren mit verschiedenen Arten von Charakteristiken werden neben der Variation der Größe die Profile der Störstellenkonzentration gesteuert. Beispielsweise können, wie in Fig. 3(a) gezeigt, zwei oder mehr Arten von bipolaren Transistoren durch Verän dern des Profils in dem Emitterbereich gebildet werden. Al ternativ können, wie in Fig. 3(b) gezeigt, zwei oder mehr Arten von bipolaren Transistoren durch Verändern des Profils in dem Basisbereich gebildet werden. Ferner können, wie Fig. 3(c) zeigt, zwei oder mehr Arten von bipolaren Transistoren durch Verändern des Profils in dem Kollektorbereich gebildet werden.

In den vorstehend beschriebenen Ausführungsformen werden bi polare npn-Transistoren in einem Peripherieschaltungsbereich und/oder in einem Speicherschaltungsbereich gebildet. Es kön nen jedoch auch bipolare pnp-Transistoren gebildet werden. Ferner können Transistoren sowohl des npn- als auch des pnp-Typs in dem selben Herstellungsverfahren in einem Peripherie schaltungsbereich und/oder einem Speicherschaltungsbereich gebildet werden. Nachfolgend werden einzelne Herstellungsver fahren für derartige bipolare Transistoren mit unterschiedli chen Charakteristiken beschrieben.

Zweite Ausführungsform

Die Fig. 14(a) bis 14(c) zeigen ein Herstellungsverfahren für bipolare Transistoren gemäß der zweiten Ausführungsform der vorliegenden Erfindung. Zunächst werden, wie in Fig. 14(a) gezeigt, für die beiden Transistorbereiche A und B eine Mulde 2 des n-Typs und ein Oxidisolierfilm 3 auf einem Sub strat 1 des p-Typs gebildet. Die Mulde 2 des n-Typs kann durch thermische Diffusion oder Ionenimplantation gebildet werden. In dieser Ausführungsform wird ein bipolarer Transi stor in der Mulde 2 des n-Typs gebildet. Der bipolare Transi stor kann jedoch auch in einer Epitaxieschicht oder einer eingebetteten n+ Schicht gebildet werden.

Anschließend werden ein Kollektoranschlußabschnitt 4, ein Ba sisanschlußabschnitt 5 und eine Intrinsic-Basisschicht oder Verbindungsbasisschicht 6 in den jeweiligen Bereichen A und B gebildet. Dann wird ein Zwischenschichtisolierfilm 7 gebil det, und eine Öffnung 8 für den Emitterbereich wird gebildet.

Daraufhin wird, wie in Fig. 14(b) gezeigt, ein Resistmuster 9 auf dem Bereich A gebildet, um einen bipolaren Transistor A mit einer relativ niedrigen Konzentration in dem Emitter zu erhalten und somit eine hohe Durchbruchspannung und eine niedrige Stromverstärkung hfe zu erzielen. Andererseits wird in dem Bereich B ein Emitter 10 durch Implantieren von Ionen als Störstellen des n-Typs, wie etwa Arsen As, gebildet.

Dann wird, wie in Fig. 14(c) gezeigt, das Resistmuster 9 von dem Bereich A entfernt, und Emitterelektroden 11 werden auf beiden Bereichen A und B gebildet. In diesem Fall kann die Emitterelektrode 11 Polysilizium oder Polycid sein. Dann wird ein Emitter 12 in dem Bereich A gebildet. Der Emitter 12 kann durch Ionenimplantation oder durch Störstellendiffusion von der Emitterelektrode 11 gebildet werden. Der Emitter 10 ist bereits auf dem Bereich B ausgebildet.

Bei einem derartigen Herstellungsverfahren werden, da der Emitter 10 auf dem Transistor B eine höhere Konzentration hat als der Emitter 12 auf dem Transistor A durch Ionenimplanta tion, die bipolaren Transistoren mit zwei Arten von Charakte ristiken hergestellt. Gemäß einem derartigen Herstellungsver fahren können die bipolaren Transistoren mit unterschiedli chen Charakteristiken gleichzeitig und gemeinsam in den ge meinsamen Herstellungsverfahren hergestellt werden.

Dritte Ausführungsform

Die Fig. 15(a) bis 15(c) zeigen ein Herstellungsverfahren für bipolare Transistoren gemäß der dritten Ausführungsform der vorliegenden Erfindung. Zunächst werden, wie in Fig. 15(a) gezeigt, für beide Transistorbereiche C und D eine Mulde 2 des n-Typs und ein Oxidisolierfilm 3 auf einem Sub strat 1 des p-Typs gebildet. Die Mulde 2 des n-Typs kann durch thermische Diffusion oder Ionenimplantation gebildet werden. In dieser Ausführungsform wird in der Mulde 2 des n-Typs ein bipolarer Transistor gebildet. Der bipolare Tran sistor kann jedoch auch in einer Epitaxieschicht oder einer eingebetteten n+ Schicht gebildet werden.

Anschließend werden ein Kollektoranschlußabschnitt 4, ein Ba sisanschlußabschnitt 5 und eine Intrinsic-Basisschicht oder Verbindungsbasisschicht 6 in den jeweiligen Bereichen C und D gebildet. Dann wird ein Zwischenschichtisolierfilm 7 gebil det, und eine Öffnung 8 für den Emitterbereich wird gebildet.

Danach wird, wie in Fig. 15(b) gezeigt, eine Polysilizium- oder Polycidschicht 13 auf den beiden Bereichen C und D als Schicht zur Bildung einer Emittier-Elektrode gebildet. Dann wird ein Resistmuster 14 auf dem Bereich C gebildet. Wenn die Emitterelektrode mit Polycid hergestellt wird, kann das Re sistmuster gebildet werden, nachdem das darunterliegende Po lysilizium gebildet ist oder nachdem das Polycid gebildet ist. Dann werden Ionen als Störstellen des n-Typs, wie etwa Arsen As, in dem Bereich D implantiert.

Danach wird, wie in Fig. 15(c) gezeigt, das Resistmuster auf dem Bereich C entfernt. Dann werden eine Emitterelektrode 11 und ein Emitter 12 auf dem Bereich C gebildet, und eine Emit terelektrode 15 und ein Emitter 10 werden auf dem Bereich D gebildet. In diesem Fall kann der Emitter 12 auf dem Bereich C durch Diffusion aus der Emitterelektrode 11 oder durch Ionenimplantation vor der Bildung der Emitterelektrode 11 ge bildet werden. Der Transistor C wird ein bipolarer Transistor mit einer hohen Konzentration in dem Emitter, so daß eine hohe Durchbruchspannung und eine niedrige Stromverstärkung hfe erzielt werden.

Zusätzlich hat, da eine starke Diffusion von der Emitterelek trode 15 in dem Transistor D durch Ionenimplantation auf tritt, der Emitter 10 des Transistors D eine höhere Konzen tration als der Emitter 12 des Transistors C, so daß die bi polaren Transistoren C und D unterschiedliche Charakteristi ken haben.

Wie vorstehend beschrieben können gemäß diesem Herstellungs verfahren die bipolaren Transistoren C und D mit unterschied lichen Charakteristiken gleichzeitig durch ein gemeinsames Herstellungsverfahren hergestellt werden. Diese Ausführungs form ist dadurch gekennzeichnet, daß das Verfahren zur Her stellung der Emitterelektroden von den anderen Ausführungs formen verschieden ist.

In Fig. 15(b) kann dann, wenn die Störstellenkonzentration unter Verwendung von dotiertem Polysilizium für das Polysili zium 13 vorab geändert wird, das Konzentrationsprofil des daraus diffundierten Emitters geändert werden. Dies führt dazu, daß bipolare Transistoren mit unterschiedlichen Charak teristiken erhalten werden.

Vierte Ausführungsform

Diese Fig. 16(a) bis 16(c) zeigen ein Herstellungsverfah ren für bipolare Transistoren gemäß der vierten Ausführungs form der vorliegenden Erfindung. Fig. 16(a) zeigt die glei che Konfiguration wie Fig. 15(a). Dann wird in Fig. 16(b) undotiertes Polysilizium als Polysiliziumschicht 13 ver wendet, und nachdem das Polysilizium 13 gebildet ist, werden Störstellen des n-Typs, wie z. B. Arsen As, über die gesamte Oberfläche der Bereiche E und F implantiert, um die Konzen tration des Polysiliziums 13 auf einen gewünschten Wert zu bringen.

Dann wird, wie in Fig. 16(c) gezeigt, ein Resistmuster 14 auf dem Bereich E gebildet, und Störstellen des n-Typs, wie z. B. Arsen As, werden weiter in den Bereich F implantiert, so daß die Konzentration des Polysiliziums 13 in dem Bereich F von derjenigen in dem Bereich E verschieden ist. Der nachfol gende Verfahrensablauf von Fig. 16(d) ist ähnlich demjenigen von Fig. 15(c) der dritten Ausführungsform. Somit wird in dieser Ausführungsform die Ionenimplantation zweifach ausge führt, und das Emitterprofil kann für jeweilige Transistoren so gesteuert werden, daß bipolare Transistoren mit unter schiedlichen Charakteristiken hergestellt werden können.

Fünfte Ausführungsform

Die Fig. 17(a) bis 17(c) zeigen ein Herstellungsverfahren für bipolare Transistoren gemäß der fünften Ausführungsform der vorliegenden Erfindung. Zunächst werden, wie in Fig. 17(a) gezeigt, für beide Transistorbereiche G und H eine Mulde 2 des n-Typs und ein Oxidisolierfilm 3 auf einem Sub strat 1 des p-Typs gebildet. Die Mulde 2 des n-Typs kann durch thermische Diffusion oder Ionenimplantation gebildet werden. In dieser Ausführungsform wird in der Mulde 2 des n-Typs ein bipolarer Transistor gebildet. Der bipolare Transi stor kann jedoch auch in einer Epitaxieschicht oder einer eingebetteten n+ Schicht gebildet werden.

Anschließend werden ein Kollektoranschlußabschnitt 4, ein Ba sisanschlußabschnitt 5 und eine Intrinsic-Basisschicht oder Verbindungsbasisschicht 6 in den jeweiligen Bereichen G und H gebildet. Dann wird ein Zwischenschichtisolierfilm 7 gebildet und eine Öffnung 8 für den Emitterbereich wird nur in dem Be reich eines bipolaren Transistors G gebildet.

Nachfolgend werden, wie in Fig. 17(b) gezeigt, eine Emitter elektrode 11 und ein Emitter 12 in dem Bereich G gebildet. In diesem Fall kann der Emitter 12 durch Ionenimplantation oder Diffusion aus der Emitterelektrode 11 gebildet werden. Somit werden dann, nachdem der bipolare Transistor G gebildet ist, Zwischenschichtisolierfilme 16 in beiden Bereichen G und H gebildet, und dann wird eine Öffnung 17 des Emitterbereichs des anderen bipolaren Transistors H gebildet.

Nachfolgend werden, wie in Fig. 17(c) gezeigt, eine Emitter elektrode 18 und ein Emitter 19 in dem Transistor H gebildet. In diesem Fall kann der Emitter 19 durch Ionenimplantation oder Diffusion aus der Emitterelektrode 18 gebildet werden.

In dieser Ausführungsform werden die Schichten 11 und 18, die als Emitter dienen, jeweils in verschiedenen Verfahrensabläu fen hergestellt. Wenn ein derartiges Verfahren angewandt wird, werden die jeweiligen Emitter 12 und 19 für beide Tran sistoren G und H völlig unabhängig gebildet, und daher können zwei Arten von bipolaren Transistoren mit unterschiedlichen Charakteristiken erhalten werden.

Fig. 26 ist eine Tabelle, die das Herstellungsverfahren für bipolare Transistoren der Fig. 14(a) bis 14(c), 15(a) bis 15(c) und 17(a) bis 17(c), wie vorstehend beschrieben ver gleicht. Fig. 26 zeigt die Beziehung des Lochbildungsschrit tes für die bipolaren Transistoren, d. h. Emitteröffnungen, und die Tatsache, daß andere Schritte so angeordnet sind, daß sie so gleichzeitig wie möglich auszuführen sind, um die An zahl der Schritte zu minimieren.

Sechste Ausführungsform

Die Fig. 18(a) bis 18(c) zeigen ein Herstellungsverfahren für bipolare Transistoren gemäß der sechsten Ausführungsform der vorliegenden Erfindung. Zunächst werden, wie in Fig. 18(a) gezeigt, für beide Transistorbereiche I und J eine Mulde 2 des n-Typs und ein Oxidisolierfilm 3 auf einem Sub strat 1 des p-Typs gebildet. Die Mulde 2 des n-Typs kann durch thermische Diffusion oder Ionenimplantation gebildet werden. In dieser Ausführungsform wird ein bipolarer Transi stor in der Mulde 2 des n-Typs gebildet. Der bipolare Transi stor kann jedoch auch in einer Epitaxieschicht oder einer eingebetteten n+ Schicht gebildet werden.

Anschließend werden ein Kollektoranschlußabschnitt 4, ein Ba sisanschlußabschnitt 5 und eine Intrinsic-Basisschicht oder Verbindungsbasisschicht 6 in den jeweiligen Bereichen I und J gebildet.

Nachfolgend wird, wie in Fig. 18(b) gezeigt, ein Resistmu ster 20 mit einer Öffnung nur auf der Basisfläche des Be reichs J gebildet und Störstellen des p-Typs, wie z. B. Bor B oder BF₂, werden zusätzlich in dem Bereich J implantiert, um eine dicke Basisschicht 21 zu bilden.

Nachfolgend wird, wie in Fig. 18(c) gezeigt, ein Zwischen schichtisolierfilm 7 über die gesamte Oberfläche gebildet, und Emitterbereiche werden in den jeweiligen Bereichen I und J geöffnet. Anschließend werden eine Emitterelektrode 11 bzw. ein Emitter 12 gebildet. In diesem Fall kann die Emitterelek trode 11 aus Polysilizium oder Polycid sein, während der Emitter 12 durch Ionenimplantation oder Störstellendiffusion aus der Emitterelektrode 11 gebildet werden kann.

Da bei einer derartigen Vorgehensweise die Basis 21 des Tran sistors J eine höhere Konzentration als die der Basis 6 des Transistors I hat, können zwei Arten von bipolaren Transisto ren mit unterschiedlichen Charakteristiken gebildet werden.

Hier kann zur Bildung der Intrinsic-Basisschicht 6 in Fig. 18(a) die Ionenimplantation zum Einstellen der Schwellenspan nung beispielsweise eines NMOS-Transistors verwendet werden. Zusätzlich kann zum Implantieren von Ionen zur Bildung der dicken Basisschicht 21 die p-Implantation zur Herstellung des Peripherieschaltungsbereichs beispielsweise eines PMOS-Tran sistors verwendet werden. Bei einer derartigen Vorgehensweise können bipolare Transistoren mit unterschiedlichen Charakte ristiken gleichzeitig und gemeinsam zusammen mit anderen Schaltungen, wie z. B. einem SRAM, hergestellt werden, ohne die Anzahl der Herstellungsschritte zu erhöhen.

Siebente Ausführungsform

Die Fig. 19(a) bis 19(c) zeigen Schritte des Herstellungs verfahrens für bipolare Transistoren gemäß der siebten Aus führungsform der vorliegenden Erfindung. Zunächst werden, wie in Fig. 19(a) gezeigt, für beide Transistorbereiche K und L eine Mulde 2 des n-Typs und ein Oxidisolierfilm 3 auf einem Substrat 1 des p-Typs gebildet. Die Mulde 2 des n-Typs kann durch thermische Diffusion oder Ionenimplantation gebildet werden. In dieser Ausführungsform wird ein bipolarer Transi stor in der Mulde 2 des n-Typs gebildet. Der bipolare Transi stor kann jedoch auch in einer Epitaxieschicht oder einer eingebetteten n+ Schicht gebildet werden.

Anschließend werden ein Kollektoranschlußabschnitt 4, ein Ba sisanschlußabschnitt 5 und eine Intrinsic-Basisschicht oder Verbindungsbasisschicht 6 in den jeweiligen Bereichen K und L gebildet. Ferner wird ein Zwischenschichtisolierfilm 7 gebil det, und eine Öffnung 8 für einen Emitterbereich wird gebil det.

Nachfolgend wird, wie in Fig. 19(b) gezeigt, ein Resistmu ster 22 mit einer Öffnung nur auf der Basisfläche des Be reichs L gebildet, und dann werden Störstellen des p-Typs, wie z. B. Bor B oder BF₂, implantiert, um eine dicke Basis schicht 23 unter der Emitteröffnung zu bilden.

Anschließend werden, wie in Fig. 19(c) gezeigt, Emitterelek troden 11 und Emitter 12 in beiden Bereichen K und L gebil det. In diesem Fall kann die Emitterelektrode 11 aus Polysi lizium oder Polycid sein. Der Emitter 12 kann durch Ionenim plantation oder durch Störstellendiffusion aus der Emitter elektrode 11 gebildet sein.

Bei einem derartigen Herstellungsverfahren können, da die Ba sis 23 des Transistors L eine höhere Konzentration hat als die Basis 6 des Transistor K, zwei Arten von bipolaren Tran sistoren mit unterschiedlichen Charakteristiken gebildet wer den. Diese Ausführungsform ist dadurch gekennzeichnet, daß die Ionenimplantation für die Basis durch die Emitteröffnung ausgeführt wird.

Achte Ausführungsform

Fig. 20(a) bis 20(c) zeigen Schritte des Herstellungsverfah rens für bipolare Transistoren gemäß der achten Ausführungs form der vorliegenden Erfindung. Zunächst werden, wie in Fig. 20(a) gezeigt, für beide Transistorbereiche M und N eine Mulde 2 des n-Typs und ein Oxidisolierfilm 3 auf einem Sub strat 1 des p-Typs gebildet. Die Mulde 2 des n-Typs kann durch thermische Diffusion oder Ionenimplantation gebildet werden. In dieser Ausführungsform wird ein bipolarer Transi stor in der Mulde 2 des n-Typs gebildet. Der bipolare Transi stor kann jedoch auch in einer Epitaxieschicht oder einer eingebetteten n+ Schicht gebildet werden.

Anschließend werden ein Kollektoranschlußabschnitt 4, ein Ba sisanschlußabschnitt 5 und eine Intrinsic-Basisschicht oder eine Verbindungsbasisschicht 6 in den jeweiligen Bereichen M und N gebildet. Dann wird eine Basisschicht 24, die als eine Verbindungsbasisschicht des bipolaren Transistors N und eine Intrinsic-Basisschicht des bipolaren Transistors M dient, ge bildet.

Nachfolgend wird, wie in Fig. 20(b) gezeigt, ein Zwischen schichtisolierfilm 7 gebildet und eine Öffnung 8 für den Emitterbereich wird gebildet. Ein Resistmuster 25 mit einer Öffnung nur auf dem Transistorbildungsbereich N wird gebil det. Dann wird eine Intrinsic-Basisschicht 26 in dem Transi stor N durch Implantation von Störstellenionen des p-Typs, wie z. B. Bor B, gebildet. Dann wird ein Emitter 27 durch Im plantation von Störstellenionen des n-Typs, wie z. B. Arsen As, gebildet.

Nachfolgend wird, wie in Fig. 20(c) gezeigt, der Resist 25 auf dem Bereich M entfernt, und Emitterelektroden 11 werden auf beiden Transistoren M und N gebildet. Dann wird ein Emit ter 28 in dem Transistor M durch Störstellendiffusion von der Emitterelektrode 11 gebildet. In diesem Fall kann die Emit terelektrode 11 Polysilizium oder Polycid sein.

Bei einem derartigen Herstellungsverfahren können, da die Emitter 27 und 28 der Transistoren M und N in getrennten Ver fahrensabläufen gebildet werden und die Intrinsic-Basen 26 und 24 getrennt und unabhängig gebildet werden, zwei Arten von bipolaren Transistoren mit unterschiedlichen Charakteri stiken gebildet werden.

Fig. 27 ist eine Tabelle, die das Herstellungsverfahren für bipolare Transistoren der Fig. 18(a) bis 18(c), 19(a) bis 19(c) und 20(a) bis 20(c), wie vorstehend beschrieben, ver gleicht. Fig. 27 zeigt die Beziehung des Lochbildungsschrit tes für die bipolaren Transistoren, d. h. der Emitteröffnun gen, und die Tatsache, daß andere Schritte so angeordnet sind, daß sie so gleichzeitig wie möglich ausgeführt werden, um die Anzahl der Schritte zu minimieren.

Neunte Ausführungsform

Die Fig. 21(a) und 21(b) zeigen Schritte des Herstellungs verfahrens für bipolare Transistoren gemäß der neunten Aus führungsform der vorliegenden Erfindung. Zunächst werden, wie in Fig. 21(a) gezeigt, für Transistorbildungsbereiche für beide Transistoren p und Q eine Mulde 2 des n-Typs und ein Oxidisolierfilm 3 auf einem Substrat 1 des p-Typs gebildet. Die Mulde 2 des n-Typs kann durch thermische Diffusion oder Ionenimplantation gebildet werden. In dieser Ausführungsform wird ein bipolarer Transistor in der Mulde 2 des n-Typs ge bildet. Der bipolare Transistor kann jedoch auch in einer Epitaxieschicht oder einer eingebetteten n+ Schicht gebildet werden.

Nachfolgend wird ein Resistmuster 29 mit einer Öffnung auf der Fläche zur Bildung des bipolaren Transistors in dem Be reich Q gebildet, und Störstellenionen des n-Typs, wie z. B. Phosphor P, werden in dem Bereich Q implantiert, um einen Kollektorbereich 30 mit hoher Konzentration zu bilden.

Nachfolgend werden, wie in Fig. 21(b) gezeigt, ein Kollek toranschlußabschnitt 4, ein Basisanschlußabschnitt 5 und eine Intrinsic-Basis- oder Verbindungsbasisschicht 6 in den jewei ligen Bereichen p und Q gebildet. Zusätzlich wird nach der Bildung eines Zwischenschichtbereichs 7 eine Öffnung für den Emitterbereich gebildet. Dann werden die Emitterelektroden 11 und ein Emitter 12 in beiden Bereichen P und Q gebildet. In diesem Fall kann die Emitterelektrode 11 Polysilizium oder Polycid sein. Zusätzlich kann der Emitter 12 durch Ionenim plantation oder Störstellendiffusion von der Emitterelektrode 11 gebildet werden.

Da bei einem derartigen Verfahren der Kollektor 30 des Tran sistors Q eine höhere Konzentration hat als der Kollektor 2 des Transistors p, können zwei Arten von bipolaren Transisto ren mit unterschiedlichen Charakteristiken gebildet werden. Dieses Verfahren kann unter Verwendung von Epitaxieschichten und eingebetteten n+ Schichten ausgeführt werden. In diesem Fall können bipolare Transistoren mit unterschiedlichen Cha rakteristiken durch Verändern der Konzentration in jeder Epi taxieschicht erhalten werden.

Zehnte Ausführungsform

Die Fig. 22(a) und 22(b) zeigen Schritte des Herstellungs verfahrens für bipolare Transistoren gemäß der zehnten Aus führungsform der vorliegenden Erfindung. Zunächst werden, wie in Fig. 22(a) gezeigt, für beide Transistorbereiche R und S eine Mulde 2 des n-Typs und ein Oxidisolierfilm 3 auf einem Substrat 1 des p-Typs gebildet. Die Mulde 2 des n-Typs kann durch thermische Diffusion oder Ionenimplantation gebildet werden. In dieser Ausführungsform wird ein bipolarer Transi stor in der Mulde 2 des n-Typs gebildet. Der bipolare Transi stor kann jedoch auch in einer Epitaxieschicht oder einer eingebetteten n+ Schicht gebildet werden.

Nachfolgend wird ein Resistmuster 31 mit einer Öffnung auf der Fläche zur Bildung des bipolaren Transistors in dem Be reich S gebildet und Störstellenionen des n-Typs, beispiels weise Phosphor P, werden implantiert, um eine Kollektor schicht 32 des n-Typs mit einer hohen Konzentration unter dem Basisbildungsbereich in dem Bereich S zu bilden.

Anschließend werden ein Kollektoranschlußabschnitt 4, ein Ba sisanschlußabschnitt 5 und eine Intrinsic-Basisschicht oder Verbindungsbasisschicht 6 in den jeweiligen Bereichen R und S mit der Ausnahme des Resists 31 in dem Bereich R gebildet. Ferner wird ein Zwischenschichtisolierfilm 7 in beiden Be reichen R und S gebildet, und eine Öffnung für den Emitterbe reich wird gebildet.

Dann werden Emitterelektroden 11 und Emitter 12 in beiden Bereichen R und S gebildet. In diesem Fall kann der Emitter 12 durch Diffusion aus der Emitterelektrode 11 oder durch Io nenimplantation vor der Bildung der Emitterelektrode 11 ge bildet werden. Auf diese Weise werden zwei Arten von Transi storen gebildet.

Mit einer derartigen Vorgehensweise können, da der bipolare Transistor S in seinem Kollektorbereich einen Kollektor 32 des n-Typs mit einer höheren Konzentration als der Kollektor 2 des bipolaren Transistors R hat, zwei Arten von bipolaren Transistoren mit unterschiedlichen Charakteristiken gebildet werden.

Zusätzlich kann die n-Schicht 32 mit hoher Konzentration in Fig. 22(a) dieser Ausführungsform gleichzeitig in dem Ver fahrensablauf zur Bildung einer leitfähigen Schicht zur Ver ringerung des Kollektorwiderstandes gebildet werden, oder sie kann gemeinsam mit der leitfähigen Schicht zur Verringerung des Kollektorwiderstandes verwendet werden. Bei einer derar tigen Vorgehensweise können die bipolaren Transistoren mit unterschiedlichen Charakteristiken gleichzeitig und gemeinsam in den Herstellungsabläufen für andere Schaltungen herge stellt werden, ohne daß die Anzahl der Herstellungsschritte erhöht wird.

Ferner kann die n-Schicht 32 mit hoher Konzentration in Fig. 22(a) dieser Ausführungsform gleichzeitig und gemeinsam mit der Implantation einer n+ Isolierschicht in dem Bildungsbe reich des PMOS-Transistors gebildet werden. Bei dieser Vorge hensweise können die bipolaren Transistoren mit unterschied lichen Charakteristiken gleichzeitig und gemeinsam in den Herstellungsverfahrensabläufen für andere Schaltungen ohne Erhöhung der Anzahl der Herstellungsschritte hergestellt werden.

Elfte Ausführungsform

Die Fig. 23(a) bis 23(c) zeigen Schritte des Herstellungs verfahrens für bipolare Transistoren gemäß der elften Ausfüh rungsform der vorliegenden Erfindung. Zunächst werden, wie in Fig. 23(a) gezeigt, eine Mulde 2 des n-Typs und ein Oxidiso lierfilm 3 auf einem Substrat 1 des p-Typs für beide Transi storbereiche T und U gebildet. Die Mulde 2 des n-Typs kann durch thermische Diffusion oder Ionenimplantation gebildet werden. In dieser Ausführungsform wird ein bipolarer Transi stor in der Mulde 2 des n-Typs gebildet. Der bipolare Transi stor kann jedoch auch in einer Epitaxieschicht oder einer eingebetteten n+ Schicht gebildet werden.

Anschließend werden ein Kollektoranschlußabschnitt 4, ein Ba sisanschlußabschnitt 5 und eine Intrinsic-Basisschicht oder eine Verbindungsbasisschicht 6 in den jeweiligen Bereichen T und U gebildet.

Nachfolgend wird, wie in Fig. 23(b) gezeigt, ein Zwischen schichtbereich 7 gebildet, und eine Öffnung 8 für den Emit terbereich wird gebildet. Dann wird ein Resistmuster 33 mit einer Öffnung auf der Fläche zur Bildung des bipolaren Tran sistors in dem Bereich U gebildet, und Störstellenionen des n-Typs werden in dem Bereich U implantiert, um einen Bereich 34 des n-Typs mit hoher Konzentration unter der Basisschicht 6 zu bilden.

Nachfolgend werden, wie in Fig. 23(c) gezeigt, Emitterelek troden 11 und Emitter 12 in beiden Transistoren T und U ge bildet. In diesem Fall kann die Emitterelektrode 11 Polysili zium oder Polycid sein. Zusätzlich kann der Emitter 12 durch Ionenimplantation oder Störstellendiffusion aus der Emitter elektrode 11 gebildet werden.

Bei einem derartigen Herstellungsverfahren können, da der bi polare Transistor U in seinem Kollektorbereich eine Schicht 34 des n-Typs mit einer höheren Konzentration hat als in dem Kollektor 2 des bipolaren Transistors T, zwei Arten von bipo laren Transistoren mit unterschiedlichen Charakteristiken ge bildet werden.

Fig. 28 ist eine Tabelle, die das Herstellungsverfahren für bipolare Transistoren von Fig. 21(a) und 21(b), 22(a) und 22(b) und 23(a) bis 23(c), wie vorstehend beschrieben, ver gleicht. Fig. 28 zeigt die Beziehung des Lochbildungsschrit tes für die bipolaren Transistoren, d. h. die Emitteröffnun gen, und die Tatsache, daß andere Schritte so angeordnet sind, daß sie so gleichzeitig wie möglich ausgeführt werden können, um die Anzahl der Schritte zu minimieren.

Die vorstehend beschriebenen zweiten bis elften Ausführungs formen erläutern Herstellungsverfahren für ein Paar von bipo laren Transistoren mit unterschiedliche Charakteristiken. Die Kombination von Herstellungsverfahren für ein Paar von bipo laren Transistoren mit unterschiedlichen Charakteristiken ist jedoch nicht auf die dargestellten Kombinationen beschränkt. Es wird in Betracht gezogen, jede andere geeignete Kombina tion der in den vorstehenden Figuren gezeigten Transistoren zu verwenden. Ferner ist es möglich, Transistoren unter schiedlicher Charakteristiken auf eine solche Weise herzu stellen, daß die Profile von zwei oder mehr Bestandteilen, wie Emitter, Basis und Kollektor, bei den Transistoren von einander verschieden sind.

Zwölfte Ausführungsform

Die Fig. 24(a) bis 24(c) zeigen Schritte des Herstellungs verfahrens für einen bipolaren Transistor gemäß der zwölften Ausführungsform der vorliegenden Erfindung. Zunächst wird, wie in Fig. 24(a) gezeigt, ein Oxidisolierfilm 3 auf einem Substrat 1 des p-Typs gebildet, und eine eingebettete n-Schicht 35 zur Verringerung von Softerrors in dem Speicher zellenbereich wird ebenfalls in dem Bildungsbereich des bipo laren Transistors gebildet. Anschließend werden, wie in Fig. 24(b) gezeigt, eine n-Mulde 36 und eine p-Mulde 37, die von der n-Mulde 36 umgeben ist, gebildet.

Nachfolgend werden, wie in Fig. 24(c) gezeigt, ein Kollek toranschlußabschnitt 4 und ein Emitter 38 gleichzeitig dann gebildet, wenn ein n+ S/D (Source/Drain) eines NMOS-Transi stors gebildet wird, während ein Basisanschlußabschnitt 5 gleichzeitig dann gebildet wird, wenn ein p+ S/D eines PMOS-Transistors gebildet wird.

So kann ein bipolarer Transistor mit einer hohen Durchbruch spannung gebildet werden, indem die n-Bodenschicht 35 als Kollektor und die p-Mulde 37 als Basis in Übereinstimmung mit dem SRAM-Herstellungsverfahren verwendet werden, und indem der Emitter 38 in Übereinstimmung mit der Bildung eines n+ S/D (Source/Drain) in dem Speicherzellenbereich gebildet wird. Wenn dieses Herstellungsverfahren zusammen mit dem Her stellungsverfahren für andere bipolare Transistoren gemäß der vorstehend beschriebenen Ausführungsformen verwendet wird, ist es möglich, bipolare Transistoren mit voneinander ver schiedenen Charakteristiken zu erhalten.

Dreizehnte Ausführungsform

Fig. 29 zeigt eine Ersatzschaltung einer Speicherzelle in einem SRAM gemäß einer dreizehnten Ausführungsform der vor liegenden Erfindung. Wie die Zeichnung zeigt, besteht eine Speicherzelle aus sechs Elementen, die Treibertransistoren des NMOS-Typs Q1, Q2, Zugriffstransistoren Q3, Q4 und Wider stände R1, R2 einschließen, und ferner sind Transistoren des pnp-Typs Q7, Q8 zur Beschleunigung des Ansprechverhaltens hinzugefügt. Insgesamt besteht die Speicherzelle aus acht Elementen.

Fig. 30 zeigt eine Ersatzschaltung einer weiteren Speicher zelle in einem SRAM gemäß einer dreizehnten Ausführungsform der vorliegenden Erfindung. Wie die Zeichnung zeigt, besteht die Speicherzelle aus sechs Elementen, die Treibertransisto ren des PMOS-Typs Q1, Q2, Zugriffstransistoren Q3, Q4 und Wi derstände R1, R2 einschließen, und ferner sind Transistoren des npn-Typs Q7, Q8 zur Beschleunigung des Ansprechverhaltens hinzugefügt. Insgesamt besteht die Speicherzelle aus acht Elementen.

Die Symbole I-IV in den Zeichnungen entsprechen den in dem Herstellungsverfahren eines Speicherzellenbereichs gebildeten Löchern und bezeichnen die entsprechenden Positionen in der Schaltung in derselben Weise wie in Fig. 4.

Bipolare Transistoren haben eine hohe Treiberfähigkeit. Daher werden bipolare Transistoren in effizienter Weise in Speicherzellen verwendet, um eine höhere Geschwindigkeit zu erreichen. Fig. 29 und Fig. 30 zeigen die Beispiele derar tiger Anwendungen.

In einer solchen Anwendung ist es wünschenswert, bipolare Transistoren gleichzeitig mit dem Lochbildungsverfahren her zustellen und Löcher in den Speicherzellen zu verwenden, um eine Vergrößerung des Speicherzellenbereichs bedingt durch eine Erhöhung der Elementanzahl zu vermeiden. Beispielsweise wird im Fall von Fig. 29 ein bipolarer Transistor wün schenswerterweise an einer Stelle des Loches IV hergestellt, die in einer Ersatzschaltung von Fig. 4 bezeichnet ist, d. h. an der Stelle des ersten Kontaktloches IV, das einen Drain-Bereich eines Zugriffstransistors und eine Bitleitung verbin det. Diese Stelle entspricht einem in Fig. 7(b) gezeigten Kontaktloch 118.

Ebenso wie in diesem Fall ist dann, wenn ein bipolarer Tran sistor in einem NMOS-Speicher angewendet wird, der bipolare Transistor vom pnp-Typ, da eine für einen Kollektor verwen dete Mulde eine Mulde des p-Typs ist.

Es kann problematisch sein, einen bipolaren Transistor des pnp-Typs an einem Kontakt, d. h. an einem Loch IV in Fig. 4 herzustellen, da der Diffusionskoeffizient von Bor zur Bil dung eines p+ Bereichs groß ist. In diesem Fall wird die in Fig. 30 gezeigte Struktur vorzugsweise verwendet, die eine PMOS-Speicherzelle in Kombination mit bipolaren Transistoren des npn-Typs verwendet.

Charakteristiken von bipolaren Transistoren können durch Io nenimplantation oder auf andere Weise verändert werden, wenn unterschiedliche Charakteristiken von bipolaren Transistoren aufgrund eines nicht symmetrischen Layouts einer Speicher zelle erforderlich sind.

In der vorstehend gegebenen Erläuterung wird ein bipolarer Transistor unter Verwendung eines ersten Kontaktloches (das Loch IV in Fig. 4) hergestellt, welches einen Drain-Bereich eines Zugriffstransistors und eine Bitleitung verbindet. Ein bipolarer Transistor kann jedoch auch unter Verwendung eines Gate-Kontaktloches 106 (Loch I), eines ersten Polykontaktlo ches 112 (Loch II), oder eines zweiten Polykontaktloches (Loch III) hergestellt werden, die in Fig. 4 gezeigt sind und unter Bezug auf Fig. 5 bis Fig. 7 erläutert sind. Al ternativ können eine Vielzahl von bipolaren Transistoren, die unterschiedliche Charakteristiken haben, unter Verwendung ei ner Vielzahl von Löchern hergestellt werden, die in einem Speicherzellenbereich gebildet sind.

Nachfolgend wird ein Herstellungsverfahren eines bipolaren Transistors in einem Speicherzellenbereich unter Verwendung eines ersten Kontaktloches (Loch IV) erläutert.

(IV-2) Herstellungsverfahren eines bipolaren Transistors un ter Verwendung eines ersten Kontaktloches (Loch IV)

Die Fig. 31(a) bis 31(c) zeigen Schritte des Herstellungs verfahrens für einen weiteren bipolaren Transistors gemäß der dreizehnten Ausführungsform der vorliegenden Erfindung. Zunächst wird, wie in Fig. 31(a) eine Mulde 102 des p-Typs in einem Substrat 101 des p-Typs gebildet, welche als Kollek torbereich dient. Die Mulde 102 des p-Typs kann entweder durch thermische Diffusion oder Ionenimplantation gebildet werden. Ein Oxidisolierfilm 103 wird auf der Mulde 102 des p-Typs in dem Speicherzellenbereich gebildet. In dieser Ausfüh rungsform wird ein bipolarer Transistor in der Mulde 102 des p-Typs gebildet. Der bipolare Transistor kann jedoch auch in einer Epitaxieschicht oder einer eingebetteten p+ Schicht ge bildet werden.

Anschließend werden ein Gate-Oxidfilm 104, Polysilizium 105 für eine Gate-Elektrode, ein Polysilizium (Polycid) 107 für eine Gate-Elektrode gebildet, gefolgt von der Musterbildung für eine Gate-Elektrode. Danach wird eine Intrinsic-Basis schicht 110 gleichzeitig und gemeinsam mit der Bildung eines n-Bereichs in dem Speicherzellenbereich gebildet.

Anschließend, wenn ein n+ S/D (Source/Drain) für NMOS-Transi storen in dem Speicherzellenbereich gebildet wird, wird ein externer Basisbereich 109, wie in Fig. 31(b) gezeigt, gebil det. Und wenn eine p+ S/D (Source/Drain) für PMOS-Transisto ren in dem Peripherieschaltungsbereich gebildet wird, wird ein Kollektoranschlußabschnitt 123 gebildet.

Danach wird, wie in Fig. 32(c) gezeigt, ein Zwischen schichtisolierfilm 117 gebildet, und dann wird gleichzeitig, wenn ein erstes Kontaktloch 118 (Loch IV) in dem Speicherzel lenbereich gebildet wird, ein Kontaktloch 118 für einen Kol lektor 123 gebildet.

Dann wird dann ein Resistmuster 201 gebildet, und ein p+ Be reich als Emitter 202 wird durch Ionenimplantation von Stör stellen des p-Typs, wie z. B. Bor B, gebildet.

Wie vorstehend erläutert, werden bipolare Transistoren nach Erfordernis in dem Speicherzellenbereich unter Verwendung von einem der Löcher, die zur Herstellung von Speicherzellen ge bildet wurden, gebildet. Alternativ können bipolare Transi storen unter Verwendung von einem der Löcher in dem Speicher zellenbereich gebildet werden, die separat von den Löchern für Speicherzellen gebildet werden. Ferner können bipolare Transistoren mit unterschiedlichen Charakteristiken unter Verwendung dieser Vielzahl von Löchern gebildet werden.

Vierzehnte Ausführungsform

In dem Peripherieschaltungsabschnitt können bipolare Transi storen mit unterschiedlichen Charakteristiken vorzugsweise vom pnp-Typ sein, wenn Löcher gleichzeitig in dem Speicher zellenabschnitt und dem Peripherieschaltungsabschnitt gebil det werden, oder wenn Störstellen gleichzeitig implantiert werden, um das Herstellungsverfahren zu vereinfachen. Das Herstellungsverfahren von bipolaren Transistoren dieser Art wurde im Detail erläutert. Andererseits ist dann, wenn eine Charakteristik des bipolaren Transistors die Priorität hat, ein bipolarer Transistor des npn-Typs bevorzugt.

Nachfolgend wird das Herstellungsverfahren eines bipolaren Transistors des pnp-Typs in dem Peripherieschaltungsabschnitt in Übereinstimmung mit der Bildung eines ersten Kontaktloches (Loch IV) in dem Speicherzellenabschnitt beschrieben.

(IV-3) Herstellungsverfahren für einen bipolaren Transistor des pnp-Typs in Übereinstimmung mit der Bildung eines ersten Kontaktloches (Loch VI)

Die Fig. 32(a) bis 32(c) zeigen Schritte des Herstellungs verfahrens für einen weiteren bipolaren Transistor gemäß der vierzehnten Ausführungsform der vorliegenden Erfindung. Zunächst wird, wie in Fig. 32(a) gezeigt, eine Mulde 102 des p-Typs in einem Substrat 101 des p-Typs gebildet, welche als Kollektorbereich dient, und zwar in der gleichen Weise wie eine Mulde des p-Typs für einen NMOS-Transistor in dem Speicherzellenbereich. Ein Oxidisolierfilm 103 wird auf einem Substrat 101 des p-Typs in der gleichen Weise wie bei einem NMOS-Transistor in dem Speicherzellenbereich gebildet. Die Mulde 102 des p-Typs kann entweder durch thermische Diffusion oder Ionenimplantation gebildet werden. In dieser Ausfüh rungsform wird ein bipolarer Transistor in der Mulde 102 des p-Typs gebildet. Der bipolare Transistor kann jedoch auch in einer Epitaxieschicht oder einer eingebetteten p+ Schicht ge bildet werden.

Anschließend wird ein externer Basisbereich 109 gebildet, wenn ein n+ S/D (Source/Drain) für NMOS-Transistoren in dem Speicherzellenbereich gebildet wird. Dann wird eine Intrin sic-Basisschicht 110 gleichzeitig und gemeinsam mit der Bil dung eines n-Bereichs in dem Speicherzellenbereich gebildet.

Anschließend wird, wie in Fig. 32(c) gezeigt, ein Zwischen schichtisolierfilm 117 gebildet. Dann werden gleichzeitig, wenn ein erstes Kontaktloch 118 (Loch IV) in dem Speicherzel lenbereich gebildet wird, ein Loch 28 zur Bildung eines Emit ters und jeweilige Kontaktlöcher 118 für einen Basisanschluß 109 und einen Kollektor 123 gebildet.

Danach wird ein Resistmuster 201 gebildet, und ein p+ Bereich als Emitter 202 wird durch Ionenimplantation von Störstellen des p-Typs, wie z. B. Bor B, gebildet. Dann wird, wie in Fig. 32(c) gezeigt, eine leitfähige Leitungsschicht 118a ein schließlich eines Kontaktloches 118 gebildet.

Auf diese Weise können bipolare Transistoren des pnp-Typs mit unterschiedlichen Charakteristiken durch Bildung von Löchern in dem Peripherieschaltungsabschnitt in Übereinstimmung mit der Bildung eines ersten Kontaktloches (Loch IV) in dem Speicherzellenabschnitt hergestellt werden.

Wie vorstehend im Detail erläutert, können gemäß vorliegender Erfindung eine Vielzahl von bipolaren Transistoren mit unter schiedlichen Charakteristiken durch ein effizientes Herstel lungsverfahren gebildet werden, indem man Löcher verwendet, die gleichzeitig in einem Speicherzellenabschnitt und/oder in einem Peripherieschaltungsabschnitt, der Decodierer, Puffer oder dergleichen enthält, benachbart einem Speicherzellenab schnitt hergestellt werden.

Ferner werden bipolare Transistoren in effizienter Weise in einem Speicherzellenabschnitt unter Verwendung von Löchern zur Bildung von Speicherzellen gebildet.

Insbesondere werden bipolare Transistoren in effizienter Weise in einer Speichervorrichtung, die MOS-Transistoren verwendet, wie z. B. ein SRAM, in einem Speicherzellenab schnitt und in dessen Peripherieschaltungsabschnitt gebildet.

Claims

1. Herstellungsverfahren für eine Halbleitervorrichtung, die einen Halbleiterspeicherschaltungsbereich, der Halblei terspeicher enthält, und einen Peripherieschaltungsbe reich aufweist, der um den Halbleiterschaltungsbereich angeordnet ist, wobei das Verfahren folgende Schritte aufweist:
Vorsehen von Löchern für die Halbleiterspeicher selektiv in einem Isolierfilm des Halbleiterspeicherschaltungsbe reichs durch ein Resistmuster;
gleichzeitiges selektives Vorsehen einer Vielzahl von Lö chern in einem Isolierfilm der Bildungsbereiche von bipo laren Transistoren, einschließlich mindestens einem von dem Peripherieschaltungsbereich und dem Speicherschal tungsbereich, durch ein Resistmuster; und
Bilden von bipolaren Transistoren mit voneinander ver schiedenen Charakteristiken an den Stellen der Löcher in den Bildungsbereichen von bipolaren Transistoren.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die bipolaren Transistoren mit jeweils voneinander verschiedenen Charakteristiken durch Abdecken eines Lo ches einer Vielzahl der Löcher in den Bildungsbereichen der bipolaren Transistoren und durch Implantieren von Störstellenionen in einem anderen Loch in den Bildungsbe reichen von bipolaren Transistoren gebildet werden, um unterschiedliche Emitter zu bilden.

3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die bipolaren Transistoren mit jeweils voneinander verschiedenen Charakteristiken durch Bilden von Emitter elektrodenschichten in der Vielzahl von Löchern in dem Bildungsbereich von bipolaren Transistoren, Abdecken ei ner Emitterelektrodenschicht in einem der Löcher in den Bildungsbereichen von bipolaren Transistoren mit einem Resist und Implantieren von Störstellenionen in eine Emitterschicht in einem anderen der Löcher in den Bil dungsbereichen von bipolaren Transistoren gebildet wer den, um unterschiedliche Emitter zu bilden.

4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die bipolaren Transistoren mit jeweils voneinander verschiedenen Charakteristiken durch Bilden von Emitter elektrodenschichten in einer Vielzahl von Löchern in den Bildungsbereichen von bipolaren Transistoren, Implantie ren von Ionen in die Elektrodenschichten in einer Viel zahl der Löcher in den Bildungsbereichen von bipolaren Transistoren, Abdecken einer Emitterschicht in einem Loch von der Vielzahl der Löcher mit einem Resist und Implan tieren von Störstellenionen in eine Emitterelektroden schicht in einem anderen der Löcher gebildet werden, um unterschiedliche Emitter zu bilden.

5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die bipolaren Transistoren mit jeweils voneinander verschiedenen Charakteristiken durch Abdecken einer Stelle eines Loches von der Vielzahl von Löchern in den Bildungsbereichen von bipolaren Transistoren mit einem Resist und Implantieren von Störstellenionen in einem an deren der Löcher in den Bildungsbereichen von bipolaren Transistoren gebildet werden, um unterschiedliche Basen zu bilden.

6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die bipolaren Transistoren mit jeweils voneinander verschiedenen Charakteristiken durch Abdecken eines Lo ches von der Vielzahl der Löcher in den Bildungsbereichen von bipolaren Transistoren mit einem Resist und Implan tieren von Störstellenionen in einem anderen der Löcher in dem Bildungsbereich von bipolaren Transistoren gebil det werden, um unterschiedliche Basen zu bilden.

7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die bipolaren Transistoren mit jeweils voneinander verschiedenen Charakteristiken durch Abdecken eines Lo ches von der Vielzahl der Löcher in den Bildungsbereichen von bipolaren Transistoren mit einem Resist und Implan tieren einer Vielzahl von Arten von Störstellenionen in anderen der Löcher in den Bildungsbereichen von bipolaren Transistoren gebildet werden, um unterschiedliche Basen und unterschiedliche Emitter zu bilden.

8. Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die bipolaren Transistoren mit jeweils voneinander verschiedenen Charakteristiken durch Abdecken einer Stelle zur Bildung eines Transistors in den Bildungsbe reichen von bipolaren Transistoren mit einem Resist und Implantieren von Störstellenionen zusätzlich in einer an deren Stelle zur Bildung eines Transistors in den Bil dungsbereichen von bipolaren Transistoren gebildet wer den, um einen unterschiedlichen Kollektorbereich durch Veränderung einer Störstellenkonzentration in dem Kollek torbereich zu bilden.

9. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die bipolaren Transistoren mit jeweils voneinander verschiedenen Charakteristiken durch Abdecken einer Stelle zur Bildung eines Transistors in den Bildungsbe reichen von bipolaren Transistoren mit einem Resist und Implantieren von Störstellenionen zusätzlich an einer an deren Stelle zur Bildung eines Transistors in den Bil dungsbereichen von bipolaren Transistoren gebildet wer den, um eine unterschiedliche Kollektorschicht durch Vor sehen einer Schicht mit hoher Konzentration in dem Kol lektorbereich zu bilden.

10. Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß die bipolaren Transistoren mit jeweils voneinander verschiedenen Charakteristiken durch Abdecken eines Lo ches von der Vielzahl der Löcher in den Bildungsbereichen von bipolaren Transistoren mit einem Resist und Implan tieren von Störstellenionen in einem anderen der Löcher zur Bildung von unterschiedlichen Kollektoren gebildet werden.

11. Verfahren nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß die bipolaren Transistoren mit jeweils voneinander verschiedenen Charakteristiken durch Bilden eines Emit ters entweder durch Implantieren von Ionen oder Diffun dieren von Störstellen in eine Basis, die durch Ionen implantation oder Störstellendiffusion in einem der Bil dungsbereiche von bipolaren Transistoren gebildet worden ist, und Bilden eines Emitters durch Implantieren von Ionen in einer Mulde eines Leitungstyps, die von einer weiteren Mulde eines anderen Leitungstyps umgeben ist, in einem anderen der Löcher in den Bildungsbereichen von bi polaren Transistoren gebildet werden.

12. Herstellungsverfahren für eine Halbleitervorrichtung, die einen Halbleiterspeicherschaltungsbereich, der Halblei terspeicher enthält, und einen Peripherieschaltungsbe reich aufweist, der um den Halbleiterspeicherschaltungs bereich angeordnet ist, wobei das Verfahren folgende Schritte aufweist:
selektives Vorsehen von Löchern für die Halbleiterspei cher in den Isolierfilmen durch Resistmuster in unter schiedlichen Herstellungsschritten in dem Halbleiter speicherbereich;
selektives Vorsehen einer Vielzahl von Löchern in den Isolierfilmen durch Resistmuster gleichzeitig entspre chend den verschiedenen Herstellungsschritten in Bil dungsbereichen von bipolaren Transistoren, die mindestens einen Bereich von dem Peripherieschaltungsbereich und dem Speicherschaltungsbereich einschließen; und
Bilden von bipolaren Transistoren mit voneinander ver schiedenen Charakteristiken an Stellen der Löcher in den Bildungsbereichen von bipolaren Transistoren.

13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß die bipolaren Transistoren mit jeweils voneinander verschiedenen Charakteristiken durch Bilden eines Emit tertyps durch Ionenimplantation oder Störstellendiffusion in einem der Löcher, die in einem einer Vielzahl von ver schiedenen Herstellungsschritten in den Bildungsbereichen von bipolaren Transistoren vorgesehen werden, und durch Bilden eines anderen Emittertyps in einem weiteren Schritt, der von dem einen Emittertyp verschieden ist, in einem anderen der Löcher, die in den Bildungsbereichen von bipolaren Transistoren vorgesehen sind, gebildet wer den.

14. Verfahren nach Anspruch 12 oder 13, dadurch gekennzeichnet, daß die bipolaren Transistoren mit jeweils voneinander verschiedenen Charakteristiken durch Abdecken von einem der Löcher, die in einem von einer Vielzahl von verschie denen Herstellungsschritten in den Bildungsbereichen von bipolaren Transistoren vorgesehen werden, mit einem Re sist, und Bilden einer unterschiedlichen Basis durch Im plantieren von Störstellenionen in dem anderen der Lö cher, die in einem anderen Schritt in den Bildungsberei chen von bipolaren Transistoren gebildet werden, gebildet werden.

15. Verfahren nach einem der Ansprüche 12 bis 14, dadurch gekennzeichnet, daß die bipolaren Transistoren mit jeweils voneinander verschiedenen Charakteristiken durch Abdecken von einem der Löcher, die in einem einer Vielzahl von verschiedenen Herstellungsschritten in den Bildungsbereichen von bipo laren Transistoren gebildet werden, und Bilden eines un terschiedlichen Kollektors durch Implantieren von Stör stellenionen in einem anderen der Löcher, die in einem anderen Schritt in den Bildungsbereichen von bipolaren Transistoren gebildet werden, gebildet werden.

16. Verfahren nach einem der Ansprüche 12 bis 15, dadurch gekennzeichnet, daß die bipolaren Transistoren mit jeweils voneinander verschiedenen Charakteristiken durch Bilden eines Emit ters durch Implantieren von Ionen in eine Basis, die durch Ionenimplantation oder Störstellendiffusion in ei nem der Löcher, die in einem einer Vielzahl von verschie denen Herstellungsschritten in den Bildungsbereichen von bipolaren Transistoren vorgesehen werden, und Bilden ei nes Emitters durch Implantieren von Ionen in einer Mulde eines Leitungstyps, die durch eine weitere Mulde eines anderen Leitungstyps umgeben ist, in einem anderen der Löcher, die in einem anderen Schritt in den Bildungsbe reichen von bipolaren Transistoren vorgesehen werden, ge bildet werden.

17. Halbleitervorrichtung, hergestellt mit einem in einem der Ansprüche 1 bis 16 angegebenen Verfahren.