DE4227840C2

DE4227840C2 - MOS-Leistungsschalttransistor

Info

Publication number: DE4227840C2
Application number: DE4227840A
Authority: DE
Inventors: Pil Kyu Im
Original assignee: Samsung Electronics Co Ltd
Current assignee: Fairchild Korea Semiconductor Ltd
Priority date: 1991-08-22
Filing date: 1992-08-20
Publication date: 1997-06-12
Anticipated expiration: 2012-08-21
Also published as: GB2258945B; GB2258945A; DE4227840A1; US5298770A; GB9217142D0; KR940008225B1; KR930005353A; JPH05218438A

Description

Die vorliegende Erfindung betrifft Metalloxid-Halbleiter (PSMOS)-Leistungs schalttransistoren und im einzelnen derartige PSMOS-Transistoren, welche so weit verbessert sind, daß sie nicht durch eine von einer induktiven Last ab fließende Energie beeinflußt werden.

Das Leistungsschaltelement gemäß der vorliegenden Erfindung ist zum Bei spiel ein diskretes Element und beinhaltet einen Metalloxid-Halbleiter (MOS)- Transistor, der durch Gate-Elektroden getrieben wird, einen isolierten Gate-Bi polar-Transistor (IGBT) oder einen integrierten Kreis, der derartige Elemente aufweist.

Ein Doppel-Diffusions-MOSFET (DMOS) wird generell als ein PSMOS-Feldef fekt-Transistor (FET) eingesetzt und durch Verbindung einer Vielzahl von gleichartigen FET-Zellen in Reihenschaltung gebildet. Im Fall eines PMOS-Tran sistors zum Beispiel legen Forschung und Entwicklung großen Wert auf die Grund- Charakteristiken der Gesamtanordnung. In dem Falle, daß ein Schaltelement mit einer induktiven Last verbunden ist, kann die Energie, die in der Spule gespei chert ist, entsprechend der Auswahl der verwendeten Kreise, in das Schaltele ment abgegeben werden. Da aus dem oben genannten Grund hinsichtlich des Schut zes derartiger Schaltbauelemente erst noch einige Erkenntnisse gewonnen werden mußten, wurden diese Schaltelemente oftmals für einen integrierten Einsatz nicht verwendet.

Fig. 1 illustriert einen PSMOS-Transistor und ist eine Schnittdarstellung eines PSMOS-Transistors, der einen Transistor mit einer Vertikal-Diffusions-Struktur (VDMOS) und eine polsterartige Gate-Elektrode aufweist.

In Fig. 1 besitzt das mit der Bezugszahl 100 gekennzeichnete Teil einen ersten Leitfähigkeitstyp, d. h. den n-Typ, ein halbleitendes Substrat und dient als ein Drain; Teile, die mit dem Bezugszeichen 101 gekennzeichnet sind, besitzen einen zweiten Leitfähigkeitstyp, entgegengesetzt zum ersten Leitfähigkeitstyp, d. h. p-Mulden. Diese p-Mulden 101 sind in mehr als zwei separaten Bereichen auf dem n-Typ-Halbleitersubstrat 100 gebildet. N-Typ-Störstellengebiete werden dünn auf jeder p-Mulde 101 erzeugt zur Bildung der Source-Bereiche 102. Die Bezugszeichen wie sie in Fig. 1 enthalten sind, kennzeichnen die folgenden Elemente: (1) Gate-Oxidschichten 103; (2) eine Feldoxidschicht 104; (3) Gate- Elektroden 105, gebildet auf Polysilizium; (4) eine zwischengefügte Isolier schicht 106; (5) eine Source-Elektrode 107 gebildet aus Metall; (6) ein Fenster 108, gebildet zur Kontaktierung der Source-Region 102 und der Source-Elektrode. Ferner ein Gate-Elektrodenpolster 109, abgeschieden auf dem Gate-Oxidfilm 104 und zwischengelegte Isolierfilme 106, doppelt abgeschieden auf den p-Mulden. Eine Elektrode D dieses VDMOS-Transistors ist mit dem n-Typ-Substrat 100 ver bunden. Wenn dieser Transistor durch eine geeignete angelegte Vorspannung ein schaltet, wird ein Kanal C gebildet an Teilen, die mit dem Zeichen "C" versehen sind. Die n-Typ-Source-Bereiche 102 sind dann miteinander verbunden über die Kanäle C innerhalb des n-Typ-Substrats 100, und der vom Source-Bereich 102 zum Drain-Bereich 100 fließende Strom wird durch die an die Gate-Elektroden 105 angelegte Spannung gesteuert.

In einem N-Kanal-PSMOS-Transistor sind die Schichten der gleichen Leit fähigkeit wie die der eine Mulde bildenden Region des PSMOS-Transistors, d. h. die p-Typ-Störstellen-Bereiche 101 sind unterhalb einer Gate-Bondinsel voll ständig getrennt von der Source-Elektrode 107 oder einer anderen Elektrode an geordnet.

Während ein derartiger PSMOS-Transistor eingeschaltet wird, speichert sich für den Fall, daß eine induktive Last mit dem PSMOS-Transistor verbunden ist, durch den hindurchfließenden Strom ein vorherbestimmbarer Umfang von Energie in der induktiven Last. Wenn das PSMOS abgeschaltet wird, verursacht die induktive Last die in der Spule gespeicherte Energie durch das PSMOS abzufließen. Von nun an wird ein Leckstrom, der durch Lawinen-Ladungsträger zwischen dem n-Typ-Sub strat und dem p-Typ Halbleiter gebildet ist, in die Source-Region des PSMOS- Transistors (MOSTR) über die Basis-Schicht eines parasitären Bipolar-Transi stors innerhalb des PSMOS-Transistors fließen, was in Fig. 2 gezeigt ist und was eine vergrößerte Ansicht des Bereiches "A" nach Fig. 1 betrifft.

Der oben beschriebene parasitäre Bipolar-Transistor TR para liegt als NPN-Typ in den Source-Bereichen 102, p-Mulden 101 und im Drain-Bereich 100 vor. Von da an fließt der Strom der Lawinen-Ladungsträger, erzeugt von den p-Mulden 101, zu den Source-Bereichen 102 über die Basisschicht der p-Mulden 101. Diese Ba sisschicht besitzt einem speziellen Widerstand R_B, und es wird ein vorherbe stimmbarer Wert eines Spannungsabfalls durch den über diesen speziellen Wider stand R_B fließenden Storm erzeugt.

Wenn die Höhe des Spannungsabfalls einen vorherbestimmten Wert überschrei tet und eine hohe Stromkonzentration durch Wirkung der Emitter-Basis-Verbindung des parasitären Bipolar-Transistors TR para erzeugt, wobei der Lawinen-Ladungs träger-Strom ausreicht, um diese Verbindung zu zerstören und über die n-Source- Region 102, die zerstört wird, zu der Source-Elektrode 107 zu fließen. Im Er gebnis verliert der PSMOS-Transistor MOSTR seine Funktionsfähigkeit.

Während in der herkömmlichen Technologie die p-Senke des kanalbildenden Teils C unterhalb des Gates mit einer geringen Dichte gefertigt wird, wird der Rest als ein Diffusionsgebiet mit hoher Dichte ausgebildet, um die Größe des Basiswiderstandes R_B des parasitären Bipolartransistors zu reduzieren. In die sem Fall besteht das Problem des teilweisen Einschaltens des parasitären Bipo lar-Transistors. Zur Lösung dieses Problems ist in der koreanischen Patentan meldung Nr. 91-8714, eingereicht am 19.10.1991, eine Methode zur Vermeidung eines parasitären Bipolar-Transistors bei teilweisem Einschalten an einem Teil der Kante angegeben. Dies geschieht durch Ausgleichen des Abstands von einem äußeren Umfang eines zweiten Diffusionsgebietes in der Oberfläche der einheit lichen FET-Zelle. Dieses Verfahren führt zur Vermeidung von parasitären Transi storen bei teilweisem Einschaltzustand, aber es ist nicht geeignet, die Lawi nen-Ladungsträger-Bildung generell zu verhindern.

Somit ist es Aufgabe der Erfindung, einen PSMOS-Transistor anzugeben, der Schutzmaßnahmen aufweist, welche die Zerstörung des PSMOS durch Lawinen-La dunsgsträger, welche während der Zeit des Ausschaltzustandes des PSMOS-Transi stors mit einer induktiven Last erzeugt werden, zu verhindern.

Ein PSMOS-Transistor gemäß der vorliegenden Erfindung enthält:

(1) ein halbleitendes Substrat, dotiert mit Störstellen eines ersten Leitfähig keitstyps; (2) einer Vielzahl von ersten halbleitenden Bereichen eines zweiten Leitfähigkeitstyps, in vorherbestimmten Abständen auf dem halbleitenden Sub strat verteilt angeordnet; (3) eine zweite halbleitende Zone des zweiten Leit fähigkeitstyps, gebildet auf dem halbleitenden Substrat und getrennt von der Vielzahl der ersten halbleitenden Bereiche; (4) eine dritte halbleitende Zone des zweiten Leitfähigkeitstyps, gebildet auf dem halbleitenden Substrat, wobei sich eine größere Fläche als bei der zweiten halbleitenden Zone ergibt, und die getrennt ist von der zweiten halbleitenden Zone; (5) eine vierte halbleitende Zone des zweiten Leitfähigkeitstyps, gebildet auf dem halbleitenden Substrat und getrennt von der dritten Zone; (6) eine Vielzahl von Source-Bereichen eines ersten Leitfähigkeitstyps, gebildet auf jeder der ersten halbleitenden Bereiche und flacher als die Tiefe der ersten halbleitenden Zonen; (7) Gate-Isolier schichten, gebildet auf der ersten bis vierten halbleitenden Zone; (8) eine Vielzahl von Gate-Elektroden, gebildet auf den Gate-Isolierschichten zwischen der ersten und der zweiten halbleitenden Zone; (9) eine leitende Verbindung, ge bildet entlang der dritten halbleitenden Zone auf den Gate-Isolierschichten; (10) eine erste Source-Elektrode, gleichzeitig verbunden mit der Vielzahl von Source-Bereichen und der ersten und zweiten halbleitenden Zone und ferner die Kontaktierung mit einem Teil der leitenden Verbindung; (11) eine zweite Source- Elektrode zur Verbindung des anderen Teils der leitenden Verbindung mit der vierten halbleitenden Zone (12) eine Gate-Bondinsel, gebildet auf der Gate- Isolierschicht der dritten halbleitenden Zone; und (13) eine Drain-Elektrode, kontaktiert mit dem halbleitenden Substrat.

Entsprechend dem PSMOS-Transistor nach der vorliegenden Erfindung ist eine ausgedehnte Widerstandszone, versehen mit einer vorherbestimmten Breite, ent lang eines peripheren Teiles der zwischen der Anschlußelektrode und der Mulden zone positionierten Isolierschicht vorgesehen und die Widerstandszone ist mit der Senke verbunden entgegengesetzt zur Anschlußelektrode und mit der Senke entgegengesetzt zu einer anderen Source-Elektrode, so daß die Lawinen-Ladungs träger zu der Widerstandsregion fließen und somit für eine Vermeidung der Zer störung des Elements durch die Lawinen-Ladungsträger gesorgt ist.

Die oben genannte Aufgabe, die Merkmale und Vorteile der Erfindung sind am besten anhand der folgenden Beschreibung einer bevorzugten Ausführungsform und der günstigsten Art der Verfahrensweise der Erfindung zu verdeutlichen; dabei wird Bezug genommen auf die Zeichnungen, in welchen die gleichen Bezugszeichen die gleichen Strukturelemente kennzeichnen.

In den Zeichnungen bedeuten:

Fig. 1 und 2 Schnittdarstellungen, die eine bekannte Vertikalstruktur be schreiben und das Problem des konventionellen PSMOS-Transistors demonstrieren;

Fig. 3 ein Layout eines PSMOS-Transistors gemäß der bevorzugten Ausfüh rungsform der vorliegenden Erfindung;

Fig. 4 eine Schnittdarstellung entlang der Linie A-A′ gemäß Fig. 3;

Fig. 5 und 6 Schnittdarstellungen entsprechend einer zweiten und dritten bevorzugten Ausführungsform der vorliegenden Erfindung und

Fig. 7A, 7B und 7C Darstellungen von Meßanordnungen zum Prüfen der Ar beitsweise eines Leistungs-MOS-Transistors nach der vorliegenden Erfindung und zur graphischen Darstellung der dabei erzielten Resultate.

In dem Layout des Leistungs-Schalt-MOS-Transistors, wie es in Fig. 3 und der Schnittdarstellung entlang der Linie A-A′ in Fig. 4 dargestellt ist, wird eine Querschnittsstruktur eines PSMOS-Transistors beschrieben, wie sie der ersten bevorzugten Ausführungsform der Erfindung entspricht. In der Schnittdarstellung nach Fig. 4 sind die Strukturteile, mit Ausnahme von "B", die gleichen wie die betreffenden in Fig. 1, und der Teil "B" weicht von Fig. 1 ab.

Demgemäß kann die Erläuterung der mit Fig. 1 gleichartigen Strukturelemente weggelassen werden und nur Position "B" wird im Detail beschrieben.

Teil "B" in Fig. 4 kennzeichnet einen Bereich, in dem ein parasitärer Bi polar-Transistor und eine Gate-Bondinsel gebildet sind.

Eine herkömmliche hochdichte p-Mulde ist unterhalb der Gate-Bondinsel und der Source-Bereiche 102 angelegt, wie in Fig. 1 zu erkennen, und nach Fig. 4 ent sprechend der vorliegenden Erfindung. Dort liegt eine hochdichte p-Mulde 116, korrespondierend mit einer Gate-Bondinsel 111; eine andere hochdichte p-Mulde 117 ist unterhalb der Gate-Elektrode 105 und einer Source-Elektrode 107 in räumlicher Nachbarschaft zu der p-Mulde 116 gebildet. Eine hochdichte p-Mulde 115 ist um die Feldoxidschicht 104 herum in räumlicher Nachbarschaft dazu ange legt. Ein Störstellen-Bereich von entgegengesetzten Leitfähigkeitstypen zu dem der p-Mulde ist in der p-Mulde 117 nicht gebildet. Leitfähige Schichten 110 sind an beiden Endteilen der Doppel-Isolierschichten 103 und 113 zwischen der Gate- Bondelektrode 111 und der p-Mulde 116 angelegt; die Seitenkanten jeder lei tenden Schicht 110 sind mit der Source-Elektrode 107 und mit der getrennten Source-Elektrode 112 verbunden.

Die leitfähigen Schichten 110 sind vorzugsweise auf Polysilizium in Form von Flächenwiderständen ausgebildet. Die leitfähigen Schichten 110 sind nicht begrenzt in ihrer Gestaltung und können aus einigen leitfähigen Materialien, z. B. dotiertes Polysilizium, Al, W usw., gefertigt sein. Die Source-Elektrode 112 kontaktiert die p-Mulde 115, die auf dem Substrat gebildet ist, über ein Fenster und ist mit der Source-Elektrode 107 über eine leitfähige Schicht 110 verbunden, wie es in Fig. 3 gezeigt ist. Das bedeutet, die Source-Elektrode 112 ist separat angeordnet, jedoch ist sie elektrisch mit den anderen Elementen verbunden, so daß sie die gleiche Funktion besitzt, wie die Source-Elektrode 107.

Eine derartige Gleichartigkeit der Verbindung der Bereiche miteinander ist vor teilhaft dargestellt in Fig. 3 und, zum Beispiel sind die Metall-Elektroden- Schichten, die Polysilizium-Schichten und Kontaktbereiche jeweilig mit durch gängigen Linien, punktierten Linien oder schraffierten Streifen dargestellt. Obgleich ein Mulden- oder ein mit Störstellen diffundiertes Gebiet mit einer nicht unterteilten Liniendarstellung angegeben ist, wie in Fig. 3 zu sehen, sind die leitenden Schichten in Form von Polysilizium-Flächen-Widerständen mit einander entlang der Gate-Bondelektrode 111 verbunden und die Source-Elektroden 107 und 112 sind ebenfalls miteinander in Kontakt.

Der PSMOS-Transistor, der den Teil "B" einschließt, kann eine induktive Last haben. Der Einfluß der induktiven Last aufgrund der Ein- und Ausschaltungen während des Schaltbetriebes des PSMOS-Transistors läßt sich folgendermaßen be schreiben.

In dem Fall, daß der MOS-Transistor abgeschaltet ist, werden die Lawinen- Ladungsträger zwischen dem Substrat 100 und der Muldenregion 115 erzeugt. Diese Lawinen-Ladungsträger fließen entlang der leitfähigen Schichten 110 in Form von Polysilizium-Flächen-Widerständen über die separate Source-Elektrode 112, die mit der Muldenregion 115 verbunden ist und bilden einen Strompfad zur Source- Elektrode 107. Die Lawinen-Ladungsträger des p-Senkenbereiches 116 unterhalb der Gate-Bondelektrode 111 und des p-Senkenbereiches 115 unterhalb der Feld oxidschicht fließen dann zu den geerdeten Source-Eelektroden 112 und 107 als eine wesentliche Voraussetzung dafür, die Zerstörung des PSMOS-Transistors zu vermeiden.

Entsprechend des Typs des Flächen-Widerstandes, wie es auch Polysilizium ist, kann das Schaltelement durch den Fluß der Lawinen-Ladungsträger, die un terhalb der Gate-Bondelektrode und dem Schutzring der Source-Elektrode gebil det sind, über die Polysilizium-Widerstandsschicht geschützt werden, anderer seits passieren die Lawinen-Ladungsträger über die p-Mulden-Typ-Halbleiter schicht die Basisschicht des NPT-Typ-Parasitär-Bipolartransistors. Das bedeu tet, da die Lawinen-Ladungsträger nicht zu den Source-Bereichen 102 sondern zu den Source-Elektroden fließen, daß der PSMOS-Transistor geschützt ist.

Es ist wichtig, daß die p-Mulde 116, ein p-Typ-Halbleiterbereich, unter halb der Gate-Bondelektrode und den leitfähigen Schichten 110 des Polysilizium- Flächenwiderstands angeordnet, als elektrisch kurzer Kreis bestehen bleibt und gleichzeitig die leitfähigen Schichten mit den Source-Elektroden 112 und 107 verbunden sind.

Fig. 7A betrifft eine Schaltungsanordnung einer Prüfanordnung zur Fest stellung der Charakteristiken von PSMOS-Transistoren, wobei der MOS-Transistor der vorliegenden Erfindung an eine induktive Last angelegt ist.

Die in Fig. 7A angewendeten Bezugszeichen kennzeichnen die folgenden Elemente:

(1) Strom vom Source I_L; (2) Spannung zwischen Drain und Source V_DS; (3) induk tive Last L. Es werden VDS und I_L in Abhängigkeit von den Ein- und Ausschalt zuständen des MOS-Transistors durch eine Puls-Spannung über dem Widerstand R_G am Gate des MOS-Transistors als Test gemessen (DUT).

Fig. 7B beschreibt den Verlauf von VDS und I_L in Abhängigkeit von der Zeit für den Fall der normalen Betriebsweise des PSMOS nach der vorliegenden Erfin dung. Fig. 7C stellt eine Kurve für den Fall dar, daß der Test (DUT) abgebro chen ist. Im Fall der Fig. 7B, in dem eine Gate-Spannung an das Gate des DUT gelegt ist, schaltet das DUT ein und der Drain-Strom I_L bekommt eine Spitzen höhe (peak) I_L peak. Bei diesem Punkt wird eine Energie von vorbestimmter Höhe (E = 1/2 LI²_L in der Last-Spule L gespeichert. Wenn die Gate-Spannung auf 0 V abfällt, wechselt das DUT durch die Rückkehrspannung, die durch die Last-Spule erzeugt ist, in den Lawinenzustand. In dieser Situation wird die Rückkehrspan nung durch die Abbruchspannung der Diode zwischen dem Drain und dem Source des DUT begrenzt.

Obgleich das DUT diesen Vorgang immer wiederholt, wenn ein parasitärer Bi polar-Verbindungstransistor einschaltet, kommt es zu einem Stromkonzentrations phänomen in dem Teil das eingeschaltet ist, und das DUT kann unter Umständen zusammenbrechen.

In den Fig. 7B und 7C bezeichnet BV_DDS die Zusammenbrechspannung und im Fall des Einschaltens ist es augenscheinlich, daß die V_DS-Spannung durch den direkten Wechsel zum V_DD-Level stabilisiert ist.

Die Einrichtung nach der vorliegenden Erfindung ist mindestens doppelt und im Maximalfall fünfmal so dauerhaft wie eine auf die bekannte Weise hergestell te Einrichtung, die gleichen Betriebsbedingungen vorausgesetzt.

Die zweite Ausführungsform der Erfindung, wie sie in Fig. 5 dargestellt ist, ist gleich zu der ersten Ausführungsform und reduziert den Effekt der Stromdichte durch die Lawinen-Ladungsträger, erzeugt durch die p-Mulden 118 entsprechend der Einteilung in die kleinen Senkenbereiche 118, insbesondere eine p-Mulde 116, angeordnet unterhalb einer Gate-Bondinsel 111, die eine re lativ breite Fläche in der ersten bevorzugten Ausführung einnimmt. Mit Bezug auf Fig. 5 ist erkennbar, daß eine Vielzahl von Mulden-Bereichen 118 durch Feldoxid-Schichten 104 getrennt voneinander sind, jedoch elektrisch miteinander verbunden.

Gleichartige Struktur wie die erste Ausführung, gezeigt in Fig. 4, weist die dritte Ausführung, wie sie in Fig. 6 gezeigt ist, auf. Dennoch besteht die Abweichung zur ersten Ausführung darin, daß eine hochkonzentrierte Halbleiter schicht 119 des gleichen Leitfähigkeitstyps wie die des Substrats 100 und eine weitere hoch konzentrierte halbleitende Schicht 120 von entgegengesetztem Leit fähigkeitstyp zu der der halbleitenden Schicht 119 unterhalb des Substrats 100 vorliegen und wobei ein isolierter Gate-Bipolar-Transistor (IGBT) mit einer hochkonzentrierten p-Typ-Halbleiterschicht 120, mit n-Typ-Halbleiterschichten 100 und 119 sowie eine Vielzahl von hochkonzentrierten p-Typ-Hableiterschichten 101, die jeweils als Kollektor, Gate und Emitter dienen, gebildet sind. Ent sprechend dieser Ausführung wird ein PNP-Bipolar-Transistor durch Zusammenfü gung der zwei Halbleiterschichten 119 und 120, die eine entgegengesetzte Leit fähigkeit haben, erzeugt, welcher wiederum ein Leistungssteuerelement darstellt und das Stromtreibvermögen verbessert. Die Lawinen-ladungsträger, die während der Zeit der Einschaltung erzeugt sind, fließen zur Erdung zu den Source-Elek troden 107 über die Polysilizium-Widerstände 110, über eine p-Mulde 115, und deshalb kann die benachbarte MOS-Transistor-Zelle geschützt werden, wie in dem ersten bevorzugten Beispiel.

Wie oben beschrieben, besitzt der PSMOS-Transistor gemäß der vorliegenden Erfindung eine Struktur, welche effektiv vor dem Einfluß der induktiven Last geschützt werden kann, die unvermeidlich vorliegt bei Anwendung des Kreises. Es kann ein zuverlässigeres Element zur Verfügung gestellt werden; damit sind umfassende Applikationsmöglichkeiten und vergrößerte Gestaltungsmöglichkeiten gegeben. Die Struktur des VDMOS soll speziell an einem bevorzugten Ausführungs beispiel beschrieben werden. Die Ausführungen, die hierin eingeschlossen sind, können zu einem anderen Schaltelement führen, wobei das Prinzip der vorliegen den Erfindung nicht verlassen wird. Zusammengefaßt gesagt, ist es dabei mög lich, daß eine Struktur mit Elementen entgegengesetzten Leitfähigkeitstyps ge genüber denen der bevorzugten Ausführungsformen der vorliegenden Erfindung ge geben ist.

Es wird davon ausgegangen, daß die obige Beschreibung nur eine vorteil hafte Form einer Ausführung der Erfindung darstellt und als solche in einem PSMOS-Transistor eingesetzt wird. Es ist anzunehmen, daß vielartige Modifizie rungen und Veränderungen möglich sind, ohne jedoch den wesentlichen Gedanken der Erfindung zu verlassen. Welche die Hauptelemente der Erfindung sind, wird in den folgenden Ansprüchen hinsichtlich der kennzeichnenden Elemente be schrieben.

Claims

1. PSMOS-Transistor, gekennzeichnet durch:
ein halbleitendes Substrat, dotiert mit Fremdatomen eines ersten Leit fähigkeitstyps;
eine Vielzahl von ersten halbleitenden Bereichen eines zweiten Leitfähig keitstyps, verteilt auf dem halbleitenden Substrat in vorbestimmten Abständen;
einem zweiten halbleitenden Bereich des zweiten Leitfähigkeitstyps, gebil det auf dem halbleitenden Substrat und räumlich getrennt von der Vielzahl der ersten halbleitenden Bereiche;
ein dritter halbleitender Bereich des zweiten Leitfähigkeitstyps, gebildet auf dem halbleitenden Substrat, der eine größere Fläche einnimmt als der zweite halbleitende Bereich und von diesem räumlich getrennt ist;
ein vierter halbleitender Bereich des zweiten Leitfähigkeitstyps, gebildet auf dem halbleitenden Substrat, räumlich getrennt von dem dritten Bereich;
eine Vielzahl von Source-Bereichen des ersten Leitfähigkeitstyps, gebildet auf jeder der halbleitenden Bereiche und flacher angelegt, als die Tiefe der ersten halbleitenden Bereiche;
Gate-Isolierschichten, gebildet auf den ersten bis vierten halbleitenden Be reichen;
eine Vielzahl von Gate-Elektroden, gebildet auf den Gate-Isolierschichten zwischen den ersten halbleitenden Bereichen und zwischen den ersten und zweiten halbleitenden Bereichen;
eine leitende Verbindung gürtelartig gebildet entlang des dritten halblei tenden Bereiches auf den Gate-Isolierschichten;
eine erste Source-Elektrode, gleichzeitig verbunden mit der Vielzahl von Source-Bereichen und den ersten und zweiten halbleitenden Bereichen und wei terhin kontaktierend einen Teil der leitenden Verbindung;
eine zweite Source-Elektrode zur Verbindung des anderen Teils der leitenden Verbindung mit dem vierten halbleitenden Bereich;
eine Gate-Bondelektrode, gebildet auf der Gate-Isolierschicht des dritten halbleitenden Bereiches und
eine Drain-Elektrode zur Kontaktierung des halbleitenden Substrats.

2. PSMOS-Transistor nach Anspruch 1, gekennzeichnet dadurch, daß der zweite und vierte halbleitende Bereich aus den gleichen halbleitenden Bereichen wie der dritte halbleitende Bereich gebildet ist und die ersten halbleitenden Be reiche partiell mit dem dritten halbleitenden Bereich verbunden sind.

3. PSMOS-Transistor nach Anspruch 1, gekennzeichnet dadurch, daß der dritte halbleitende Bereich in eine Vielzahl von Bereichen aufgeteilt ist und daß die aufgeteilten Bereiche teilweise miteinander verbunden sind.

4. PSMOS-Transistor nach Anspruch 1, gekennzeichnet dadurch, daß die leitende Verbindung aus einem der Materialien Polysilizium, Al, W oder dotiertem Polysilizium besteht.

5. PSMOS-Transistor nach Anspruch 1, gekennzeichnet dadurch, daß die ersten halbleitenden Bereiche einen hochdichten Diffusionsbereich und einen Diffu sionsbereich mit geringer Dichte enthalten, wobei die letztere Zone außerhalb der hochdichten Zone gebildet und flacher als diese ist.

6. PSMOS-Transistor nach Anspruch 1, gekennzeichnet dadurch, daß die zweiten und vierten halbleitenden Bereiche jeweils aus hochdichten Diffusionszonen gebildet sind.

7. PSMOS-Transistor nach Anspruch 1, gekennzeichnet dadurch, daß der dritte halbleitende Bereich kreisförmig oder vieleckig ist.

8. PSMOS-Transistor nach Anspruch 1, gekennzeichnet dadurch, daß eine hoch dichte halbleitende Schicht desselben Leitfähigkeitstyps wie das Halbleiter-
substrat unterhalb desselben und eine hochdichte halbleitende Schicht eines zweiten Leitfähigkeitstyps unterhalb der hochdichten Halbleiterschicht ange ordnet sind.

9. Isolierter Gate-Bipolartransistor, gekennzeichnet durch:
ein erstes halbleitendes Substrat, dotiert mit Fremdatomen eines ersten Leitfähigkeitstyps:
eine hochdichte erste halbleitende Schicht eines zweiten Leitfähigkeitstyps, gebildet auf dem ersten halbleitenden Substrat;
eine zweite halbleitende Schicht geringer Dichte und des gleichen Leitfähig keitstyps wie die erste halbleitende Schicht, gebildet auf dieser Schicht des zweiten Leitfähigkeitstyps;
eine Vielzahl von ersten halbleitenden Bereichen eines ersten Leitfähig keitstyps, gebildet auf der zweiten halbleitenden Schicht und verteilt ange ordnet mit festgelegten Abständen;
einen zweiten halbleitenden Bereich des ersten Leitfähigkeitstyps, gebildet auf der zweiten halbleitenden Schicht und räumlich getrennt von der Vielzahl der ersten halbleitenden Bereiche angeordnet;
einen dritten halbleitenden Bereich des ersten Leitfähigkeitstyps, gebildet auf der zweiten halbleitenden Schicht und räumlich getrennt von dem zweiten halbleitenden Bereich;
einen vierten halbleitenden Bereich des ersten Leitfähigkeitstyps, gebildet auf der zweiten halbleitenden Schicht und räumlich getrennt von dem dritten halbleitenden Bereich;
eine Vielzahl von Source-Bereichen eines zweiten Leitfähigkeitstyps, ge bildet jeweils auf der Vielzahl von ersten halbleitenden Bereichen und flacher ausgebildet als die Tiefe der ersten halbleitenden Bereiche;
eine Gate-Isolierschicht, gebildet in der ersten bis vierten halbleitenden Zone;
eine Vielzahl von Gate-Elektroden, gebildet auf der Gate-Isolierschicht zwischen den ersten halbleitenden Bereichen und den ersten und zweiten halb leitenden Bereichen;
eine leitende Verbindung, gebildet auf der Gate-Isolierschicht gürtelförmig entlang des dritten halbleitenden Bereiches;
eine erste Source-Elektrode, kontaktierend eine Vielzahl von Source-Be reichen, ersten und zweiten halbleitenden Bereichen und einen Teil der leiten den Verbindung und
eine zweite Source-Elektrode, kontaktierend den vierten halbleitenden Be reich und den anderen Teil der leitenden Verbindung.

10. Isolier Gate-Bipolartransistor nach Anspruch 9, gekennzeichnet dadurch, daß die erste bis vierte halbleitende Zone aus hochdichten Diffusions bereichen gebildet sind.

11. Isolier Gate-Bipolartransistor nach Anspruch 9, gekennzeichnet dadurch, daß der dritte halbleitende Bereich in eine Vielzahl von Bereichen, die elektrisch miteinander verbunden sind, aufgeteilt ist.

12. Isolierter Gate-Bipolartransistor nach Anspruch 10, gekennzeichnet dadurch, daß der erste halbleitende Bereich ferner eine Diffusionszone niedriger Dichte und vom ersten Leitfähigkeitstyp enthält, die außerhalb der hochdichten Diffusionszone gebildet und flacher als dieselbe ist.

13. Isolierter Gate-Bipolartransistor nach Anspruch 9, gekennzeichnet dadurch, daß eine Gate-Bondelektrode auf der Gate-Isolierschicht oberhalb des drit ten halbleitenden Bereiches gebildet ist.

14. Isolierter Gate-Bipolartransistor nach Anspruch 9, gekennzeichnet dadurch, daß die leitende Verbindung aus einem der Materialien Polysilizium, dotier tes Polysilizium, W oder Al besteht.

15. Vertikal doppelt diffundierter Metalloxid-Halbleiter-Feldoxidtransistor, gebildet auf einem halbleitenden Substrat des ersten Leitfähigkeitstyps, gekennzeichnet durch:
Mittel zum Hindurchleiten von Lawinen-Ladungsträgern, erzeugt während der Einschaltzeit des vertikal doppelt diffundierten Metalloxid-Halbleiter-Feld oxidtransistors, wobei diese Mittel bestehen aus:

- einer ersten halbleitenden Zone des zweiten Leitfähigkeitstyps, gebildet auf dem Halbleitersubstrat und räumlich getrennt von dem Metalloxid-Halb leiter-Feldoxid-Transistor;
- einer leitenden Verbindung zum Anschluß der ersten halbleitenden Zone an eine Source-Elektrode des Metalloxid-Halbleiter-Feldoxid-Transistors.

16. Transistor nach Anspruch 15, gekennzeichnet dadurch, daß eine halbleitende Schicht eines zweiten Leitfähigkeitstyps unterhalb des halbleitenden Sub strats von erster Leitfähigkeit vorgesehen ist.

17. PSMOS-Transistor mit Gate, Source und Drain, einer Gate-Bondelektrode und einer halbleitenden Mulden-Zone, gebildet zwischen den Isolierschichten und gegenüberliegend zu der Gate-Bondelektrode, einem Flächen-Widerstandsbe reich, zusammen verbunden und von vorbestimmter Breite entlang eines peri pheren Teils einer Isolierschicht, zwischengefügt zwischen der Elektrode und der Mulden-Zone, wobei die Widerstandszone mit einer Mulde entgegengesetzt zur Elektrode verbunden ist und eine Mulde entgegengesetzt zur anderen Source-Elek trode elektrisch getrennt ist, so daß die Lawinen-Ladungsträger zur Wider standszone fließen und damit ermöglicht ist, die Zerstörung des PSMOS-Transi stors durch die Lawinen-Ladungsträger zu verhindern.

18. PSMOS-Transistor nach Anspruch 17, gekennzeichnet dadurch, daß der Wider stand aus Polysilizium gebildet ist.

19. PSMOS-Transistor nach Anspruch 17, gekennzeichnet dadurch, daß die halb leitende Mulden-Zone, entgegengesetzt zur Elektrode, in eine Vielzahl von Bereichen aufgeteilt ist, die elektrisch miteinander verbunden sind, um die durch die Lawinen-Ladungsträger verursachte Stromkonzentration zurückzuhalten.

20. PSMOS-Transistor nach Anspruch 17, gekennzeichnet dadurch, daß eine hoch dichte halbleitende Schicht des gleichen Leitfähigkeitstyps wie die des Substrats und eine hochdichte halbleitende Schicht mit entgegengesetzter Leit fähigkeit zu der anderen hochdichten halbleitenden Schicht unterhalb des Sub strats vorgesehen sind.