JPH09260511A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH09260511A
JPH09260511A JP8236788A JP23678896A JPH09260511A JP H09260511 A JPH09260511 A JP H09260511A JP 8236788 A JP8236788 A JP 8236788A JP 23678896 A JP23678896 A JP 23678896A JP H09260511 A JPH09260511 A JP H09260511A
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Japan
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circuit section
manufacturing
hole
semiconductor memory
different
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JP8236788A
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Yukio Maki
幸生 牧
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract

(57)【要約】 【課題】 半導体メモリ部と、バイポーラ・トランジス
タを含む周辺回路部とを備えた半導体装置において、半
導体メモリ部および/または周辺回路部に、設計要件に
応じて特性の異なる複数のバイポーラ・トランジスタ
を、製造工程の増加を抑制して効果的に製造する。 【解決手段】 半導体メモリ部と、周辺回路部のバイポ
ーラ・トランジスタの製造において、半導体メモリ部の
層間絶縁膜に対する穴部形成の一つ又は複数の段階に対
応して、周辺部でバイポーラ・トランジスタ形成用の複
数の穴部を設け、それぞれの穴部の領域に特性の異なる
バイポーラ・トランジスタを形成する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は半導体装置、特に
MOS型トランジスタとバイポーラ・トランジスタ(Bi
p.Tr.)とを含む半導体装置及びその製造方法に関す
るものである。
【0002】
【従来の技術】半導体装置において、特性の異なる数種
類のバイポーラ・トランジスタを備えるものがある。例
えば半導体記憶装置においては、半導体記憶回路部(メ
モリセル部)の周辺に形成されるデコーダ回路、バッフ
ァ回路等を含む周辺回路部に、特性の異なる複数のバイ
ポーラ・トランジスタが必要である。
【0003】図1は、半導体装置の特性図であり、プロ
セス条件(横軸)に対する電流増幅率(hFE)および耐
圧(BVces、BVceo)の変化を示す図である。図1に見る
とおり、プロセス条件A点のように耐圧(BVces、BVce
o)を大きくとる場合には電流増幅率(hFE)が小さくな
り、逆にプロセス条件B点のように電流増幅率(hFE)
を大きくとる場合には耐圧(BVces、BVceo)が小さくな
る。
【0004】図2は、この同じ特性図において、プロセ
ス条件の設定を説明するための図である。図2は、電流
増幅率(hFE)が設計で要求される値以上であり、かつ
耐圧(BVces、BVceo)も設計で要求される値以上となる
ように両方の要求を満たすためのプロセス条件の範囲を
示している。
【0005】従来複数のバイポーラ・トランジスタを含
む半導体装置の製造において、同時に製造されるバイポ
ーラ・トランジスタの電流増幅率(hFE)、耐圧(BVce
s、BVceo)は、一般に特定の一種類となっていた。そし
て、そのための製造プロセスとしては、図2に示すよう
に耐圧が確保でき設計の要求する電流増幅率(hFE)が
得られるように、エミッタ、ベースおよびコレクタの濃
度のプロファイルを最適化していた。これには、図3
(a)に示すようにエミッタプロファイルを変える方
法、図3(b)に示すようにベースプロファイルを変え
る方法、図3(c)に示すようにコレクタプロファイル
を変える方法等がある。
【0006】また設計者は、一定の製法でできるバイポ
ーラ・トランジスタの特性に対して、その用途に応じて
それらのバイポーラ・トランジスタのサイズを変更する
ことにより、特性を変化させ使用していた。しかしなが
ら高電流増幅率(hFE)化と耐圧を確保することは相反
する事であり、デバイスの微細化により両立が困難にな
ってきた。
【0007】
【発明が解決しようとする課題】この発明は、以上のよ
うに、MOS型トランジスタとバイポーラ・トランジス
タとが混在する半導体装置において、種々異なる特性を
有する所望のバイポーラ・トランジスタを製造すること
の困難さを解決するためになされたもので、半導体記憶
回路部(メモリセル部)および/またはその周辺に形成
される周辺回路部(デコーダ、バッファ等を含む周辺の
回路部)において、特性の異なる複数の種類のバイポー
ラ・トランジスタを、設計要件に応じ適宜に効率のよい
工程で製造する製造方法を提供しようとするものであ
る。この発明は、MOSトランジスタを用いた記憶回
路、特にSRAMメモリにおけるメモリセル部および/
またはその周辺回路回路に含まれるバイポーラ・トラン
ジスタを平行して同時的に製造するのに好適なものであ
る。
【0008】
【課題を解決するための手段】この発明による半導体装
置の製造方法は、半導体メモリを含む半導体記憶回路部
とこの半導体記憶回路部の周辺に配置された周辺回路部
とを有する半導体装置の製造において、半導体記憶回路
部においてレジストパターンを介して絶縁膜に選択的に
穴部を設ける一の工程と同時に、周辺回路部においてレ
ジストパターンを介して絶縁膜に選択的に複数の穴部を
設け、前記半導体記憶回路部および/または周辺回路部
の複数の穴部の領域に互いに特性の異なるバイポーラ・
トランジスタを形成することを特徴とするものである。
【0009】この発明の他の発明による半導体装置の製
造方法は、半導体メモリを含む半導体記憶回路部とこの
半導体記憶回路部の周辺に配置された周辺回路部とを有
する半導体装置の製造において、前記周辺回路部におい
てレジストパターンを介して絶縁膜に選択的に同時に複
数の穴部を設け、この複数の穴部の領域に互いに特性の
異なるバイポーラ・トランジスタを形成することを特徴
とするものである。この場合、好ましくは、半導体記憶
回路部と周辺回路部のバイポーラ・トランジスタの製造
について、穴部形成工程の外の製造工程を可能なかぎり
同時に平行して進めるものである。
【0010】この発明の他の局面では、前記二つのそれ
ぞれの発明において、半導体記憶回路部および/または
周辺回路部のバイポーラ・トランジスタを製造する具体
的な製造方法として、この発明では、半導体記憶回路部
および/または周辺回路部の複数の穴部のうち一方の穴
部をレジストで覆い、他方の穴部に不純物のイオン注入
をすることにより異なるエミッタを形成し、互いに特性
の異なるバイポーラ・トランジスタを形成することを特
徴とするものである。
【0011】この発明の他の局面では、前記二つのそれ
ぞれの発明において、半導体記憶回路部および/または
周辺回路部のバイポーラ・トランジスタを製造する具体
的な製造方法として、半導体記憶回路部および/または
周辺回路部の複数の穴部にエミッタ電極層を形成し、一
方の穴部のエミッタ電極層をレジストで覆い、他方の穴
部のエミッタ電極層に不純物のイオン注入をすることに
より異なるエミッタを形成し、互いに特性の異なるバイ
ポーラ・トランジスタを形成することを特徴とするもの
である。
【0012】この発明の他の局面では、前記二つのそれ
ぞれの発明において、半導体記憶回路部および/または
周辺回路部のバイポーラ・トランジスタを製造する具体
的な製造方法として、半導体記憶回路部および/または
周辺回路部の複数の穴部にエミッタ電極層を形成し、上
記複数の穴部の上記電極層にイオン注入を行い、さらに
一方の穴部のエミッタ電極層をレジストで覆い、他方の
穴部のエミッタ電極層に不純物のイオン注入をすること
により異なるエミッタを形成し、互いに特性の異なるバ
イポーラ・トランジスタを形成することを特徴とするも
のである。
【0013】この発明の他の局面では、前記二つのそれ
ぞれの発明において、半導体記憶回路部および/または
周辺回路部のバイポーラ・トランジスタを製造する具体
的な製造方法として、半導体記憶回路部および/または
周辺回路部の複数の穴部を形成する穴部領域のうち一方
の穴部領域をレジストで覆い、他方の穴部領域に不純物
のイオン注入をすることにより異なるベースを形成し、
互いに特性の異なるバイポーラ・トランジスタを形成す
ることを特徴とするものである。
【0014】この発明の他の局面では、前記二つのそれ
ぞれの発明において、半導体記憶回路部および/または
周辺回路部のバイポーラ・トランジスタを製造する具体
的な製造方法として、半導体記憶回路部および/または
周辺回路部の複数の穴部のうち一方の穴部をレジストで
覆い、他方の穴部にのみ不純物のイオン注入をすること
により異なるベースを形成し、互いに特性の異なるバイ
ポーラ・トランジスタを形成することを特徴とするとす
るものである。
【0015】この発明の他の局面では、前記二つのそれ
ぞれの発明において、半導体記憶回路部および/または
周辺回路部のバイポーラ・トランジスタを製造する具体
的な製造方法として、半導体記憶回路部および/または
周辺回路部の複数の穴部のうち一方の穴部をレジストで
覆い、他方の穴部に複数の不純物のイオン注入をするこ
とにより異なるベースおよびエミッタを形成し、互いに
特性の異なるバイポーラ・トランジスタを形成すること
を特徴とするとするものである。
【0016】この発明の他の局面では、前記二つのそれ
ぞれの発明において、半導体記憶回路部および/または
周辺回路部のバイポーラ・トランジスタを製造する具体
的な製造方法として、半導体記憶回路部および/または
周辺回路部の複数の穴部を形成する半導体素子形成領域
のうち一方の領域をレジストで覆い、他方の領域にのみ
不純物のイオン注入を追加することによりコレクタ領域
の不純物濃度を変え異なるコレクタ領域を形成し、互い
に特性の異なるバイポーラ・トランジスタを形成するこ
とを特徴とするものである。
【0017】この発明の他の局面では、前記二つのそれ
ぞれの発明において、半導体記憶回路部および/または
周辺回路部のバイポーラ・トランジスタを製造する具体
的な製造方法として、半導体記憶回路部および/または
周辺回路部の複数の穴部を形成するための半導体素子形
成領域のうち一方の領域をレジストで覆い、他方の領域
に不純物のイオン注入を追加することによりコレクタ領
域中に高濃度層を設け異なるコレクタ層を形成し、互い
に特性の異なるバイポーラ・トランジスタを形成するこ
とを特徴とするものである。
【0018】この発明の他の局面では、前記二つのそれ
ぞれの発明において、半導体記憶回路部および/または
周辺回路部のバイポーラ・トランジスタを製造する具体
的な製造方法として、半導体記憶回路部および/または
周辺回路部の複数の穴部のうち一方の穴部をレジストで
覆い、他方の穴部に不純物のイオン注入をすることによ
り異なるコレクタを形成し、互いに特性の異なるバイポ
ーラ・トランジスタを形成することを特徴とするもので
ある。
【0019】この発明の他の局面では、前記二つのそれ
ぞれの発明において、半導体記憶回路部および/または
周辺回路部のバイポーラ・トランジスタを製造する具体
的な製造方法として、半導体記憶回路部および/または
周辺回路部の複数の穴部のうち一方の穴部から、イオン
注入または不純物拡散により形成されたベースにイオン
注入または不純物拡散をしてエミッタを形成し、他方の
穴部から、他の導伝型のウエルに囲まれた一の導伝型の
ウエルにイオン注入をしてエミッタを形成し、互いに特
性の異なるバイポーラ・トランジスタを形成するもので
ある。
【0020】また、この発明の他の発明による半導体装
置の製造方法は、半導体メモリを含む半導体記憶回路部
とこの半導体記憶回路部の周辺に配置された周辺回路部
とを有する半導体装置の製造において、半導体記憶回路
部において、異なる製造段階でレジストパターンを介し
て絶縁膜に選択的に穴部を設け、上記異なる製造段階に
それぞれ対応して、前記周辺回路部においてレジストパ
ターンを介して絶縁膜に選択的に複数の穴部を設け、前
記半導体記憶回路部および/または周辺回路部のこれら
複数の穴部の領域に互いに特性の異なるバイポーラ・ト
ランジスタを形成することを特徴とするものである。
【0021】さらに、この発明の他の発明による半導体
装置の製造方法は、半導体メモリを含む半導体記憶回路
部とこの半導体記憶回路部の周辺に配置された周辺回路
部とを有する半導体装置の製造において、前記周辺回路
部において、異なる製造段階でレジストパターンを介し
て絶縁膜に選択的に異なる穴部を設け、これら異なる穴
部の領域に互いに特性の異なるバイポーラ・トランジス
タを形成することを特徴とするものである。この場合、
好ましくは、半導体記憶回路部と周辺回路部のバイポー
ラ・トランジスタの製造について、穴部形成工程の外の
製造工程を可能なかぎり同時に平行して進めるものであ
る。
【0022】この発明の他の局面による半導体装置の製
造方法は、前記二つのそれぞれの発明において、半導体
記憶回路部および/または周辺回路部のバイポーラ・ト
ランジスタを製造する具体的な製造方法として、この発
明では、半導体記憶回路部および/または周辺回路部に
おいて、レジストパターンを介して絶縁膜に選択的に穴
部を設ける複数の異なる段階のうち、一の段階において
設けられた穴部にイオン注入または不純物拡散により一
のエミッタを形成し、他の段階において設けられた穴部
にイオン注入または不純物拡散により前記一のエミッタ
と異なるエミッタを形成し、互いに特性の異なるバイポ
ーラ・トランジスタを形成することを特徴とするもので
ある。
【0023】この発明の他の局面による半導体装置の製
造方法は、前記二つのそれぞれの発明において、半導体
記憶回路部および/または周辺回路部のバイポーラ・ト
ランジスタを製造する具体的な製造方法として、半導体
記憶回路部および/または周辺回路部において、レジス
トパターンを介して絶縁膜に選択的に穴部を設ける複数
の異なる段階のうち、一の段階において設けられた穴部
をレジストで覆い、他の段階において設けられた穴部に
不純物のイオン注入をすることにより異なるベースを形
成し、互いに特性の異なるバイポーラ・トランジスタを
形成することを特徴とするものである。
【0024】この発明の他の局面による半導体装置の製
造方法は、前記二つのそれぞれの発明において、半導体
記憶回路部および/または周辺回路部のバイポーラ・ト
ランジスタを製造する具体的な製造方法として、半導体
記憶回路部および/または周辺回路部において、レジス
トパターンを介して絶縁膜に選択的に穴部を設ける複数
の異なる段階のうち、一の段階において設けられた穴部
をレジストで覆い、他の段階において設けられた穴部に
不純物のイオン注入をすることにより異なるコレクタを
形成し、互いに特性の異なるバイポーラ・トランジスタ
を形成することを特徴とするものである。
【0025】この発明の他の局面による半導体装置の製
造方法は、前記二つのそれぞれの発明において、半導体
記憶回路部および/または周辺回路部のバイポーラ・ト
ランジスタを製造する具体的な製造方法として、半導体
記憶回路部および/または周辺回路部においてレジスト
パターンを介して絶縁膜に選択的に設けられた複数の穴
部のうち、一の段階において設けられた穴部において、
イオン注入または不純物拡散により形成されたベースに
イオン注入をしてエミッタを形成し、他の段階において
設けられた穴部において、他の導伝型のウエルに囲まれ
た一の導伝型のウエルにイオン注入をしてエミッタを形
成し、互いに特性の異なるバイポーラ・トランジスタを
形成することを特徴とするものである。さらに、この発
明の半導体装置は、上記いずれかに記載の半導体装置の
製造方法によって製造したことを特徴とするものであ
る。
【0026】
【発明の実施の形態】
実施の形態1.この発明の適用に好適な半導体装置とし
て、半導体記憶回路部(メモリ部)にスタテイック・ラ
ンダム・アクセス・メモリ(SRAM)を備えた場合を
例にとり、説明する。先ず、SRAMの回路の部分構成
と通常の製造プロセスについて述べる。
【0027】図4は、SRAMのメモリセルの等価回路
図である。図のように、SRAMのメモリセルは、ドラ
イバトランジスタQ1、Q2、アクセストランジスタQ
3、Q4、抵抗R1、R2の6素子で構成されている。
図中の符号I〜IVは、後に説明するこのメモリセルの
製造工程において形成される穴部I〜IVの、回路上に
おける対応位置を示している。図5〜図9は、このよう
なSRAMの製造プロセスを説明するための図である。
製造プロセスについて述べると先ず、図5(a)に示す
ように、p型基板101上にp型ウエル102及び分離
酸化膜103を形成する。この時、p型ウエル102の
形成は、熱拡散でもイオン注入でもよい。またp型基板
101とp型ウエル102との間にソフトエラー対策用
のn型の埋め込み層があってもよい。
【0028】次に、図5(b)に示すように、ゲート酸
化膜104、ゲート電極用のポリシリコン105および
レジストパターン106aを形成後、ドライバトランジ
スタQ1(またはQ2)のゲート電極と、ドライバトラ
ンジスタQ2(またはQ1)のドレイン領域とを接続す
るためのゲートコンタクト穴106(穴部I)を形成す
る。その後、図5(c)に示すように、レジスト106
aを除去し、ゲート電極形成用のポリシリコン(ポリサ
イド)107を形成後、ゲート電極のパターニングを行
う。
【0029】その後、図6(d)に示すように、ソース
およびドレイン領域109、n−領域110を形成後、
層間絶縁膜111を形成する。その後、ドライバ・トラ
ンジスタのソース領域を引き出すための開口である第1
ポリコンタクト穴112(穴部 II)を形成する。
【0030】その後、図6(e)に示すように、引き出
しパッド兼グランド配線となるポリサイド層113を形
成する。次に、図6(f)に示すように、層間絶縁膜1
14を形成する。その後、ドライバ・トランジスタのゲ
ート電極と高抵抗とを接続する第2ポリコンタクト穴1
15(穴部 III)を形成する。次に、図7(g)に示す
ように、高抵抗となるポリシリコン膜116を形成す
る。
【0031】その後、図7(h)に示すように、層間絶
縁膜117を形成する。次に、アクセス・トランジスタ
のドレイン領域とビット線とをつなぐ第1コンタクト穴
118(穴部 IV)を形成する。その後、図7(h)お
よび図7(i)に示すように、配線およびビット線とな
る配線層118aを形成する。なお、図7(h)は、他
の図とは部分的に異なる断面を示している。
【0032】以上説明したように、半導体メモリSRA
Mのメモリセル形成時には、レジストパターンを介して
絶縁層に選択的に、独立な4種の穴部、すなわち、ゲー
トコンタクト穴106(穴部 I)、第1ポリコンタクト
穴112(穴部 II)、第2ポリコンタクト穴115
(穴部 III)および第1コンタクト穴118(穴部 I
V)が形成される。
【0033】この半導体メモリ部、とくにMOSメモリ
の製造と並行して、バイポーラ・トランジスタを含む周
辺回路部を製造する。そして、半導体メモリ部において
レジストパターンを介して絶縁膜に選択的に穴部を設け
る一の製造工程と同時に、周辺回路部においてもレジス
トパターンを介して絶縁膜に同時に複数の穴部を設け、
この半導体記憶回路部および/または周辺回路部の複数
の穴部の領域に互いに特性の異なるバイポーラ・トラン
ジスタを形成する。
【0034】また、半導体メモリ部においてレジストパ
ターンを介して絶縁膜に選択的に穴部を設ける複数の異
なる製造段階に合わせて、周辺回路部においてもレジス
トパターンを介して絶縁膜に複数の穴部を設け、この半
導体記憶回路部および/または周辺回路部における製造
段階の異なる複数の穴部の領域に互いに特性の異なるバ
イポーラ・トランジスタを形成する。
【0035】このように、周辺回路部におけるバイポー
ラ・トランジスタ製造の穴部の形成を、メモリ部におけ
る各4種の穴部のいずれかの形成と同時並行的に、兼用
して形成し、特性の異なるバイポーラ・トランジスタを
製造する。
【0036】以下に、メモリセル部(半導体記憶回路
部)の製造における各々の穴部の形成工程と対応して、
メモリセル部および/または周辺回路部に形成するバイ
ポーラ・トランジスタの製造方法について説明する。先
ず初めに、メモリセル部における穴部の形成工程と対応
して、周辺回路部に形成するバイポーラ・トランジスタ
の製造方法について説明する。なお、メモリセル部の穴
部におけるバイポーラ・トランジスタの製造方法につい
ては、他の実施の形態として最後に説明する。 (I)ゲートコンタクト穴(穴部 I)に合わせたバイポ
ーラ・トランジスタの製造方法 図8(a)〜(c)は、この発明の実施の形態1のバイ
ポーラ・トランジスタの製造プロセスを示す図である。
製造のプロセスを述べると、先ず図8(a)に示すよう
に、p型基板101の上にn型ウエル119及び分離酸
化膜103を形成する。このn型ウエル119の形成
は、熱拡散でもイオン注入でもよい。なおまた、この実
施例では、n型ウエル119の中にバイポーラ・トラン
ジスタを形成する場合について述べるが、エピタキシャ
ル層およびn+埋め込み層中にバイポーラ・トランジス
タを形成する場合でもよい。
【0037】その後、ベース形成部分が開口したレジス
トパターン120を形成後、p型不純物、例えばホウ素
Bのイオン注入により真性ベース(リンクベース)層1
21を形成する。その後、図8(b)に示すように、ゲ
ート電極用のポリシリコンと同様にポリシリコン105
を形成した後、メモリセル部のゲートコンタクト穴10
6(穴部I)の開口時に、エミッタ形成部の開口106
を形成する。その後、この穴部分にn型やp型の不純物
注入を行なってもよい。
【0038】その後、図8(c)に示すように、ゲート
電極に用いるポリシリコン(ポリサイド)によりエミッ
タ電極107を形成する。なお、真性ベース121は、
開口106を形成した後にイオン注入で形成してもよ
い。またエミッタ122は開口106の形成後に、イオ
ン注入で形成してもよく、またポリサイド107からの
不純物拡散により形成してもよい。その後、CMOSプ
ロセスで、n+S/D(ソース/ドレイン)を形成する
時に、同時に周辺回路部でコレクタ引出部109を形成
し、またp+S/D(ソース/ドレイン)を注入する時
に、同時にベース引出部123を形成する。
【0039】次に、図9は、CMOSプロセスでのMO
Sトランジスタの製造工程の一部と図8(a)における
バイポーラ・トランジスタの製造工程の一部とを合わせ
示した図である。図9(a),(b)に示すように、C
MOSプロセスでは、NMOSトランジスタQ5および
PMOSトランジスタQ6をつくる。図9(a)に示す
ように、NMOSトランジスタQ5の形成のときにレジ
ストパターン120を介して、しきい値電圧調整のため
のイオン注入を行う。一方、図9(a),(b)に示す
バイポーラ・トランジスタT1では、レジストパターン
120を介してベース121形成のためのイオン注入を
行う。この製造工程において、両方のレジスト120の
形成を同時に兼用して行うことができる。このようにす
れば、この場合SRAMのCMOSフローと同じマスク
枚数でバイポーラ・トランジスタを形成することができ
る。
【0040】(II)第1ポリコンタクト穴(穴部 II)
の形成に合わせたバイポーラ・トランジスタの製造方法 図10(a)〜(c)は、この発明の実施の形態1の他
のバイポーラ・トランジスタの製造プロセスを示す図で
ある。製造のプロセスを述べると、先ず図10(a)に
示すように、p型基板101の上にn型ウエル119及
び分離酸化膜103を形成する。このn型ウエル119
の形成は、熱拡散でもイオン注入でもよい。なおまた、
この実施例では、n型ウエル119の中にバイポーラ・
トランジスタを形成する場合について述べるが、エピタ
キシャル層およびn+埋め込み層中にバイポーラ・トラ
ンジスタを形成する場合でもよい。
【0041】その後、コレクタ引出部109およびベー
ス引出部123を形成後、ベース形成部が開口したレジ
ストパターン124を形成して、p型不純物、例えばホ
ウ素Bのイオン注入により真性ベース(リンクベース)
層121を形成する。その後、図10(b)に示すよう
に、層間絶縁膜111を形成した後、メモリセル部の第
1ポリコンタクト穴112(穴部 II)の開口時に、エ
ミッタ形成部の開口112を形成する。その後、この穴
部分にn型やp型の不純物注入を行なってもよい。
【0042】その後、図10(c)に示すように、グラ
ンド配線に用いるのポリサイドによりエミッタ電極11
3を形成する。なお、真性ベース121は、開口112
を形成した後にイオン注入を行って形成してもよい。ま
たエミッタ122は、 開口112の形成後に、イオン
注入で形成してもポリサイド113からの不純物拡散に
より形成してもよい。
【0043】また、図11は、CMOSプロセスでのト
ランジスタの製造工程の一部と図8(a)におけるバイ
ポーラ・トランジスタの製造工程の一部とを合わせ示し
た図である。図11(a)に示すように、CMOSプロ
セスにおけるPMOSトランジスタQ6の形成では、レ
ジストパターン120を介して、p−イオン注入を行
う。図11(a),(b)に示すバイポーラ・トランジ
スタT3では、レジストパターン120を介してベース
121形成のためのイオン注入を行う。この製造工程に
おいて、両方のレジスト120の形成を同時に兼用して
行うことができる。このようにすれば、この場合SRA
MのCMOSフローと同じマスク枚数でバイポーラ・ト
ランジスタを形成することができる。
【0044】なお、先に図9に基づいて説明したのと同
様に、この実施の形態においても、バイポーラ・トラン
ジスタの製造におけるレジストパターン124は、NM
OSトランジスタの製造におけるしきい値電圧調整用の
注入のためのレジストパターンと同一の製造工程で形成
し、兼用することができる。このようにすると、この場
合CMOSフローと同じマスク枚数でバイポーラ・トランジ
スタを形成することができる。
【0045】(III)第2ポリコンタクト穴(穴部 II
I)の形成に合わせたバイポーラ・トランジスタの製造
方法 図12(a)〜(c)は、この発明の実施の形態1の他
のバイポーラ・トランジスタの製造プロセスを示す図で
ある。製造のプロセスを述べると、先ず図12(a)に
示すように、p型基板101の上にn型ウエル119及
び分離酸化膜103を形成する。このn型ウエル2の形
成は、熱拡散でもイオン注入でもよい。なおまた、この
実施例では、n型ウエル2の中にバイポーラ・トランジ
スタを形成する場合について述べるが、エピタキシャル
層およびn+埋め込み層中にバイポーラ・トランジスタ
を形成する場合でもよい。
【0046】その後、コレクタ引出部109およびベー
ス引出部123を形成後、ベース形成部が開口したレジ
ストパターン125を形成する。続いて、p型不純物、
例えばホウ素Bのイオン注入により真性ベース(リンク
ベース)層121を形成する。
【0047】その後、図12(b)に示すように、層間
絶縁膜114を形成後、メモリセル部の第2ポリコンタ
クト穴115(穴部 III)の開口時に、エミッタ形成部
の開口115を形成する。その後、この穴部分にn型や
p型の不純物注入を行なってもよい。
【0048】続いて、図12(c)に示すように、高抵
抗および電源配線に用いるポリシリコンによりエミッタ
電極116を形成する。なお、真性ベース121は、開
口115形成後にイオン注入を行って形成してもよい。
またエミッタ122は、開口115を形成の後、イオン
注入で形成してもポリシリコン116からの不純物拡散
により形成してもよい。
【0049】なお、先に図9および図11に基づいて説
明したのと同様に、この実施の形態においても、バイポ
ーラ・トランジスタの製造におけるレジストパターン1
25は、NMOSトランジスタの製造におけるしきい値
電圧調整用の注入や、PMOSトランジスタのp−注入のレ
ジストパターンと同一の製造工程で形成し、兼用するこ
とができる。このようにすると、この場合SRAMのC
MOSフローと同じマスク枚数でバイポーラ・トランジ
スタを形成することができる。
【0050】(IV)第1コンタクト穴(穴部 IV)の形
成に合わせたバイポーラ・トランジスタの製造方法 図13(a)〜(c)は、この発明の実施の形態1の他
のバイポーラ・トランジスタの製造方法を示す図であ
る。製造のプロセスを述べると、先ず図13(a)に示
すように、p型基板101の上にn型ウエル119及び
分離酸化膜103を形成する。このn型ウエル119の
形成は、熱拡散でもイオン注入でもよい。なおまた、こ
の実施例では、n型ウエル119の中にバイポーラ・ト
ランジスタを形成する場合について述べるが、エピタキ
シャル層およびn+埋め込み層中にバイポーラ・トラン
ジスタを形成する場合でもよい。
【0051】その後、メモリセル部でn+S/D(ソー
ス/ドレイン)の形成時に、この実施の形態のコレクタ
引出部109及びエミッタ128を形成し、また周辺回
路部でp+S/D(ソース/ドレイン)の注入時に、こ
の実施の形態のベース引出部123を形成する。その
後、ベース形成部が開口したレジストパターン126を
形成した後、p型不純物、例えばホウ素Bのイオン注入
により真性ベース(リンクベース)層121を形成す
る。
【0052】その後、図13(b)に示すように、層間
絶縁膜117の形成後、メモリセル部の第1コンタクト
穴118(穴部 IV)の形成と同時に、エミッタ12
8、ベース引出部123、コレクタ109への各コンタ
クト穴118を形成する。なお、このコンタクト穴11
8の形成時に、この穴118からn型やp型の不純物注
入を行なってもよい。次に図13(c)に示すように、
コンタクト穴118を含め配線層118aを形成する。
【0053】なお、図9および図11に基づいて説明し
たのと同様に、この実施の形態においても、バイポーラ
・トランジスタの製造におけるレジストパターン126
は、NMOSトランジスタの製造におけるしきい値電圧
調整用の注入やPMOSトランジスタのp−注入のレジスト
パターンと同一の製造段階で形成し、兼用することがで
きる。このようにすると、この場合CMOSフローと同じマ
スク枚数でバイポーラ・トランジスタを形成することが
できる。
【0054】図25は、以上に述べた図5ないし7のS
RAMの製造プロセスと図8、図10、図12および図
13のバイポーラ・トランジスタの製造プロセスとを比
較対照して示したものである。SRAMの穴部の形成工
程とバイポーラ・トランジスタの穴部の形成工程の関係
が示されているほか、他の工程も出来るだけ同一工程と
し、工程数の増加を抑制していることがわかる。
【0055】このようにして、SRAMプロセスフロー
内において各々のコンタクトの形成工程でバイポーラ・
トランジスタが形成できる。以上は周辺回路部でのバイ
ポーラ・トランジスタの形成として説明したが、同様の
形成方法がメモリセル部でのバイポーラ・トランジスタ
の形成にも適用できる。必要な場合、p型とn型を置き
換えて考えればよい。具体的に、メモリセル部における
バイポーラ・トランジスタの形成方法については、他の
実施の形態として最後に説明する。これを含めてこのメ
モリセル部および/または周辺回路部における特性の異
なるバイポーラ・トランジスタの形成としては、幾つか
の態様がある。まず第1には、メモリセル部の一つの穴
工程に合わせ、これと同時に、周辺回路部で穴工程を行
い、メモリセル部および/または周辺回路部それぞれの
開口領域に互いに特性の異なるバイポーラ・トランジス
タを同時並行的に形成する方法がある。次に、メモリセ
ル部の複数の段階の穴工程に合わせ、周辺回路部でも対
応する複数段階で穴の開口を行い、メモリセル部および
/または周辺回路部それぞれの開口領域に互いに特性の
異なるバイポーラ・トランジスタを形成する方法があ
る。ここで、ぞれぞれの穴工程で注入条件等を変えるこ
とにより、エミッタ、ベース、コレクタのプロファイル
を変え、特性の異なるバイポーラ・トランジスタを製造
することがができる。
【0056】さらには、メモリセル部の穴工程と周辺回
路部の穴工程が同時でなくても、レジストパターンの形
成、層間絶縁膜の形成、イオン注入、不純物拡散などの
いずれかを、メモリセル部と周辺回路部とで同時並行的
に行う方法がある。
【0057】この発明では、図1に示す様な電流増幅率
(hFE)と耐圧(BVces、BVceo)の関係において、図示
A点のような高耐圧で低電流増幅率のプロセス条件と、
図示B点のような高電流増幅率で低耐圧のプロセス条件
とを同時に形成し、複数のバイポーラ・トランジスタを
含む半導体装置の中で、各々の回路ごとに適した特性の
バイポーラ・トランジスタを製造しようとするものであ
る。この場合、バイポーラ・トランジスタの特性は、回
路の必要性に応じ何種類形成してもよい。
【0058】このような多種類の特性のバイポーラ・ト
ランジスタを形成する方法としては、サイズの変化によ
る特性の変化とは別に、不純物濃度のプロファイルを変
える方法がある。例えば、図3(a)に示すようにエミ
ッタ部のプロファイルを変え2種類以上のバイポーラ・
トランジスタを形成することができる。また別の方法と
しては、図3(b)に示すようにベース部のプロファイ
ルを変え2種類以上のバイポーラ・トランジスタを形成
することができる。また、その他の方法としては、図3
(c)に示すように、コレクタ部のプロファイルを変え
2種類以上のバイポーラ・トランジスタを形成してもよ
い。なお、以上の例では、npn型バイポーラ・トラン
ジスタを形成する場合について説明したが、これはpn
p型のバイポーラ・トランジスタを形成する場合であっ
てもよい。さらにまた、一つの半導体装置のなかにnp
n型とpnp型の両方のバイポーラ・トランジスタを同
時並行的に形成する場合であってもよい。以下に、この
ような特性の異なる複数のバイポーラ・トランジスタの
個々の製造方法について説明する。
【0059】実施の形態2.図14(a)〜(c)は、
この発明の実施の形態2のバイポーラ・トランジスタの
製造方法を示す図である。製造のプロセスを述べると、
先ず図14(a)に示すように、両方のトランジスタ
A、Bの領域とも、p型基板1の上にn型ウエル2及び
分離酸化膜3を形成する。このn型ウエル2の形成は、
熱拡散でもイオン注入でもよい。なおまた、この実施例
では、バイポーラ・トランジスタをn型ウエル2の中に
形成する場合について述べるが、これはエピタキシャル
層およびn+埋め込み層中に形成する場合でもよい。
【0060】その後、それぞれの領域A、Bに、コレク
タ引出部4、ベース引出部5および真性ベース層(ある
いはリンクベース層)6を形成する。さらに、層間絶縁
膜7を形成した後、エミッタ部の開口8を形成する。
【0061】その後、図14(b)に示すように、領域
A側には、レジストパターン9を形成して、エミッタの
濃度が相対的に薄く高耐圧で低hFEのバイポーラ・トラ
ンジスタAを得るようにする。一方、領域B側はn型不
純物、例えばひ素Asのイオン注入を行いエミッタ10
を形成する。
【0062】その後、図14(c)に示すように、領域
Aからレジストパターン9を除去し、領域A、B両方に
エミッタ電極11を形成する。なお、この時エミッタ電
極11はポリシリコンでもポリサイドでも良い。次に、
領域Aにはエミッタ12を形成する。このエミッタ12
は、イオン注入で形成してもエミッタ電極11からの不
純物拡散で形成しても良い。領域Bにはエミッタ10が
すでに形成されている。
【0063】このような製造方法によると、トランジス
タBのエミッタ10がイオン注入による分、トランジス
タAのエミッタ12より高濃度である為、2種類の特性
のバイポーラ・トランジスタができる。このような製造
方法によれば、共通の製造プロセスで同時並行的に、特
性の異なるバイポーラ・トランジスタを製造することが
できる。
【0064】実施の形態3.図15(a)〜(c)は、
この発明の実施の形態3のバイポーラ・トランジスタの
製造方法を示す図である。製造のプロセスを述べると、
先ず図15(a)に示すように、両方のトランジスタ
C、Dの領域とも、p型基板1の上にn型ウエル2及び
分離酸化膜3を形成する。このn型ウエル2の形成は、
熱拡散でもイオン注入でもよい。なおまた、この実施例
では、n型ウエル2の中にバイポーラ・トランジスタを
形成する場合について述べるが、エピタキシャル層およ
びn+埋め込み層中にバイポーラ・トランジスタを形成
する場合でもよい。
【0065】その後、それぞれの領域C、Dに、コレク
タ引出部4、ベース引出部5および真性ベース層(ある
いはリンクベース層)6を形成する。さらに、層間絶縁
膜7を形成した後、エミッタ部の開口8を形成する。
【0066】その後、図15(b)に示すように、両方
の領域C、Dともポリシリコンまたはポリサイド層13
を形成し、エミッタ電極形成用の層とする。次に、領域
Cにレジストパターン14を形成する。なお、このレジ
ストパターンの形成は、エミッタ電極をポリサイドとす
る場合には、下層ポリシリコンの形成後でもポリサイド
の形成後でもよい。次に、領域D側にn型不純物のイオ
ン、たとえば砒素Asの注入を行う。
【0067】その後、図15(c)に示すように、領域
Cのレジストパターンを除去し、領域Cにエミッタ電極
11及びエミッタ12を形成し、領域Dにエミッタ電極
15及びエミッタ10を形成する。なお、この時領域C
のエミッタ12の形成はエミッタ電極11からの拡散で
形成しても、エミッタ電極形成前のイオン注入で形成し
てもよい。トランジスタC側は、エミッタの濃度が薄
く、高耐圧で低hFEのバイポーラ・トランジスタとな
る。
【0068】一方、トランジスタDにおいては、エミッ
タ電極15からの拡散がイオン注入分だけ多いため、ト
ランジスタDのエミッタ10がトランジスタCのエミッ
タ12より高濃度となり、2種類の特性のバイポーラ・
トランジスタC、Dが形成される。
【0069】以上のように、この製造方法によれば、共
通の製造プロセスで同時並行的に、特性の異なるバイポ
ーラ・トランジスタCおよびDを製造することができ
る。この実施の形態では、エミッタ電極の製造方法が他
の実施例と異なっている点に特色がある。
【0070】なお、図15(b)において、ポリシリコ
ン13をドープト・ポリシリコンとし、その不純物濃度
を予め変えておくことにより、ここから拡散で形成され
るエミッタの濃度プロファイルを変えることができる。
これにより特性の異なるバイポーラ・トランジスタを得
ることができる。
【0071】実施の形態4.図16(a)〜(d)は、
この発明の実施の形態4のバイポーラ・トランジスタの
製造方法を示す図である。製造のプロセスを述べると、
先ず図16(a)は、図15(a)と同じである。次
に、図16(b)において、ポリシリコン13をノンド
ープト・ポリシリコンとし、ポリシリコン13を形成の
後、領域E、Fの全面にわたりn型不純物、たとえばひ
素Asを注入し、ポリシリコン13の濃度を所望の値に
する。
【0072】次に、図16(c)に示すように、領域E
にレジストパターン14を形成し、領域F側にさらにn
型不純物、たとえばひ素Asを注入し、領域F側のポリ
シリコン13の濃度を領域E側とは異なる値にする。そ
の後の図16(d)のプロセスは実施の形態3の図15
(c)と同様である。このようにイオン注入を2回行う
方法によれば、それぞれのトランジスタのエミッタ・プ
ロファイルを制御でき、特性の異なるバイポーラ・トラ
ンジスタを製造することができる。
【0073】実施の形態5.図17(a)〜(c)は、
この発明の実施の形態5のバイポーラ・トランジスタの
製造方法を示す図である。製造のプロセスを述べると、
先ず図17(a)に示すように、両方のトランジスタ
G、Hの領域とも、p型基板1の上にn型ウエル2及び
分離酸化膜3を形成する。このn型ウエル2の形成は、
熱拡散でもイオン注入でもよい。なおまた、この実施例
では、n型ウエル2の中にバイポーラ・トランジスタを
形成する場合について述べるが、エピタキシャル層およ
びn+埋め込み層中にバイポーラ・トランジスタを形成
する場合でもよい。
【0074】その後、それぞれの領域G、Hに、コレク
タ引出部4、ベース引出部5および真性ベース層(ある
いはリンクベース層)6を形成する。さらに、層間絶縁
膜7を形成した後、一方のバイポーラ・トランジスタG
の領域にのみエミッタ部の開口8を形成する。
【0075】その後、図17(b)に示すように、領域
Gに、エミッタ電極11及びエミッタ12を形成する。
この場合エミッタ12の形成はイオン注入でもエミッタ
電極11からの拡散でもよい。このようにして一方のバ
イポーラ・トランジスタGを形成した後、両方の領域
G、Hに層間絶縁膜16を形成し、さらにその後、他方
のバイポーラ・トランジスタHのエミッタ部の開口17
を形成する。
【0076】その後、図17(c)に示すように、トラ
ンジスタHの方に、エミッタ電極18およびエミッタ1
9を形成する。この場合エミッタ19の形成は、イオン
注入でもエミッタ電極18からの拡散でもよい。
【0077】この実施の形態では、エミッタとなる層1
1と18が、それぞれ別のプロセスで形成されている。
このようなプロセスにすると、両方のトランジスタG、
Hのそれぞれのエミッタ12、19が全く独立に形成さ
れるため、特性の異なる2種類のバイポーラ・トランジ
スタを形成することができる。
【0078】図26は、以上に述べた図14、図15お
よび図17のバイポーラ・トランジスタの製造プロセス
を比較対照して示したものである。バイポーラ・トラン
ジスタの穴部の形成工程(エミッタ用開口)の関係が示
されているほか、他の工程も出来るだけ同一工程とし、
工程数の増加を抑制していることがわかる。
【0079】実施の形態6.図18(a)〜(c)は、
この発明の実施の形態6のバイポーラ・トランジスタの
製造方法を示す図である。製造のプロセスを述べると、
先ず図18(a)に示すように、両方のトランジスタ
I、Jの領域とも、P型基板1の上にn型ウエル2及び
分離酸化膜3を形成する。このn型ウエル2の形成は、
熱拡散でもイオン注入でもよい。なおまた、この実施の
形態では、n型ウエル2の中にバイポーラ・トランジス
タを形成する場合について述べるが、エピタキシャル層
およびn+埋め込み層中にバイポーラ・トランジスタを
形成する場合でもよい。
【0080】その後、それぞれの領域I、Jに、コレク
タ引出部4、ベース引出部5および真性ベース層(ある
いはリンクベース層)6を形成する。その後、図18
(b)に示すように、領域J側のベース領域のみ開口し
たレジストパターン20を形成し、領域J側にp型不純
物、例えばホウ素BF2等の追加注入を行い、厚いベース
層21を形成する。
【0081】その後、図18(c)に示すように、全面
に層間絶縁膜7を形成し、それぞれ領域I、Jにエミッ
タ部を開口した後、それぞれエミッタ電極11及びエミ
ッタ12を形成する。なお、この時エミッタ電極11は
ポリシリコンでもポリサイドでもよく、又、エミッタ1
2は、イオン注入で形成してもエミッタ電極11からの
不純物拡散で形成してもよい。
【0082】このようにすると、トランジスタJのベー
ス21がトランジスタIのべース6よりも高濃度となる
為、特性の異なる2種類のバイポーラ・トランジスタを
形成することができる。
【0083】なお、この実施の形態の図18(a)にお
ける真性ベース層6の形成を、例えばNMOSトランジ
スタのしきい値電圧調整用の注入を用い、これらを同時
に行うことができる。また、図18(b)における厚い
ベース層21の形成のためのイオン注入を、周辺回路
部、例えばPMOSトランジスタの製造におけるp−注
入を用い、これらを同時に行うことができる。このよう
にすれば、製造工程を増やさず、SRAM等の他の回路
の製造と同時並行的に、特性の異なるバイポーラ・トラ
ンジスタを製造することができる。
【0084】実施の形態7.図19(a)〜(c)は、
この発明の実施の形態7のバイポーラ・トランジスタの
製造方法を示す図である。製造のプロセスを述べると、
先ず図19(a)に示すように、両方のトランジスタ
K、Lの領域とも、P型基板1の上にn型ウエル2及び
分離酸化膜3を形成する。このn型ウエル2の形成は、
熱拡散でもイオン注入でもよい。なおまた、この実施の
形態では、n型ウエル2の中にバイポーラ・トランジス
タを形成する場合について述べるが、エピタキシャル層
およびn+埋め込み層中にバイポーラ・トランジスタを
形成する場合でもよい。
【0085】その後、それぞれの領域K、Lに、コレク
タ引出部4、ベース引出部5および真性ベース層(ある
いはリンクベース層)6を形成する。さらに、層間絶縁
膜7を形成した後、エミッタ部の開口8を形成する。
【0086】その後、図19(b)に示すように、領域
L側のみ開口したレジストパターン22を形成し、領域
Lにp型不純物、例えばボロンBF2等の注入を行い、エ
ミッタ開口部の下に厚いベース層23を形成する。
【0087】その後、図19(c)に示すように、両方
のトランジスタK、Lにエミッタ電極11及びエミッタ
12を形成する。この時エミッタ電極11はポリシリコ
ンでもポリサイドでも良い。また、エミッタ12は、イ
オン注入で形成してもエミッタ電極11からの不純物拡
散で形成してもよい。
【0088】このような製造プロセスによれば、トラン
ジスタLのベース23がトランジスタKのべース6より
も高濃度となる為、2種類の特性のバイポーラ・トラン
ジスタを形成することができる。この実施例では、エミ
ッタ開口部からベースのイオン注入を行うことが特色で
ある。
【0089】実施の形態8.図20(a)〜(c)は、
この発明の実施の形態8のバイポーラ・トランジスタの
製造方法を示す図である。製造のプロセスを述べると、
先ず図20(a)に示すように、両方のトランジスタ
M、Nの領域とも、p型基板1の上にn型ウエル2及び
分離酸化膜3を形成する。このn型ウエル2の形成は、
熱拡散でもイオン注入でもよい。なおまた、この実施例
では、n型ウエル2の中にバイポーラ・トランジスタを
形成する場合について述べるが、エピタキシャル層およ
びn+埋め込み層中にバイポーラ・トランジスタを形成
する場合でもよい。
【0090】その後、それぞれの領域M、Nに、コレク
タ引出部4、ベース引出部5を形成する。次に、バイポ
ーラ・トランジスタNのリンクベース層となり、かつバ
イポーラ・トランジスタMの真性ベース層となるベース
層24を形成する。
【0091】その後、図20(b)に示すように、層間
絶縁膜7を形成し、エミッタ部の開口8を形成する。そ
して、トランジスタNのみ開口したレジストパターン2
5を形成する。その後、トランジスタNに、p型不純
物、例えばボロンBのイオン注入により真性ベース層2
6を形成する。その後、n型不純物、例えばひ素Asの
イオン注入によりエミッタ27を形成する。
【0092】その後、図20(c)に示すように、領域
Mのレジスト25を除き、両方のトランジスタM、N
に、エミッタ電極11を形成する。次に、トランジスタ
M側のエミッタ28をエミッタ電極11からの不純物拡
散で形成する。この時エミッタ電極11はポリシリコン
でもポリサイドでもよい。
【0093】このような製造プロセスによると、トラン
ジスタM、Nのエミッタ27、28はそれぞれ別のプロ
セスで形成され、またぞれぞれの真性ベース26、24
が別個に独立して形成されるため、特性の異なる2種類
のバイポーラ・トランジスタを形成することができる。
【0094】図27は、以上に述べた図18、図19お
よび図20のバイポーラ・トランジスタの製造プロセス
を比較対照して示したものである。バイポーラ・トラン
ジスタの穴部の形成工程(エミッタ用開口)の関係が示
されているほか、他の工程も出来るだけ同一工程とし、
工程数の増加を抑制していることがわかる。
【0095】実施の形態9.図21(a)〜(b)は、
この発明の実施の形態9のバイポーラ・トランジスタの
製造方法を示す図である。製造のプロセスを述べると、
先ず図21(a)に示すように、両方のトランジスタ
P、Qの素子形成領域とも、p型基板1の上にn型ウエ
ル2及び分離酸化膜3を形成する。このn型ウエル2の
形成は、熱拡散でもイオン注入でもよい。なおまた、こ
の実施例では、n型ウエル2の中にバイポーラ・トラン
ジスタを形成する場合について述べるが、エピタキシャ
ル層およびn+埋め込み層中にバイポーラ・トランジス
タを形成する場合でもよい。
【0096】その後、領域Q側のバイポーラ・トランジ
スタ形成部が開口したレジストパターン29を形成し、
この領域Qにn型不純物、例えばリンのイオン注入を行
い、高濃度のコレクタ領域30を形成する。
【0097】その後、図21(b)に示すように、それ
ぞれの領域P、Qに、コレクタ引出部4、ベース引出部
5および真性ベース層(あるいはリンクベース層)6を
形成する。さらに、層間絶縁膜7を形成した後、エミッ
タ部の開口を形成する。次に、両方の領域P、Qにエミ
ッタ電極11およびエミッタ12を形成する。この時エ
ミッタ電極11はポリシリコンでもポリサイドでもよ
い。また、エミッタ12は、イオン注入で形成してもエ
ミッタ電極11からの不純物拡散で形成してもよい。
【0098】このように形成すると、トランジスタQの
コレクタ30がトランジスタPのコレクタ2よりも高濃
度となるため、特性の異なる2種類のバイポーラ・トラ
ンジスタを形成することができる。なお、この方法はエ
ピタキシャル層及びn+埋めこみ層を用いておこなうこ
ともでき、その場合はエピ層の濃度を変えて特性の異な
るバイポーラ・トランジスタを得ることがきでる。
【0099】実施の形態10.図22(a)〜(b)
は、この発明の実施の形態10のバイポーラ・トランジ
スタの製造方法を示す図である。製造のプロセスを述べ
ると、先ず図22(a)に示すように、両方のトランジ
スタR、Sの素子形成領域とも、p型基板1の上にn型
ウエル2及び分離酸化膜3を形成する。このn型ウエル
2の形成は、熱拡散でもイオン注入でもよい。なおま
た、この実施例では、n型ウエル2の中にバイポーラ・
トランジスタを形成する場合について述べるが、エピタ
キシャル層およびn+埋め込み層中にバイポーラ・トラ
ンジスタを形成する場合でもよい。
【0100】その後、領域S側のバイポーラ・トランジ
スタ形成部が開口したレジストパターン31を形成した
後、領域Sにn型不純物、たとえばリンPのイオン注入
により、領域S側のベース形成領域の下に高濃度なn型
のコレクタ層32を形成する。
【0101】その後、図22(b)に示すように、領域
R側のレジスト31を除き、それぞれの領域R、Sに、
コレクタ引出部4、ベース引出部5および真性ベース層
(あるいはリンクベース層)6を形成する。さらに、両
方の領域R、Sとも層間絶縁膜7を形成した後、エミッ
タ部の開口を形成する。
【0102】その後、両方の領域R、Sに、エミッタ電
極11及びエミッタ12を形成する。この時、エミッタ
12の形成はエミッタ電極11からの拡散で形成して
も、エミッタ電極形成前のイオン注入で形成してもよ
い。こうして2種類のトランジスタを形成する。
【0103】このようにすると、バイポーラ・トランジ
スタSでは、コレクタ部にバイポーラ・トランジスタR
のコレクタ2よりも高濃度なn型のコレクタ32がある
ため、特性の異なる2種類のバイポーラ・トランジスタ
R,Sを形成することができる。
【0104】なお、この実施の形態の図22(a)にお
ける高濃度のn層32の形成を、コレクタ抵抗低減のた
めの導電層の形成プロセスと同時に行い、あるいはコレ
クタ抵抗低減のための導伝層と兼用することができる。
このようにすれば、製造工程を増やさず、他の回路の製
造と同時並行的なプロセスで、特性の異なるバイポーラ
・トランジスタを製造することができる。
【0105】なおまた、この実施の形態の図22(a)
における高濃度のn層32の形成を、PMOSトランジ
スタ形成部のn+分離層の注入と同時に行うことがで
き、両方の注入を兼用することができる。このようにす
れば、製造工程を増やさず、他の回路の製造と同時並行
的なプロセスで、特性の異なるバイポーラ・トランジス
タを製造することができる。
【0106】実施の形態11.図23(a)〜(c)
は、この発明の実施の形態11のバイポーラ・トランジ
スタの製造方法を示す図である。製造のプロセスを述べ
ると、先ず図23(a)に示すように、両方のトランジ
スタT、Uの領域とも、p型基板1の上にn型ウエル2
及び分離酸化膜3を形成する。このn型ウエル2の形成
は、熱拡散でもイオン注入でもよい。なおまた、この実
施例では、n型ウエル2の中にバイポーラ・トランジス
タを形成する場合について述べるが、エピタキシャル層
およびn+埋め込み層中にバイポーラ・トランジスタを
形成する場合でもよい。
【0107】その後、それぞれの領域T、Uに、コレク
タ引出部4、ベース引出部5および真性ベース層(ある
いはリンクベース層)6を形成する。その後、図23
(b)に示すように、層間絶縁膜7を形成した後、エミ
ッタ部の開口8を形成する。その後、領域U側が開口し
たレジストパターン33を形成した後、領域Uにn型不
純物のイオン注入を行い、ベース層6の下に高濃度なn
型領域34を形成する。
【0108】その後、図23(c)に示すように、両方
のトランジスタT、Uに、エミッタ電極11及びエミッ
タ12を形成する。この時エミッタ電極11はポリシリ
コンでもポリサイドでも良い。また、エミッタ12は、
イオン注入で形成してもエミッタ電極11からの不純物
拡散で形成してもよい。
【0109】このような製造プロセスによると、バイポ
ーラ・トランジスタU側ではコレクタ部にバイポーラ・
トランジスタTのコレクタ2よりも高濃度なn層34が
あるため、特性の異なる2種類のバイポーラ・トランジ
スタを形成することができる。
【0110】図28は、以上に述べた図21、図22お
よび図23のバイポーラ・トランジスタの製造プロセス
を比較対照して示したものである。バイポーラ・トラン
ジスタの穴部の形成工程(エミッタ用開口)の関係が示
されているほか、他の工程も出来るだけ同一工程とし、
工程数の増加を抑制していることがわかる。
【0111】以上述べた実施の形態2〜11の図14〜
23では、それぞれ特性の異なる一対のバイポーラ・ト
ランジスタの製造方法について述べた。しかし、特性の
異なる一対のバイポーラ・トランジスタの製造の組み合
わせは、上記図示の組み合わせに限られず、上記各図の
中のそれぞれのバイポーラ・トランジスタの他の適当な
組み合わせも考えられる。さらには、エミッタ、ベー
ス、コレクタの二つ以上が相互に異なるように製造する
ことも可能である。
【0112】実施の形態12.図24(a)〜(c)
は、この発明の実施の形態12のバイポーラ・トランジ
スタの製造方法を示す図である。製造のプロセスを述べ
ると、先ず、図24(a)に示すように、p型基板1上
に分離酸化膜3を形成した後、メモリセル部でソフトエ
ラー対策用として用いるn−埋めこみ層35をバイポー
ラ・トランジスタ形成部に形成する。
【0113】その後、図24(b)に示すように、nウ
エル36とこのnウエル36に囲まれたpウエル37を
形成する。その後、図24(c)に示すように、NMO
Sトランジスタのn+S/D(ソースおよびドレイン)
形成時にコレクタ引出部4およびエミッタ38を、PM
OSトランジスタのp+S/D形成時にベース引出部5
を形成する。
【0114】このように、SRAM製造のプロセスに合
わせ、ボトムn層をコレクタとし、pウエルをベースと
し、メモリセル部でのn+S/D(ソース/ドレイン)
形成と合わせてエミッタを形成することにより、耐圧の
高いバイポーラ・トランジスタを形成することができ
る。この製造方法を、上述した他の実施の形態のバイポ
ーラ・トランジスタの製造方法と併用すれば、ぞれぞれ
互いに特性の異なるバイポーラ・トランジスタが得られ
る。
【0115】実施の形態13.図29は、この発明の実
施の形態13におけるSRAMのメモリセルの等価回路
図である。図に示すように、このSRAMのメモリセル
は、NMOS型のドライバトランジスタQ1,Q2、ア
クセストランジスタQ3,Q4、抵抗R1,R2の6素
子で構成され、さらに高速化のためのpnp型トランジ
スタQ7,Q8が付加されて合計8素子で構成されてい
る。
【0116】図30は、この発明の実施の形態13にお
ける他のSRAMのメモリセルの等価回路図である。図
に示すように、このSRAMのメモリセルは、PMOS
型のドライバトランジスタQ1,Q2、アクセストラン
ジスタQ3,Q4、抵抗R1,R2の6素子で構成さ
れ、さらに高速化のためのnpn型トランジスタQ7,
Q8が付加されて合計8素子で構成されている。なお、
図29及び図30における符号 I〜IV は、図4につい
て説明したのと同様に、メモリセルの製造工程において
形成される穴部 I〜IV の、回路上における対応位置を
示している。
【0117】バイポーラ・トランジスタはドライブ能力
が大きいため、バイポーラ・トランジスタをメモリセル
に用いて、デバイスを高速化することができる。図29
および図30は、この場合のメモリセルの例を示すもの
である。この場合、素子数増加によるメモリセル面積の
増加を防ぐため、バイポーラ・トランジスタQ7,Q8
は本発明にあるようにメモリセルの穴工程で形成するの
が望ましく、例えば図29の場合であれば、図4に示し
たメモリセルの等価回路における穴部 IVの位置で、す
なわち、アクセス・トランジスタのドレイン領域とビッ
ト線とをつなぐ第1コンタクト穴(穴部 IV)を利用し
て、バイポーラ・トランジスタを形成すればよい。これ
は、図7(h)に示したコンタクトホール118の位置
である。
【0118】この場合、図29のようにNMOS型のメ
モリセルに適用する場合、コレクタに用いるウェルがp
ウェルのため、バイポーラ・トランジスタはpnp型の
バイポーラ・トランジスタとなる。
【0119】また、pnp型のバイポーラ・トランジス
タは、p型のp+を形成するボロンの拡散係数が大きく
コンタクト(図4における穴部 IV)での形成が困難な
場合もある。この場合、図30に示すようなPMOS型
のメモリセルにnpn型バイポーラ・トランジスタを用
いる構造とすることができる。
【0120】また、メモリセルのレイアウトの非対称性
等からバイポーラ・トランジスタQ7,Q8に異なる特
性が必要な場合は、注入等により特性を変えてもよい。
また、以上は、アクセス・トランジスタのドレイン領域
とビット線とをつなぐ第1コンタクト穴(穴部 IV)
(図4における穴 IV)を用いた例を述べたが、第1コ
ンタクト(穴部 IV)以外の穴、例えば図4に示し、ま
た図5ないし図7で説明したゲートコンタクト穴106
(穴部 I)、第1ポリコンタクト穴112(穴部 I
I)、第2ポリコンタクト穴115(穴部 III)などを
用いる場合も同様であり、またメモリセル形成の複数の
穴工程を用いて、メモリセル内に性能の異なるバイポー
ラ・トランジスタを形成してもよい。
【0121】以下に、メモリセル部での第1コンタクト
穴(穴部 IV)を利用した、メモリセル部でのバイポー
ラ・トランジスタの製造方法について述べる。 (IV−2)第1コンタクト穴(穴部 IV)を利用したバ
イポーラ・トランジスタの製造方法 図31(a)〜(c)は、この発明の実施の形態13に
よるバイポーラ・トランジスタの製造方法を示す図であ
る。製造のプロセスを述べると、先ず図31(a)に示
すように、p型基板101の上に、p型ウエル102を
形成しコレクタ領域とする。このp型ウエル102の形
成は、熱拡散でもイオン注入でもよい。また、メモリセ
ル部の分離酸化膜103を形成する。なお、この実施例
では、p型ウエル102の中にバイポーラ・トランジス
タを形成する場合について述べるが、エピタキシャル層
およびp+埋め込み層中にバイポーラ・トランジスタを
形成する場合でもよい。その後、ゲート酸化膜104、
ゲート電極用のポリシリコン105、ゲート電極形成用
のポリシリコン(ポリサイド)107を形成後、ゲート
電極のパターニングを行う。その後、メモリセル部のn
−と同様に共通に真性ベース領域110を形成する。
【0122】その後、図31(b)に示すように、メモ
リセル部でのNMOSトランジスタのn+S/D(ソー
ス/ドレイン)の形成時に、外部ベース109を形成す
る。また、周辺回路部でのPMOSトランジスタのp+
S/Dと同様にコレクタ引出部123を形成する。
【0123】その後、図31(c)に示すように、層間
絶縁膜117の形成後、メモリセル部の第1コンタクト
穴118(穴部 IV)を形成し、同時に、コレクタ12
3へのコンタクト穴118を形成する。その後、レジス
トパターン201を形成し、穴118からイオン注入し
てp+領域のエミッタ202を形成する。
【0124】このように、MOSメモリの製造用のいず
れかの穴部を利用してメモリ部に必要なバイポーラ・ト
ランジスタを作り付けることができる。また、MOSメ
モリの製造用の穴部の形成と並行して、メモリ部にMO
Sメモリの製造用の穴部とは別に穴部を形成し、そこに
バイポーラ・トランジスタを形成することも可能であ
る。さらに、これらの複数の穴部を用いて、互いに特性
の異なるバイポーラ・トランジスタを形成することがで
きる。また、バイポーラ・トランジスタとしては、np
n型の方が高性能なため、バイポーラ・トランジスタ特
性を優先する場合は、PMOS型メモリセルとnpn型
バイポーラ・トランジスタとの組み合わせがよい。
【0125】実施の形態14.周辺回路部に用いる特性
の異なるバイポーラ・トランジスタは、メモリセル部と
周辺回路部で穴部の形成工程を同時並行しておこなった
り、注入工程を兼用しプロセスを簡略化する場合、pn
p型のバイポーラ・トランジスタが望ましい。このよう
なpnp型バイポーラ・トランジスタの形成について
は、先に詳述した。
【0126】以下に、メモリセル部での第1コンタクト
穴(穴部 IV)の形成に合わせた周辺回路部でのpnp
型バイポーラ・トランジスタの製造方法について述べ
る。 (IV−3)第1コンタクト穴(穴部 IV)の形成に合わ
せた周辺回路部でのpnp型バイポーラ・トランジスタ
の製造方法 図32(a)〜(c)は、この発明の実施の形態14に
よる他のバイポーラ・トランジスタの製造方法を示す図
である。製造のプロセスを述べると、先ず図32(a)
に示すように、p型基板101の上に、メモリセル部で
のNMOSトランジスタのp型ウェルと同様に、p型ウ
エル102を形成しコレクタ領域とする。また、メモリ
セル部のNMOSトランジスタと同様に、分離酸化膜1
03を形成する。このp型ウエル102の形成は、熱拡
散でもイオン注入でもよい。なおまた、この実施例で
は、p型ウエル102の中にバイポーラ・トランジスタ
を形成する場合について述べるが、エピタキシャル層お
よびp+埋め込み層中にバイポーラ・トランジスタを形
成する場合でもよい。
【0127】その後、メモリセル部でのNMOSトラン
ジスタのn+S/D(ソース/ドレイン)の形成時に、
この実施の形態の外部ベース109を形成し、またメモ
リセル部のn−と同様に共通に真性ベース領域110を
形成する。
【0128】その後、図32(b)に示すように、層間
絶縁膜117の形成後、メモリセル部の第1コンタクト
穴118(穴部 IV)の形成と同時に、エミッタ202
形成用の穴128、ならびにベース引出部109、コレ
クタ123への各コンタクト穴118を形成する。その
後、レジストパターン201を形成し、穴118からイ
オン注入してp+領域のエミッタ202を形成する。次
に図32(c)に示すように、コンタクト穴118を含
め配線層118aを形成する。
【0129】このように、メモリセル部での第1コンタ
クト穴(穴部 IV)の形成に合わせて周辺回路部で穴部
を形成し、特性の異なるpnp型バイポーラ・トランジ
スタを製造することができる。
【0130】
【発明の効果】以上説明したように、この発明によれ
ば、半導体記憶回路部(メモリセル部)とその周辺に形
成されるデコーダ回路、バッファ回路などを含む周辺回
路部とにおいて穴工程を兼用することにより、半導体記
憶回路部および/または周辺回路部に、特性の異なる複
数の種類のバイポーラ・トランジスタを、設計要件に応
じ適宜に効率のよい工程で製造する製造することができ
る。また、半導体記憶回路部(メモリセル部)における
メモリセル形成用の穴部を利用して効率よくバイポーラ
・トランジスタを製造することができる。特に、この発
明によれば、MOSトランジスタを用いた記憶回路、例
えばSRAMメモリ部と、その周辺回路部とに含まれる
バイポーラ・トランジスタを効率よく製造することがで
きる。
【図面の簡単な説明】
【図1】 半導体装置の製造プロセスの条件と特性との
関係を説明するための図。
【図2】 半導体装置の製造プロセス条件の設定を説明
するための図。
【図3】 半導体装置の不純物濃度のプロファイルを示
す図。
【図4】 SRAMの回路構成の一部を示す図。
【図5】 この発明の実施の形態1による半導体装置の
製造方法を説明するための図。
【図6】 この発明の実施の形態1による半導体装置の
製造方法を説明するための図。
【図7】 この発明の実施の形態1による半導体装置の
製造方法を説明するための図。
【図8】 この発明の実施の形態1による半導体装置の
製造方法を示す図。
【図9】 この発明の実施の形態1による半導体装置の
製造方法を示す図。
【図10】 この発明の実施の形態1による半導体装置
の製造方法を示す図。
【図11】 この発明の実施の形態1による半導体装置
の製造方法を示す図。
【図12】 この発明の実施の形態1による半導体装置
の製造方法を示す図。
【図13】 この発明の実施の形態1による半導体装置
の製造方法を示す図。
【図14】 この発明の実施の形態2による半導体装置
の製造方法を示す図。
【図15】 この発明の実施の形態3による半導体装置
の製造方法を示す図。
【図16】 この発明の実施の形態4による半導体装置
の製造方法を示す図。
【図17】 この発明の実施の形態5による半導体装置
の製造方法を示す図。
【図18】 この発明の実施の形態6による半導体装置
の製造方法を示す図。
【図19】 この発明の実施の形態7による半導体装置
の製造方法を示す図。
【図20】 この発明の実施の形態8による半導体装置
の製造方法を示す図。
【図21】 この発明の実施の形態9による半導体装置
の製造方法を示す図。
【図22】 この発明の実施の形態10による半導体装
置の製造方法を示す図。
【図23】 この発明の実施の形態11による半導体装
置の製造方法を示す図。
【図24】 この発明の実施の形態12による半導体装
置の製造方法を示す図。
【図25】 この発明の実施の形態1による半導体装置
の製造方法を説明するための図。
【図26】 この発明の実施の形態2、3、および5に
よる半導体装置の製造方法を説明するための図。
【図27】 この発明の実施の形態6、7および8によ
る半導体装置の製造方法を説明するための図。
【図28】 この発明の実施の形態9、10および11
による半導体装置の製造方法を説明するための図。
【図29】 この発明の実施の形態13におけるメモリ
セルの回路構成の一部を示す図。
【図30】 この発明の実施の形態13における他のメ
モリセルの回路構成の一部を示す図。
【図31】 この発明の実施の形態13による半導体装
置の製造方法を示す図。
【図32】 この発明の実施の形態14による半導体装
置の製造方法を示す図。
【符号の説明】
106,112,115,118 穴部、エミッタ用開
口。

Claims (19)

    【特許請求の範囲】
  1. 【請求項1】 半導体メモリを含む半導体記憶回路部と
    この半導体記憶回路部の周辺に配置された周辺回路部と
    を有する半導体装置の製造において、前記半導体記憶回
    路部においてレジストパターンを介して絶縁膜に選択的
    に穴部を設ける一の工程と同時に、前記周辺回路部にお
    いてレジストパターンを介して絶縁膜に選択的に複数の
    穴部を設け、前記周辺回路部および/または前記半導体
    記憶回路部の複数の穴部の領域に互いに特性の異なるバ
    イポーラ・トランジスタを形成することを特徴とする半
    導体装置の製造方法。
  2. 【請求項2】 半導体メモリを含む半導体記憶回路部と
    この半導体記憶回路部の周辺に配置された周辺回路部と
    を有する半導体装置の製造において、前記周辺回路部に
    おいてレジストパターンを介して絶縁膜に選択的に同時
    に複数の穴部を設け、この複数の穴部の領域に互いに特
    性の異なるバイポーラ・トランジスタを形成することを
    特徴とする半導体装置の製造方法。
  3. 【請求項3】 前記半導体記憶回路部および/または周
    辺回路部の前記複数の穴部のうち一方の穴部をレジスト
    で覆い、他方の穴部に不純物のイオン注入をすることに
    より異なるエミッタを形成し、互いに特性の異なるバイ
    ポーラ・トランジスタを形成することを特徴とする請求
    項1または2に記載の半導体装置の製造方法。
  4. 【請求項4】 前記半導体記憶回路部および/または周
    辺回路部の前記複数の穴部にエミッタ電極層を形成し、
    一方の穴部のエミッタ電極層をレジストで覆い、他方の
    穴部のエミッタ電極層に不純物のイオン注入をすること
    により異なるエミッタを形成し、互いに特性の異なるバ
    イポーラ・トランジスタを形成することを特徴とする請
    求項1または2に記載の半導体装置の製造方法。
  5. 【請求項5】 前記半導体記憶回路部および/または周
    辺回路部の前記複数の穴部にエミッタ電極層を形成し、
    上記複数の穴部の上記電極層にイオン注入を行い、さら
    に一方の穴部のエミッタ電極層をレジストで覆い、他方
    の穴部のエミッタ電極層に不純物のイオン注入をするこ
    とにより異なるエミッタを形成し、互いに特性の異なる
    バイポーラ・トランジスタを形成することを特徴とする
    請求項1または2に記載の半導体装置の製造方法。
  6. 【請求項6】 前記半導体記憶回路部および/または周
    辺回路部の前記複数の穴部を形成するための穴部領域の
    うち一方の穴部領域をレジストで覆い、他方の穴部領域
    に不純物のイオン注入をすることにより異なるベースを
    形成し、互いに特性の異なるバイポーラ・トランジスタ
    を形成することを特徴とする請求項1または2に記載の
    半導体装置の製造方法。
  7. 【請求項7】 前記半導体記憶回路部および/または周
    辺回路部の前記複数の穴部のうち一方の穴部をレジスト
    で覆い、他方の穴部にのみ不純物のイオン注入をするこ
    とにより異なるベースを形成し、互いに特性の異なるバ
    イポーラ・トランジスタを形成することを特徴とする請
    求項1または2に記載の半導体装置の製造方法。
  8. 【請求項8】 前記半導体記憶回路部および/または周
    辺回路部の前記複数の穴部のうち一方の穴部をレジスト
    で覆い、他方の穴部に複数の不純物のイオン注入をする
    ことにより異なるベースおよびエミッタを形成し、互い
    に特性の異なるバイポーラ・トランジスタを形成するこ
    とを特徴とする請求項1または2に記載の半導体装置の
    製造方法。
  9. 【請求項9】 前記半導体記憶回路部および/または周
    辺回路部の前記複数の穴部を形成するための素子形成領
    域のうち一方の領域をレジストで覆い、他方の領域にの
    み不純物のイオン注入を追加することによりコレクタ領
    域の不純物濃度を変え異なるコレクタ領域を形成し、互
    いに特性の異なるバイポーラ・トランジスタを形成する
    ことを特徴とする請求項1または2に記載の半導体装置
    の製造方法。
  10. 【請求項10】 前記半導体記憶回路部および/または
    周辺回路部の前記複数の穴部を形成するための素子形成
    領域のうち一方の領域をレジストで覆い、他方の領域に
    のみ不純物のイオン注入を追加することによりコレクタ
    中に高濃度層を設け異なるコレクタ層を形成し、互いに
    特性の異なるバイポーラ・トランジスタを形成すること
    を特徴とする請求項1または2に記載の半導体装置の製
    造方法。
  11. 【請求項11】 前記半導体記憶回路部および/または
    周辺回路部の前記複数の穴部のうち一方の穴部をレジス
    トで覆い、他方の穴部に不純物のイオン注入をすること
    により異なるコレクタを形成し、互いに特性の異なるバ
    イポーラ・トランジスタを形成することを特徴とする請
    求項1または2に記載の半導体装置の製造方法。
  12. 【請求項12】 前記半導体記憶回路部および/または
    周辺回路部の前記複数の穴部のうち一方の穴部から、イ
    オン注入または不純物拡散により形成されたベースにイ
    オン注入または不純物拡散をしてエミッタを形成し、他
    方の穴部から、他の導伝型のウエルに囲まれた一の導伝
    型のウエルにイオン注入をしてエミッタを形成し、互い
    に特性の異なるバイポーラ・トランジスタを形成するこ
    とを特徴とする請求項1または2に記載の半導体装置の
    製造方法。
  13. 【請求項13】 半導体メモリを含む半導体記憶回路部
    とこの半導体記憶回路部の周辺に配置された周辺回路部
    とを有する半導体装置の製造において、前記半導体記憶
    回路部において、異なる製造段階でレジストパターンを
    介して絶縁膜に選択的に穴部を設け、上記異なる製造段
    階にそれぞれ対応して、前記周辺回路部においてレジス
    トパターンを介して絶縁膜に選択的に穴部を設け、前記
    周辺回路部および/または半導体記憶回路部のこれら穴
    部の領域に互いに特性の異なるバイポーラ・トランジス
    タを形成することを特徴とする半導体装置の製造方法。
  14. 【請求項14】 半導体メモリを含む半導体記憶回路部
    とこの半導体記憶回路部の周辺に配置された周辺回路部
    とを有する半導体装置の製造において、前記周辺回路部
    において、異なる製造段階でレジストパターンを介して
    絶縁膜に選択的に異なる穴部を設け、これら異なる穴部
    の領域に互いに特性の異なるバイポーラ・トランジスタ
    を形成することを特徴とする半導体装置の製造方法。
  15. 【請求項15】 前記半導体記憶回路部および/または
    周辺回路部において、レジストパターンを介して絶縁膜
    に選択的に穴部を設ける複数の異なる段階のうち、一の
    段階において設けられた穴部にイオン注入または不純物
    拡散により一のエミッタを形成し、他の段階において設
    けられた穴部にイオン注入または不純物拡散により前記
    一のエミッタと異なるエミッタを形成し、互いに特性の
    異なるバイポーラ・トランジスタを形成することを特徴
    とする請求項13または14に記載の半導体装置の製造
    方法。
  16. 【請求項16】 前記半導体記憶回路部および/または
    周辺回路部において、レジストパターンを介して絶縁膜
    に選択的に穴部を設ける複数の異なる段階のうち、一の
    段階において設けられた穴部をレジストで覆い、他の段
    階において設けられた穴部に不純物のイオン注入をする
    ことにより異なるベースを形成し、互いに特性の異なる
    バイポーラ・トランジスタを形成することを特徴とする
    請求項13または14に記載の半導体装置の製造方法。
  17. 【請求項17】 前記半導体記憶回路部および/または
    周辺回路部において、レジストパターンを介して絶縁膜
    に選択的に穴部を設ける複数の異なる段階のうち、一の
    段階において設けられた穴部をレジストで覆い、他の段
    階において設けられた穴部に不純物のイオン注入をする
    ことにより異なるコレクタを形成し、互いに特性の異な
    るバイポーラ・トランジスタを形成することを特徴とす
    る請求項13または14に記載の半導体装置の製造方
    法。
  18. 【請求項18】 前記半導体記憶回路部および/または
    周辺回路部において、レジストパターンを介して絶縁膜
    に選択的に穴部を設ける複数の異なる段階のうち、一の
    段階で設けられたの穴部において、イオン注入または不
    純物拡散により形成されたベースにイオン注入または不
    純物拡散をしてエミッタを形成し、他の段階で設けられ
    た穴部において、他の導伝型のウェルに囲まれた一の導
    伝型のウェルにイオン注入をしてエミッタを形成し、互
    いに特性の異なるバイポーラ・トランジスタを形成する
    ことを特徴とする請求項13または14に記載の半導体
    装置の製造方法。
  19. 【請求項19】 請求項1ないし18のいずれか1項に
    記載の半導体装置の製造方法によって製造したことを特
    徴とする半導体装置。
JP8236788A 1996-01-16 1996-09-06 半導体装置およびその製造方法 Pending JPH09260511A (ja)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009016856A (ja) * 1998-03-26 2009-01-22 Texas Instr Inc <Ti> 合併したバイポーラ回路およびcmos回路とその製造法

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JP2009016856A (ja) * 1998-03-26 2009-01-22 Texas Instr Inc <Ti> 合併したバイポーラ回路およびcmos回路とその製造法

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