JPH09260511A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体メモリ部と、バイポーラ・トランジス
タを含む周辺回路部とを備えた半導体装置において、半
導体メモリ部および／または周辺回路部に、設計要件に
応じて特性の異なる複数のバイポーラ・トランジスタ
を、製造工程の増加を抑制して効果的に製造する。 【解決手段】 半導体メモリ部と、周辺回路部のバイポ
ーラ・トランジスタの製造において、半導体メモリ部の
層間絶縁膜に対する穴部形成の一つ又は複数の段階に対
応して、周辺部でバイポーラ・トランジスタ形成用の複
数の穴部を設け、それぞれの穴部の領域に特性の異なる
バイポーラ・トランジスタを形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体装置、特に
ＭＯＳ型トランジスタとバイポーラ・トランジスタ（Bi
p．Tr．）とを含む半導体装置及びその製造方法に関す
るものである。

【０００２】

【従来の技術】半導体装置において、特性の異なる数種
類のバイポーラ・トランジスタを備えるものがある。例
えば半導体記憶装置においては、半導体記憶回路部（メ
モリセル部）の周辺に形成されるデコーダ回路、バッフ
ァ回路等を含む周辺回路部に、特性の異なる複数のバイ
ポーラ・トランジスタが必要である。

【０００３】図１は、半導体装置の特性図であり、プロ
セス条件（横軸）に対する電流増幅率（hFE）および耐
圧（BVces、BVceo）の変化を示す図である。図１に見る
とおり、プロセス条件Ａ点のように耐圧（BVces、BVce
o）を大きくとる場合には電流増幅率（hFE）が小さくな
り、逆にプロセス条件Ｂ点のように電流増幅率（hFE）
を大きくとる場合には耐圧（BVces、BVceo）が小さくな
る。

【０００４】図２は、この同じ特性図において、プロセ
ス条件の設定を説明するための図である。図２は、電流
増幅率（hFE）が設計で要求される値以上であり、かつ
耐圧（BVces、BVceo）も設計で要求される値以上となる
ように両方の要求を満たすためのプロセス条件の範囲を
示している。

【０００５】従来複数のバイポーラ・トランジスタを含
む半導体装置の製造において、同時に製造されるバイポ
ーラ・トランジスタの電流増幅率（hFE）、耐圧（BVce
s、BVceo）は、一般に特定の一種類となっていた。そし
て、そのための製造プロセスとしては、図２に示すよう
に耐圧が確保でき設計の要求する電流増幅率（hFE）が
得られるように、エミッタ、ベースおよびコレクタの濃
度のプロファイルを最適化していた。これには、図３
（ａ）に示すようにエミッタプロファイルを変える方
法、図３（ｂ）に示すようにベースプロファイルを変え
る方法、図３（ｃ）に示すようにコレクタプロファイル
を変える方法等がある。

【０００６】また設計者は、一定の製法でできるバイポ
ーラ・トランジスタの特性に対して、その用途に応じて
それらのバイポーラ・トランジスタのサイズを変更する
ことにより、特性を変化させ使用していた。しかしなが
ら高電流増幅率（hFE）化と耐圧を確保することは相反
する事であり、デバイスの微細化により両立が困難にな
ってきた。

【０００７】

【発明が解決しようとする課題】この発明は、以上のよ
うに、ＭＯＳ型トランジスタとバイポーラ・トランジス
タとが混在する半導体装置において、種々異なる特性を
有する所望のバイポーラ・トランジスタを製造すること
の困難さを解決するためになされたもので、半導体記憶
回路部（メモリセル部）および／またはその周辺に形成
される周辺回路部（デコーダ、バッファ等を含む周辺の
回路部）において、特性の異なる複数の種類のバイポー
ラ・トランジスタを、設計要件に応じ適宜に効率のよい
工程で製造する製造方法を提供しようとするものであ
る。この発明は、ＭＯＳトランジスタを用いた記憶回
路、特にＳＲＡＭメモリにおけるメモリセル部および／
またはその周辺回路回路に含まれるバイポーラ・トラン
ジスタを平行して同時的に製造するのに好適なものであ
る。

【０００８】

【課題を解決するための手段】この発明による半導体装
置の製造方法は、半導体メモリを含む半導体記憶回路部
とこの半導体記憶回路部の周辺に配置された周辺回路部
とを有する半導体装置の製造において、半導体記憶回路
部においてレジストパターンを介して絶縁膜に選択的に
穴部を設ける一の工程と同時に、周辺回路部においてレ
ジストパターンを介して絶縁膜に選択的に複数の穴部を
設け、前記半導体記憶回路部および／または周辺回路部
の複数の穴部の領域に互いに特性の異なるバイポーラ・
トランジスタを形成することを特徴とするものである。

【０００９】この発明の他の発明による半導体装置の製
造方法は、半導体メモリを含む半導体記憶回路部とこの
半導体記憶回路部の周辺に配置された周辺回路部とを有
する半導体装置の製造において、前記周辺回路部におい
てレジストパターンを介して絶縁膜に選択的に同時に複
数の穴部を設け、この複数の穴部の領域に互いに特性の
異なるバイポーラ・トランジスタを形成することを特徴
とするものである。この場合、好ましくは、半導体記憶
回路部と周辺回路部のバイポーラ・トランジスタの製造
について、穴部形成工程の外の製造工程を可能なかぎり
同時に平行して進めるものである。

【００１０】この発明の他の局面では、前記二つのそれ
ぞれの発明において、半導体記憶回路部および／または
周辺回路部のバイポーラ・トランジスタを製造する具体
的な製造方法として、この発明では、半導体記憶回路部
および／または周辺回路部の複数の穴部のうち一方の穴
部をレジストで覆い、他方の穴部に不純物のイオン注入
をすることにより異なるエミッタを形成し、互いに特性
の異なるバイポーラ・トランジスタを形成することを特
徴とするものである。

【００１１】この発明の他の局面では、前記二つのそれ
ぞれの発明において、半導体記憶回路部および／または
周辺回路部のバイポーラ・トランジスタを製造する具体
的な製造方法として、半導体記憶回路部および／または
周辺回路部の複数の穴部にエミッタ電極層を形成し、一
方の穴部のエミッタ電極層をレジストで覆い、他方の穴
部のエミッタ電極層に不純物のイオン注入をすることに
より異なるエミッタを形成し、互いに特性の異なるバイ
ポーラ・トランジスタを形成することを特徴とするもの
である。

【００１２】この発明の他の局面では、前記二つのそれ
ぞれの発明において、半導体記憶回路部および／または
周辺回路部のバイポーラ・トランジスタを製造する具体
的な製造方法として、半導体記憶回路部および／または
周辺回路部の複数の穴部にエミッタ電極層を形成し、上
記複数の穴部の上記電極層にイオン注入を行い、さらに
一方の穴部のエミッタ電極層をレジストで覆い、他方の
穴部のエミッタ電極層に不純物のイオン注入をすること
により異なるエミッタを形成し、互いに特性の異なるバ
イポーラ・トランジスタを形成することを特徴とするも
のである。

【００１３】この発明の他の局面では、前記二つのそれ
ぞれの発明において、半導体記憶回路部および／または
周辺回路部のバイポーラ・トランジスタを製造する具体
的な製造方法として、半導体記憶回路部および／または
周辺回路部の複数の穴部を形成する穴部領域のうち一方
の穴部領域をレジストで覆い、他方の穴部領域に不純物
のイオン注入をすることにより異なるベースを形成し、
互いに特性の異なるバイポーラ・トランジスタを形成す
ることを特徴とするものである。

【００１４】この発明の他の局面では、前記二つのそれ
ぞれの発明において、半導体記憶回路部および／または
周辺回路部のバイポーラ・トランジスタを製造する具体
的な製造方法として、半導体記憶回路部および／または
周辺回路部の複数の穴部のうち一方の穴部をレジストで
覆い、他方の穴部にのみ不純物のイオン注入をすること
により異なるベースを形成し、互いに特性の異なるバイ
ポーラ・トランジスタを形成することを特徴とするとす
るものである。

【００１５】この発明の他の局面では、前記二つのそれ
ぞれの発明において、半導体記憶回路部および／または
周辺回路部のバイポーラ・トランジスタを製造する具体
的な製造方法として、半導体記憶回路部および／または
周辺回路部の複数の穴部のうち一方の穴部をレジストで
覆い、他方の穴部に複数の不純物のイオン注入をするこ
とにより異なるベースおよびエミッタを形成し、互いに
特性の異なるバイポーラ・トランジスタを形成すること
を特徴とするとするものである。

【００１６】この発明の他の局面では、前記二つのそれ
ぞれの発明において、半導体記憶回路部および／または
周辺回路部のバイポーラ・トランジスタを製造する具体
的な製造方法として、半導体記憶回路部および／または
周辺回路部の複数の穴部を形成する半導体素子形成領域
のうち一方の領域をレジストで覆い、他方の領域にのみ
不純物のイオン注入を追加することによりコレクタ領域
の不純物濃度を変え異なるコレクタ領域を形成し、互い
に特性の異なるバイポーラ・トランジスタを形成するこ
とを特徴とするものである。

【００１７】この発明の他の局面では、前記二つのそれ
ぞれの発明において、半導体記憶回路部および／または
周辺回路部のバイポーラ・トランジスタを製造する具体
的な製造方法として、半導体記憶回路部および／または
周辺回路部の複数の穴部を形成するための半導体素子形
成領域のうち一方の領域をレジストで覆い、他方の領域
に不純物のイオン注入を追加することによりコレクタ領
域中に高濃度層を設け異なるコレクタ層を形成し、互い
に特性の異なるバイポーラ・トランジスタを形成するこ
とを特徴とするものである。

【００１８】この発明の他の局面では、前記二つのそれ
ぞれの発明において、半導体記憶回路部および／または
周辺回路部のバイポーラ・トランジスタを製造する具体
的な製造方法として、半導体記憶回路部および／または
周辺回路部の複数の穴部のうち一方の穴部をレジストで
覆い、他方の穴部に不純物のイオン注入をすることによ
り異なるコレクタを形成し、互いに特性の異なるバイポ
ーラ・トランジスタを形成することを特徴とするもので
ある。

【００１９】この発明の他の局面では、前記二つのそれ
ぞれの発明において、半導体記憶回路部および／または
周辺回路部のバイポーラ・トランジスタを製造する具体
的な製造方法として、半導体記憶回路部および／または
周辺回路部の複数の穴部のうち一方の穴部から、イオン
注入または不純物拡散により形成されたベースにイオン
注入または不純物拡散をしてエミッタを形成し、他方の
穴部から、他の導伝型のウエルに囲まれた一の導伝型の
ウエルにイオン注入をしてエミッタを形成し、互いに特
性の異なるバイポーラ・トランジスタを形成するもので
ある。

【００２０】また、この発明の他の発明による半導体装
置の製造方法は、半導体メモリを含む半導体記憶回路部
とこの半導体記憶回路部の周辺に配置された周辺回路部
とを有する半導体装置の製造において、半導体記憶回路
部において、異なる製造段階でレジストパターンを介し
て絶縁膜に選択的に穴部を設け、上記異なる製造段階に
それぞれ対応して、前記周辺回路部においてレジストパ
ターンを介して絶縁膜に選択的に複数の穴部を設け、前
記半導体記憶回路部および／または周辺回路部のこれら
複数の穴部の領域に互いに特性の異なるバイポーラ・ト
ランジスタを形成することを特徴とするものである。

【００２１】さらに、この発明の他の発明による半導体
装置の製造方法は、半導体メモリを含む半導体記憶回路
部とこの半導体記憶回路部の周辺に配置された周辺回路
部とを有する半導体装置の製造において、前記周辺回路
部において、異なる製造段階でレジストパターンを介し
て絶縁膜に選択的に異なる穴部を設け、これら異なる穴
部の領域に互いに特性の異なるバイポーラ・トランジス
タを形成することを特徴とするものである。この場合、
好ましくは、半導体記憶回路部と周辺回路部のバイポー
ラ・トランジスタの製造について、穴部形成工程の外の
製造工程を可能なかぎり同時に平行して進めるものであ
る。

【００２２】この発明の他の局面による半導体装置の製
造方法は、前記二つのそれぞれの発明において、半導体
記憶回路部および／または周辺回路部のバイポーラ・ト
ランジスタを製造する具体的な製造方法として、この発
明では、半導体記憶回路部および／または周辺回路部に
おいて、レジストパターンを介して絶縁膜に選択的に穴
部を設ける複数の異なる段階のうち、一の段階において
設けられた穴部にイオン注入または不純物拡散により一
のエミッタを形成し、他の段階において設けられた穴部
にイオン注入または不純物拡散により前記一のエミッタ
と異なるエミッタを形成し、互いに特性の異なるバイポ
ーラ・トランジスタを形成することを特徴とするもので
ある。

【００２３】この発明の他の局面による半導体装置の製
造方法は、前記二つのそれぞれの発明において、半導体
記憶回路部および／または周辺回路部のバイポーラ・ト
ランジスタを製造する具体的な製造方法として、半導体
記憶回路部および／または周辺回路部において、レジス
トパターンを介して絶縁膜に選択的に穴部を設ける複数
の異なる段階のうち、一の段階において設けられた穴部
をレジストで覆い、他の段階において設けられた穴部に
不純物のイオン注入をすることにより異なるベースを形
成し、互いに特性の異なるバイポーラ・トランジスタを
形成することを特徴とするものである。

【００２４】この発明の他の局面による半導体装置の製
造方法は、前記二つのそれぞれの発明において、半導体
記憶回路部および／または周辺回路部のバイポーラ・ト
ランジスタを製造する具体的な製造方法として、半導体
記憶回路部および／または周辺回路部において、レジス
トパターンを介して絶縁膜に選択的に穴部を設ける複数
の異なる段階のうち、一の段階において設けられた穴部
をレジストで覆い、他の段階において設けられた穴部に
不純物のイオン注入をすることにより異なるコレクタを
形成し、互いに特性の異なるバイポーラ・トランジスタ
を形成することを特徴とするものである。

【００２５】この発明の他の局面による半導体装置の製
造方法は、前記二つのそれぞれの発明において、半導体
記憶回路部および／または周辺回路部のバイポーラ・ト
ランジスタを製造する具体的な製造方法として、半導体
記憶回路部および／または周辺回路部においてレジスト
パターンを介して絶縁膜に選択的に設けられた複数の穴
部のうち、一の段階において設けられた穴部において、
イオン注入または不純物拡散により形成されたベースに
イオン注入をしてエミッタを形成し、他の段階において
設けられた穴部において、他の導伝型のウエルに囲まれ
た一の導伝型のウエルにイオン注入をしてエミッタを形
成し、互いに特性の異なるバイポーラ・トランジスタを
形成することを特徴とするものである。さらに、この発
明の半導体装置は、上記いずれかに記載の半導体装置の
製造方法によって製造したことを特徴とするものであ
る。

【００２６】

【発明の実施の形態】

実施の形態１．この発明の適用に好適な半導体装置とし
て、半導体記憶回路部（メモリ部）にスタテイック・ラ
ンダム・アクセス・メモリ（ＳＲＡＭ）を備えた場合を
例にとり、説明する。先ず、ＳＲＡＭの回路の部分構成
と通常の製造プロセスについて述べる。

【００２７】図４は、ＳＲＡＭのメモリセルの等価回路
図である。図のように、ＳＲＡＭのメモリセルは、ドラ
イバトランジスタＱ１、Ｑ２、アクセストランジスタＱ
３、Ｑ４、抵抗Ｒ１、Ｒ２の６素子で構成されている。
図中の符号Ｉ〜IＶは、後に説明するこのメモリセルの
製造工程において形成される穴部Ｉ〜IＶの、回路上に
おける対応位置を示している。図５〜図９は、このよう
なＳＲＡＭの製造プロセスを説明するための図である。
製造プロセスについて述べると先ず、図５（ａ）に示す
ように、ｐ型基板１０１上にｐ型ウエル１０２及び分離
酸化膜１０３を形成する。この時、ｐ型ウエル１０２の
形成は、熱拡散でもイオン注入でもよい。またｐ型基板
１０１とｐ型ウエル１０２との間にソフトエラー対策用
のｎ型の埋め込み層があってもよい。

【００２８】次に、図５（ｂ）に示すように、ゲート酸
化膜１０４、ゲート電極用のポリシリコン１０５および
レジストパターン１０６ａを形成後、ドライバトランジ
スタＱ１（またはＱ２）のゲート電極と、ドライバトラ
ンジスタＱ２（またはＱ１）のドレイン領域とを接続す
るためのゲートコンタクト穴１０６（穴部Ｉ）を形成す
る。その後、図５（ｃ）に示すように、レジスト１０６
ａを除去し、ゲート電極形成用のポリシリコン（ポリサ
イド）１０７を形成後、ゲート電極のパターニングを行
う。

【００２９】その後、図６（ｄ）に示すように、ソース
およびドレイン領域１０９、ｎ−領域１１０を形成後、
層間絶縁膜１１１を形成する。その後、ドライバ・トラ
ンジスタのソース領域を引き出すための開口である第１
ポリコンタクト穴１１２（穴部 II）を形成する。

【００３０】その後、図６（ｅ）に示すように、引き出
しパッド兼グランド配線となるポリサイド層１１３を形
成する。次に、図６（ｆ）に示すように、層間絶縁膜１
１４を形成する。その後、ドライバ・トランジスタのゲ
ート電極と高抵抗とを接続する第２ポリコンタクト穴１
１５（穴部 III）を形成する。次に、図７（ｇ）に示す
ように、高抵抗となるポリシリコン膜１１６を形成す
る。

【００３１】その後、図７（ｈ）に示すように、層間絶
縁膜１１７を形成する。次に、アクセス・トランジスタ
のドレイン領域とビット線とをつなぐ第１コンタクト穴
１１８（穴部 IV）を形成する。その後、図７（ｈ）お
よび図７（ｉ）に示すように、配線およびビット線とな
る配線層１１８ａを形成する。なお、図７（ｈ）は、他
の図とは部分的に異なる断面を示している。

【００３２】以上説明したように、半導体メモリＳＲＡ
Ｍのメモリセル形成時には、レジストパターンを介して
絶縁層に選択的に、独立な４種の穴部、すなわち、ゲー
トコンタクト穴１０６（穴部 I）、第１ポリコンタクト
穴１１２（穴部 II）、第２ポリコンタクト穴１１５
（穴部 III）および第１コンタクト穴１１８（穴部 I
V）が形成される。

【００３３】この半導体メモリ部、とくにＭＯＳメモリ
の製造と並行して、バイポーラ・トランジスタを含む周
辺回路部を製造する。そして、半導体メモリ部において
レジストパターンを介して絶縁膜に選択的に穴部を設け
る一の製造工程と同時に、周辺回路部においてもレジス
トパターンを介して絶縁膜に同時に複数の穴部を設け、
この半導体記憶回路部および／または周辺回路部の複数
の穴部の領域に互いに特性の異なるバイポーラ・トラン
ジスタを形成する。

【００３４】また、半導体メモリ部においてレジストパ
ターンを介して絶縁膜に選択的に穴部を設ける複数の異
なる製造段階に合わせて、周辺回路部においてもレジス
トパターンを介して絶縁膜に複数の穴部を設け、この半
導体記憶回路部および／または周辺回路部における製造
段階の異なる複数の穴部の領域に互いに特性の異なるバ
イポーラ・トランジスタを形成する。

【００３５】このように、周辺回路部におけるバイポー
ラ・トランジスタ製造の穴部の形成を、メモリ部におけ
る各４種の穴部のいずれかの形成と同時並行的に、兼用
して形成し、特性の異なるバイポーラ・トランジスタを
製造する。

【００３６】以下に、メモリセル部（半導体記憶回路
部）の製造における各々の穴部の形成工程と対応して、
メモリセル部および／または周辺回路部に形成するバイ
ポーラ・トランジスタの製造方法について説明する。先
ず初めに、メモリセル部における穴部の形成工程と対応
して、周辺回路部に形成するバイポーラ・トランジスタ
の製造方法について説明する。なお、メモリセル部の穴
部におけるバイポーラ・トランジスタの製造方法につい
ては、他の実施の形態として最後に説明する。 （Ｉ）ゲートコンタクト穴（穴部 I）に合わせたバイポ
ーラ・トランジスタの製造方法 図８（ａ）〜（ｃ）は、この発明の実施の形態１のバイ
ポーラ・トランジスタの製造プロセスを示す図である。
製造のプロセスを述べると、先ず図８（ａ）に示すよう
に、ｐ型基板１０１の上にｎ型ウエル１１９及び分離酸
化膜１０３を形成する。このｎ型ウエル１１９の形成
は、熱拡散でもイオン注入でもよい。なおまた、この実
施例では、ｎ型ウエル１１９の中にバイポーラ・トラン
ジスタを形成する場合について述べるが、エピタキシャ
ル層およびｎ+埋め込み層中にバイポーラ・トランジス
タを形成する場合でもよい。

【００３７】その後、ベース形成部分が開口したレジス
トパターン１２０を形成後、ｐ型不純物、例えばホウ素
Ｂのイオン注入により真性ベース（リンクベース）層１
２１を形成する。その後、図８（ｂ）に示すように、ゲ
ート電極用のポリシリコンと同様にポリシリコン１０５
を形成した後、メモリセル部のゲートコンタクト穴１０
６（穴部I）の開口時に、エミッタ形成部の開口１０６
を形成する。その後、この穴部分にｎ型やｐ型の不純物
注入を行なってもよい。

【００３８】その後、図８（ｃ）に示すように、ゲート
電極に用いるポリシリコン（ポリサイド）によりエミッ
タ電極１０７を形成する。なお、真性ベース１２１は、
開口１０６を形成した後にイオン注入で形成してもよ
い。またエミッタ１２２は開口１０６の形成後に、イオ
ン注入で形成してもよく、またポリサイド１０７からの
不純物拡散により形成してもよい。その後、ＣＭＯＳプ
ロセスで、ｎ＋Ｓ／Ｄ（ソース／ドレイン）を形成する
時に、同時に周辺回路部でコレクタ引出部１０９を形成
し、またｐ＋Ｓ／Ｄ（ソース／ドレイン）を注入する時
に、同時にベース引出部１２３を形成する。

【００３９】次に、図９は、ＣＭＯＳプロセスでのＭＯ
Ｓトランジスタの製造工程の一部と図８（ａ）における
バイポーラ・トランジスタの製造工程の一部とを合わせ
示した図である。図９（ａ），（ｂ）に示すように、Ｃ
ＭＯＳプロセスでは、ＮＭＯＳトランジスタＱ５および
ＰＭＯＳトランジスタＱ６をつくる。図９（ａ）に示す
ように、ＮＭＯＳトランジスタＱ５の形成のときにレジ
ストパターン１２０を介して、しきい値電圧調整のため
のイオン注入を行う。一方、図９（ａ），（ｂ）に示す
バイポーラ・トランジスタＴ１では、レジストパターン
１２０を介してベース１２１形成のためのイオン注入を
行う。この製造工程において、両方のレジスト１２０の
形成を同時に兼用して行うことができる。このようにす
れば、この場合ＳＲＡＭのＣＭＯＳフローと同じマスク
枚数でバイポーラ・トランジスタを形成することができ
る。

【００４０】（II）第１ポリコンタクト穴（穴部 II）
の形成に合わせたバイポーラ・トランジスタの製造方法 図１０（ａ）〜（ｃ）は、この発明の実施の形態１の他
のバイポーラ・トランジスタの製造プロセスを示す図で
ある。製造のプロセスを述べると、先ず図１０（ａ）に
示すように、ｐ型基板１０１の上にｎ型ウエル１１９及
び分離酸化膜１０３を形成する。このｎ型ウエル１１９
の形成は、熱拡散でもイオン注入でもよい。なおまた、
この実施例では、ｎ型ウエル１１９の中にバイポーラ・
トランジスタを形成する場合について述べるが、エピタ
キシャル層およびｎ+埋め込み層中にバイポーラ・トラ
ンジスタを形成する場合でもよい。

【００４１】その後、コレクタ引出部１０９およびベー
ス引出部１２３を形成後、ベース形成部が開口したレジ
ストパターン１２４を形成して、ｐ型不純物、例えばホ
ウ素Ｂのイオン注入により真性ベース（リンクベース）
層１２１を形成する。その後、図１０（ｂ）に示すよう
に、層間絶縁膜１１１を形成した後、メモリセル部の第
１ポリコンタクト穴１１２（穴部 II）の開口時に、エ
ミッタ形成部の開口１１２を形成する。その後、この穴
部分にｎ型やｐ型の不純物注入を行なってもよい。

【００４２】その後、図１０（ｃ）に示すように、グラ
ンド配線に用いるのポリサイドによりエミッタ電極１１
３を形成する。なお、真性ベース１２１は、開口１１２
を形成した後にイオン注入を行って形成してもよい。ま
たエミッタ１２２は、 開口１１２の形成後に、イオン
注入で形成してもポリサイド１１３からの不純物拡散に
より形成してもよい。

【００４３】また、図１１は、ＣＭＯＳプロセスでのト
ランジスタの製造工程の一部と図８（ａ）におけるバイ
ポーラ・トランジスタの製造工程の一部とを合わせ示し
た図である。図１１（ａ）に示すように、ＣＭＯＳプロ
セスにおけるＰＭＯＳトランジスタＱ６の形成では、レ
ジストパターン１２０を介して、ｐ−イオン注入を行
う。図１１（ａ），（ｂ）に示すバイポーラ・トランジ
スタＴ３では、レジストパターン１２０を介してベース
１２１形成のためのイオン注入を行う。この製造工程に
おいて、両方のレジスト１２０の形成を同時に兼用して
行うことができる。このようにすれば、この場合ＳＲＡ
ＭのＣＭＯＳフローと同じマスク枚数でバイポーラ・ト
ランジスタを形成することができる。

【００４４】なお、先に図９に基づいて説明したのと同
様に、この実施の形態においても、バイポーラ・トラン
ジスタの製造におけるレジストパターン１２４は、ＮＭ
ＯＳトランジスタの製造におけるしきい値電圧調整用の
注入のためのレジストパターンと同一の製造工程で形成
し、兼用することができる。このようにすると、この場
合CMOSフローと同じマスク枚数でバイポーラ・トランジ
スタを形成することができる。

【００４５】（III）第２ポリコンタクト穴（穴部 II
I）の形成に合わせたバイポーラ・トランジスタの製造
方法 図１２（ａ）〜（ｃ）は、この発明の実施の形態１の他
のバイポーラ・トランジスタの製造プロセスを示す図で
ある。製造のプロセスを述べると、先ず図１２（ａ）に
示すように、ｐ型基板１０１の上にｎ型ウエル１１９及
び分離酸化膜１０３を形成する。このｎ型ウエル２の形
成は、熱拡散でもイオン注入でもよい。なおまた、この
実施例では、ｎ型ウエル２の中にバイポーラ・トランジ
スタを形成する場合について述べるが、エピタキシャル
層およびｎ+埋め込み層中にバイポーラ・トランジスタ
を形成する場合でもよい。

【００４６】その後、コレクタ引出部１０９およびベー
ス引出部１２３を形成後、ベース形成部が開口したレジ
ストパターン１２５を形成する。続いて、ｐ型不純物、
例えばホウ素Ｂのイオン注入により真性ベース（リンク
ベース）層１２１を形成する。

【００４７】その後、図１２（ｂ）に示すように、層間
絶縁膜１１４を形成後、メモリセル部の第２ポリコンタ
クト穴１１５（穴部 III）の開口時に、エミッタ形成部
の開口１１５を形成する。その後、この穴部分にｎ型や
ｐ型の不純物注入を行なってもよい。

【００４８】続いて、図１２（ｃ）に示すように、高抵
抗および電源配線に用いるポリシリコンによりエミッタ
電極１１６を形成する。なお、真性ベース１２１は、開
口１１５形成後にイオン注入を行って形成してもよい。
またエミッタ１２２は、開口１１５を形成の後、イオン
注入で形成してもポリシリコン１１６からの不純物拡散
により形成してもよい。

【００４９】なお、先に図９および図１１に基づいて説
明したのと同様に、この実施の形態においても、バイポ
ーラ・トランジスタの製造におけるレジストパターン１
２５は、ＮＭＯＳトランジスタの製造におけるしきい値
電圧調整用の注入や、PMOSトランジスタのｐ−注入のレ
ジストパターンと同一の製造工程で形成し、兼用するこ
とができる。このようにすると、この場合ＳＲＡＭのＣ
ＭＯＳフローと同じマスク枚数でバイポーラ・トランジ
スタを形成することができる。

【００５０】（IV）第１コンタクト穴（穴部 IV）の形
成に合わせたバイポーラ・トランジスタの製造方法 図１３（ａ）〜（ｃ）は、この発明の実施の形態１の他
のバイポーラ・トランジスタの製造方法を示す図であ
る。製造のプロセスを述べると、先ず図１３（ａ）に示
すように、ｐ型基板１０１の上にｎ型ウエル１１９及び
分離酸化膜１０３を形成する。このｎ型ウエル１１９の
形成は、熱拡散でもイオン注入でもよい。なおまた、こ
の実施例では、ｎ型ウエル１１９の中にバイポーラ・ト
ランジスタを形成する場合について述べるが、エピタキ
シャル層およびｎ+埋め込み層中にバイポーラ・トラン
ジスタを形成する場合でもよい。

【００５１】その後、メモリセル部でｎ＋Ｓ／Ｄ（ソー
ス／ドレイン）の形成時に、この実施の形態のコレクタ
引出部１０９及びエミッタ１２８を形成し、また周辺回
路部でｐ＋Ｓ／Ｄ（ソース／ドレイン）の注入時に、こ
の実施の形態のベース引出部１２３を形成する。その
後、ベース形成部が開口したレジストパターン１２６を
形成した後、ｐ型不純物、例えばホウ素Ｂのイオン注入
により真性ベース（リンクベース）層１２１を形成す
る。

【００５２】その後、図１３（ｂ）に示すように、層間
絶縁膜１１７の形成後、メモリセル部の第１コンタクト
穴１１８（穴部 IV）の形成と同時に、エミッタ１２
８、ベース引出部１２３、コレクタ１０９への各コンタ
クト穴１１８を形成する。なお、このコンタクト穴１１
８の形成時に、この穴１１８からｎ型やｐ型の不純物注
入を行なってもよい。次に図１３（ｃ）に示すように、
コンタクト穴１１８を含め配線層１１８ａを形成する。

【００５３】なお、図９および図１１に基づいて説明し
たのと同様に、この実施の形態においても、バイポーラ
・トランジスタの製造におけるレジストパターン１２６
は、ＮＭＯＳトランジスタの製造におけるしきい値電圧
調整用の注入やPMOSトランジスタのｐ−注入のレジスト
パターンと同一の製造段階で形成し、兼用することがで
きる。このようにすると、この場合CMOSフローと同じマ
スク枚数でバイポーラ・トランジスタを形成することが
できる。

【００５４】図２５は、以上に述べた図５ないし７のＳ
ＲＡＭの製造プロセスと図８、図１０、図１２および図
１３のバイポーラ・トランジスタの製造プロセスとを比
較対照して示したものである。ＳＲＡＭの穴部の形成工
程とバイポーラ・トランジスタの穴部の形成工程の関係
が示されているほか、他の工程も出来るだけ同一工程と
し、工程数の増加を抑制していることがわかる。

【００５５】このようにして、ＳＲＡＭプロセスフロー
内において各々のコンタクトの形成工程でバイポーラ・
トランジスタが形成できる。以上は周辺回路部でのバイ
ポーラ・トランジスタの形成として説明したが、同様の
形成方法がメモリセル部でのバイポーラ・トランジスタ
の形成にも適用できる。必要な場合、ｐ型とｎ型を置き
換えて考えればよい。具体的に、メモリセル部における
バイポーラ・トランジスタの形成方法については、他の
実施の形態として最後に説明する。これを含めてこのメ
モリセル部および／または周辺回路部における特性の異
なるバイポーラ・トランジスタの形成としては、幾つか
の態様がある。まず第１には、メモリセル部の一つの穴
工程に合わせ、これと同時に、周辺回路部で穴工程を行
い、メモリセル部および／または周辺回路部それぞれの
開口領域に互いに特性の異なるバイポーラ・トランジス
タを同時並行的に形成する方法がある。次に、メモリセ
ル部の複数の段階の穴工程に合わせ、周辺回路部でも対
応する複数段階で穴の開口を行い、メモリセル部および
／または周辺回路部それぞれの開口領域に互いに特性の
異なるバイポーラ・トランジスタを形成する方法があ
る。ここで、ぞれぞれの穴工程で注入条件等を変えるこ
とにより、エミッタ、ベース、コレクタのプロファイル
を変え、特性の異なるバイポーラ・トランジスタを製造
することがができる。

【００５６】さらには、メモリセル部の穴工程と周辺回
路部の穴工程が同時でなくても、レジストパターンの形
成、層間絶縁膜の形成、イオン注入、不純物拡散などの
いずれかを、メモリセル部と周辺回路部とで同時並行的
に行う方法がある。

【００５７】この発明では、図１に示す様な電流増幅率
（hFE）と耐圧（BVces、BVceo）の関係において、図示
Ａ点のような高耐圧で低電流増幅率のプロセス条件と、
図示Ｂ点のような高電流増幅率で低耐圧のプロセス条件
とを同時に形成し、複数のバイポーラ・トランジスタを
含む半導体装置の中で、各々の回路ごとに適した特性の
バイポーラ・トランジスタを製造しようとするものであ
る。この場合、バイポーラ・トランジスタの特性は、回
路の必要性に応じ何種類形成してもよい。

【００５８】このような多種類の特性のバイポーラ・ト
ランジスタを形成する方法としては、サイズの変化によ
る特性の変化とは別に、不純物濃度のプロファイルを変
える方法がある。例えば、図３（ａ）に示すようにエミ
ッタ部のプロファイルを変え２種類以上のバイポーラ・
トランジスタを形成することができる。また別の方法と
しては、図３（ｂ）に示すようにベース部のプロファイ
ルを変え２種類以上のバイポーラ・トランジスタを形成
することができる。また、その他の方法としては、図３
（ｃ）に示すように、コレクタ部のプロファイルを変え
２種類以上のバイポーラ・トランジスタを形成してもよ
い。なお、以上の例では、ｎｐｎ型バイポーラ・トラン
ジスタを形成する場合について説明したが、これはｐｎ
ｐ型のバイポーラ・トランジスタを形成する場合であっ
てもよい。さらにまた、一つの半導体装置のなかにｎｐ
ｎ型とｐｎｐ型の両方のバイポーラ・トランジスタを同
時並行的に形成する場合であってもよい。以下に、この
ような特性の異なる複数のバイポーラ・トランジスタの
個々の製造方法について説明する。

【００５９】実施の形態２．図１４（ａ）〜（ｃ）は、
この発明の実施の形態２のバイポーラ・トランジスタの
製造方法を示す図である。製造のプロセスを述べると、
先ず図１４（ａ）に示すように、両方のトランジスタ
Ａ、Ｂの領域とも、ｐ型基板１の上にｎ型ウエル２及び
分離酸化膜３を形成する。このｎ型ウエル２の形成は、
熱拡散でもイオン注入でもよい。なおまた、この実施例
では、バイポーラ・トランジスタをｎ型ウエル２の中に
形成する場合について述べるが、これはエピタキシャル
層およびｎ+埋め込み層中に形成する場合でもよい。

【００６０】その後、それぞれの領域Ａ、Ｂに、コレク
タ引出部４、ベース引出部５および真性ベース層（ある
いはリンクベース層）６を形成する。さらに、層間絶縁
膜７を形成した後、エミッタ部の開口８を形成する。

【００６１】その後、図１４（ｂ）に示すように、領域
Ａ側には、レジストパターン９を形成して、エミッタの
濃度が相対的に薄く高耐圧で低hFEのバイポーラ・トラ
ンジスタＡを得るようにする。一方、領域Ｂ側はｎ型不
純物、例えばひ素Ａｓのイオン注入を行いエミッタ１０
を形成する。

【００６２】その後、図１４（ｃ）に示すように、領域
Ａからレジストパターン９を除去し、領域Ａ、Ｂ両方に
エミッタ電極１１を形成する。なお、この時エミッタ電
極１１はポリシリコンでもポリサイドでも良い。次に、
領域Ａにはエミッタ１２を形成する。このエミッタ１２
は、イオン注入で形成してもエミッタ電極１１からの不
純物拡散で形成しても良い。領域Ｂにはエミッタ１０が
すでに形成されている。

【００６３】このような製造方法によると、トランジス
タＢのエミッタ１０がイオン注入による分、トランジス
タＡのエミッタ１２より高濃度である為、２種類の特性
のバイポーラ・トランジスタができる。このような製造
方法によれば、共通の製造プロセスで同時並行的に、特
性の異なるバイポーラ・トランジスタを製造することが
できる。

【００６４】実施の形態３．図１５（ａ）〜（ｃ）は、
この発明の実施の形態３のバイポーラ・トランジスタの
製造方法を示す図である。製造のプロセスを述べると、
先ず図１５（ａ）に示すように、両方のトランジスタ
Ｃ、Ｄの領域とも、ｐ型基板１の上にｎ型ウエル２及び
分離酸化膜３を形成する。このｎ型ウエル２の形成は、
熱拡散でもイオン注入でもよい。なおまた、この実施例
では、ｎ型ウエル２の中にバイポーラ・トランジスタを
形成する場合について述べるが、エピタキシャル層およ
びｎ+埋め込み層中にバイポーラ・トランジスタを形成
する場合でもよい。

【００６５】その後、それぞれの領域Ｃ、Ｄに、コレク
タ引出部４、ベース引出部５および真性ベース層（ある
いはリンクベース層）６を形成する。さらに、層間絶縁
膜７を形成した後、エミッタ部の開口８を形成する。

【００６６】その後、図１５（b）に示すように、両方
の領域Ｃ、Ｄともポリシリコンまたはポリサイド層１３
を形成し、エミッタ電極形成用の層とする。次に、領域
Ｃにレジストパターン１４を形成する。なお、このレジ
ストパターンの形成は、エミッタ電極をポリサイドとす
る場合には、下層ポリシリコンの形成後でもポリサイド
の形成後でもよい。次に、領域Ｄ側にｎ型不純物のイオ
ン、たとえば砒素Ａｓの注入を行う。

【００６７】その後、図１５(ｃ）に示すように、領域
Ｃのレジストパターンを除去し、領域Ｃにエミッタ電極
１１及びエミッタ１２を形成し、領域Ｄにエミッタ電極
１５及びエミッタ１０を形成する。なお、この時領域Ｃ
のエミッタ１２の形成はエミッタ電極１１からの拡散で
形成しても、エミッタ電極形成前のイオン注入で形成し
てもよい。トランジスタＣ側は、エミッタの濃度が薄
く、高耐圧で低ｈＦＥのバイポーラ・トランジスタとな
る。

【００６８】一方、トランジスタＤにおいては、エミッ
タ電極１５からの拡散がイオン注入分だけ多いため、ト
ランジスタＤのエミッタ１０がトランジスタＣのエミッ
タ１２より高濃度となり、２種類の特性のバイポーラ・
トランジスタＣ、Ｄが形成される。

【００６９】以上のように、この製造方法によれば、共
通の製造プロセスで同時並行的に、特性の異なるバイポ
ーラ・トランジスタＣおよびＤを製造することができ
る。この実施の形態では、エミッタ電極の製造方法が他
の実施例と異なっている点に特色がある。

【００７０】なお、図１５（ｂ）において、ポリシリコ
ン１３をドープト・ポリシリコンとし、その不純物濃度
を予め変えておくことにより、ここから拡散で形成され
るエミッタの濃度プロファイルを変えることができる。
これにより特性の異なるバイポーラ・トランジスタを得
ることができる。

【００７１】実施の形態４．図１６（ａ）〜（ｄ）は、
この発明の実施の形態４のバイポーラ・トランジスタの
製造方法を示す図である。製造のプロセスを述べると、
先ず図１６（ａ）は、図１５（ａ）と同じである。次
に、図１６（ｂ）において、ポリシリコン１３をノンド
ープト・ポリシリコンとし、ポリシリコン１３を形成の
後、領域Ｅ、Ｆの全面にわたりｎ型不純物、たとえばひ
素Ａｓを注入し、ポリシリコン１３の濃度を所望の値に
する。

【００７２】次に、図１６（ｃ）に示すように、領域Ｅ
にレジストパターン１４を形成し、領域Ｆ側にさらにｎ
型不純物、たとえばひ素Ａｓを注入し、領域Ｆ側のポリ
シリコン１３の濃度を領域Ｅ側とは異なる値にする。そ
の後の図１６（ｄ）のプロセスは実施の形態３の図１５
（ｃ）と同様である。このようにイオン注入を２回行う
方法によれば、それぞれのトランジスタのエミッタ・プ
ロファイルを制御でき、特性の異なるバイポーラ・トラ
ンジスタを製造することができる。

【００７３】実施の形態５．図１７（ａ）〜（ｃ）は、
この発明の実施の形態５のバイポーラ・トランジスタの
製造方法を示す図である。製造のプロセスを述べると、
先ず図１７（ａ）に示すように、両方のトランジスタ
Ｇ、Ｈの領域とも、ｐ型基板１の上にｎ型ウエル２及び
分離酸化膜３を形成する。このｎ型ウエル２の形成は、
熱拡散でもイオン注入でもよい。なおまた、この実施例
では、ｎ型ウエル２の中にバイポーラ・トランジスタを
形成する場合について述べるが、エピタキシャル層およ
びｎ+埋め込み層中にバイポーラ・トランジスタを形成
する場合でもよい。

【００７４】その後、それぞれの領域Ｇ、Ｈに、コレク
タ引出部４、ベース引出部５および真性ベース層（ある
いはリンクベース層）６を形成する。さらに、層間絶縁
膜７を形成した後、一方のバイポーラ・トランジスタＧ
の領域にのみエミッタ部の開口８を形成する。

【００７５】その後、図１７（ｂ）に示すように、領域
Ｇに、エミッタ電極１１及びエミッタ１２を形成する。
この場合エミッタ１２の形成はイオン注入でもエミッタ
電極１１からの拡散でもよい。このようにして一方のバ
イポーラ・トランジスタＧを形成した後、両方の領域
Ｇ、Ｈに層間絶縁膜１６を形成し、さらにその後、他方
のバイポーラ・トランジスタＨのエミッタ部の開口１７
を形成する。

【００７６】その後、図１７（ｃ）に示すように、トラ
ンジスタＨの方に、エミッタ電極１８およびエミッタ１
９を形成する。この場合エミッタ１９の形成は、イオン
注入でもエミッタ電極１８からの拡散でもよい。

【００７７】この実施の形態では、エミッタとなる層１
１と１８が、それぞれ別のプロセスで形成されている。
このようなプロセスにすると、両方のトランジスタＧ、
Ｈのそれぞれのエミッタ１２、１９が全く独立に形成さ
れるため、特性の異なる２種類のバイポーラ・トランジ
スタを形成することができる。

【００７８】図２６は、以上に述べた図１４、図１５お
よび図１７のバイポーラ・トランジスタの製造プロセス
を比較対照して示したものである。バイポーラ・トラン
ジスタの穴部の形成工程（エミッタ用開口）の関係が示
されているほか、他の工程も出来るだけ同一工程とし、
工程数の増加を抑制していることがわかる。

【００７９】実施の形態６．図１８（ａ）〜（ｃ）は、
この発明の実施の形態６のバイポーラ・トランジスタの
製造方法を示す図である。製造のプロセスを述べると、
先ず図１８（ａ）に示すように、両方のトランジスタ
Ｉ、Ｊの領域とも、Ｐ型基板１の上にｎ型ウエル２及び
分離酸化膜３を形成する。このｎ型ウエル２の形成は、
熱拡散でもイオン注入でもよい。なおまた、この実施の
形態では、ｎ型ウエル２の中にバイポーラ・トランジス
タを形成する場合について述べるが、エピタキシャル層
およびｎ+埋め込み層中にバイポーラ・トランジスタを
形成する場合でもよい。

【００８０】その後、それぞれの領域Ｉ、Ｊに、コレク
タ引出部４、ベース引出部５および真性ベース層（ある
いはリンクベース層）６を形成する。その後、図１８
（ｂ）に示すように、領域Ｊ側のベース領域のみ開口し
たレジストパターン２０を形成し、領域Ｊ側にｐ型不純
物、例えばホウ素BF2等の追加注入を行い、厚いベース
層２１を形成する。

【００８１】その後、図１８（ｃ）に示すように、全面
に層間絶縁膜７を形成し、それぞれ領域Ｉ、Ｊにエミッ
タ部を開口した後、それぞれエミッタ電極１１及びエミ
ッタ１２を形成する。なお、この時エミッタ電極１１は
ポリシリコンでもポリサイドでもよく、又、エミッタ１
２は、イオン注入で形成してもエミッタ電極１１からの
不純物拡散で形成してもよい。

【００８２】このようにすると、トランジスタＪのベー
ス２１がトランジスタＩのべース６よりも高濃度となる
為、特性の異なる２種類のバイポーラ・トランジスタを
形成することができる。

【００８３】なお、この実施の形態の図１８（ａ）にお
ける真性ベース層６の形成を、例えばＮＭＯＳトランジ
スタのしきい値電圧調整用の注入を用い、これらを同時
に行うことができる。また、図１８（ｂ）における厚い
ベース層２１の形成のためのイオン注入を、周辺回路
部、例えばＰＭＯＳトランジスタの製造におけるｐ−注
入を用い、これらを同時に行うことができる。このよう
にすれば、製造工程を増やさず、ＳＲＡＭ等の他の回路
の製造と同時並行的に、特性の異なるバイポーラ・トラ
ンジスタを製造することができる。

【００８４】実施の形態７．図１９（ａ）〜（ｃ）は、
この発明の実施の形態７のバイポーラ・トランジスタの
製造方法を示す図である。製造のプロセスを述べると、
先ず図１９（ａ）に示すように、両方のトランジスタ
Ｋ、Ｌの領域とも、Ｐ型基板１の上にｎ型ウエル２及び
分離酸化膜３を形成する。このｎ型ウエル２の形成は、
熱拡散でもイオン注入でもよい。なおまた、この実施の
形態では、ｎ型ウエル２の中にバイポーラ・トランジス
タを形成する場合について述べるが、エピタキシャル層
およびｎ+埋め込み層中にバイポーラ・トランジスタを
形成する場合でもよい。

【００８５】その後、それぞれの領域Ｋ、Ｌに、コレク
タ引出部４、ベース引出部５および真性ベース層（ある
いはリンクベース層）６を形成する。さらに、層間絶縁
膜７を形成した後、エミッタ部の開口８を形成する。

【００８６】その後、図１９（ｂ）に示すように、領域
Ｌ側のみ開口したレジストパターン２２を形成し、領域
Ｌにｐ型不純物、例えばボロンBF2等の注入を行い、エ
ミッタ開口部の下に厚いベース層２３を形成する。

【００８７】その後、図１９（ｃ）に示すように、両方
のトランジスタＫ、Ｌにエミッタ電極１１及びエミッタ
１２を形成する。この時エミッタ電極１１はポリシリコ
ンでもポリサイドでも良い。また、エミッタ１２は、イ
オン注入で形成してもエミッタ電極１１からの不純物拡
散で形成してもよい。

【００８８】このような製造プロセスによれば、トラン
ジスタＬのベース２３がトランジスタＫのべース６より
も高濃度となる為、２種類の特性のバイポーラ・トラン
ジスタを形成することができる。この実施例では、エミ
ッタ開口部からベースのイオン注入を行うことが特色で
ある。

【００８９】実施の形態８．図２０（ａ）〜（ｃ）は、
この発明の実施の形態８のバイポーラ・トランジスタの
製造方法を示す図である。製造のプロセスを述べると、
先ず図２０（ａ）に示すように、両方のトランジスタ
Ｍ、Ｎの領域とも、ｐ型基板１の上にｎ型ウエル２及び
分離酸化膜３を形成する。このｎ型ウエル２の形成は、
熱拡散でもイオン注入でもよい。なおまた、この実施例
では、ｎ型ウエル２の中にバイポーラ・トランジスタを
形成する場合について述べるが、エピタキシャル層およ
びｎ+埋め込み層中にバイポーラ・トランジスタを形成
する場合でもよい。

【００９０】その後、それぞれの領域Ｍ、Ｎに、コレク
タ引出部４、ベース引出部５を形成する。次に、バイポ
ーラ・トランジスタＮのリンクベース層となり、かつバ
イポーラ・トランジスタＭの真性ベース層となるベース
層２４を形成する。

【００９１】その後、図２０（ｂ）に示すように、層間
絶縁膜７を形成し、エミッタ部の開口８を形成する。そ
して、トランジスタＮのみ開口したレジストパターン２
５を形成する。その後、トランジスタＮに、ｐ型不純
物、例えばボロンＢのイオン注入により真性ベース層２
６を形成する。その後、ｎ型不純物、例えばひ素Ａｓの
イオン注入によりエミッタ２７を形成する。

【００９２】その後、図２０（ｃ）に示すように、領域
Ｍのレジスト２５を除き、両方のトランジスタＭ、Ｎ
に、エミッタ電極１１を形成する。次に、トランジスタ
Ｍ側のエミッタ２８をエミッタ電極１１からの不純物拡
散で形成する。この時エミッタ電極１１はポリシリコン
でもポリサイドでもよい。

【００９３】このような製造プロセスによると、トラン
ジスタＭ、Ｎのエミッタ２７、２８はそれぞれ別のプロ
セスで形成され、またぞれぞれの真性ベース２６、２４
が別個に独立して形成されるため、特性の異なる２種類
のバイポーラ・トランジスタを形成することができる。

【００９４】図２７は、以上に述べた図１８、図１９お
よび図２０のバイポーラ・トランジスタの製造プロセス
を比較対照して示したものである。バイポーラ・トラン
ジスタの穴部の形成工程（エミッタ用開口）の関係が示
されているほか、他の工程も出来るだけ同一工程とし、
工程数の増加を抑制していることがわかる。

【００９５】実施の形態９．図２１（ａ）〜（ｂ）は、
この発明の実施の形態９のバイポーラ・トランジスタの
製造方法を示す図である。製造のプロセスを述べると、
先ず図２１（ａ）に示すように、両方のトランジスタ
Ｐ、Ｑの素子形成領域とも、ｐ型基板１の上にｎ型ウエ
ル２及び分離酸化膜３を形成する。このｎ型ウエル２の
形成は、熱拡散でもイオン注入でもよい。なおまた、こ
の実施例では、ｎ型ウエル２の中にバイポーラ・トラン
ジスタを形成する場合について述べるが、エピタキシャ
ル層およびｎ+埋め込み層中にバイポーラ・トランジス
タを形成する場合でもよい。

【００９６】その後、領域Ｑ側のバイポーラ・トランジ
スタ形成部が開口したレジストパターン２９を形成し、
この領域Ｑにｎ型不純物、例えばリンのイオン注入を行
い、高濃度のコレクタ領域３０を形成する。

【００９７】その後、図２１（ｂ）に示すように、それ
ぞれの領域Ｐ、Ｑに、コレクタ引出部４、ベース引出部
５および真性ベース層（あるいはリンクベース層）６を
形成する。さらに、層間絶縁膜７を形成した後、エミッ
タ部の開口を形成する。次に、両方の領域Ｐ、Ｑにエミ
ッタ電極１１およびエミッタ１２を形成する。この時エ
ミッタ電極１１はポリシリコンでもポリサイドでもよ
い。また、エミッタ１２は、イオン注入で形成してもエ
ミッタ電極１１からの不純物拡散で形成してもよい。

【００９８】このように形成すると、トランジスタＱの
コレクタ３０がトランジスタＰのコレクタ２よりも高濃
度となるため、特性の異なる２種類のバイポーラ・トラ
ンジスタを形成することができる。なお、この方法はエ
ピタキシャル層及びｎ＋埋めこみ層を用いておこなうこ
ともでき、その場合はエピ層の濃度を変えて特性の異な
るバイポーラ・トランジスタを得ることがきでる。

【００９９】実施の形態１０．図２２（ａ）〜（ｂ）
は、この発明の実施の形態１０のバイポーラ・トランジ
スタの製造方法を示す図である。製造のプロセスを述べ
ると、先ず図２２（ａ）に示すように、両方のトランジ
スタＲ、Ｓの素子形成領域とも、ｐ型基板１の上にｎ型
ウエル２及び分離酸化膜３を形成する。このｎ型ウエル
２の形成は、熱拡散でもイオン注入でもよい。なおま
た、この実施例では、ｎ型ウエル２の中にバイポーラ・
トランジスタを形成する場合について述べるが、エピタ
キシャル層およびｎ+埋め込み層中にバイポーラ・トラ
ンジスタを形成する場合でもよい。

【０１００】その後、領域Ｓ側のバイポーラ・トランジ
スタ形成部が開口したレジストパターン３１を形成した
後、領域Ｓにｎ型不純物、たとえばリンＰのイオン注入
により、領域Ｓ側のベース形成領域の下に高濃度なｎ型
のコレクタ層３２を形成する。

【０１０１】その後、図２２（ｂ）に示すように、領域
Ｒ側のレジスト３１を除き、それぞれの領域Ｒ、Ｓに、
コレクタ引出部４、ベース引出部５および真性ベース層
（あるいはリンクベース層）６を形成する。さらに、両
方の領域Ｒ、Ｓとも層間絶縁膜７を形成した後、エミッ
タ部の開口を形成する。

【０１０２】その後、両方の領域Ｒ、Ｓに、エミッタ電
極１１及びエミッタ１２を形成する。この時、エミッタ
１２の形成はエミッタ電極１１からの拡散で形成して
も、エミッタ電極形成前のイオン注入で形成してもよ
い。こうして２種類のトランジスタを形成する。

【０１０３】このようにすると、バイポーラ・トランジ
スタＳでは、コレクタ部にバイポーラ・トランジスタＲ
のコレクタ２よりも高濃度なｎ型のコレクタ３２がある
ため、特性の異なる２種類のバイポーラ・トランジスタ
Ｒ，Ｓを形成することができる。

【０１０４】なお、この実施の形態の図２２（ａ）にお
ける高濃度のｎ層３２の形成を、コレクタ抵抗低減のた
めの導電層の形成プロセスと同時に行い、あるいはコレ
クタ抵抗低減のための導伝層と兼用することができる。
このようにすれば、製造工程を増やさず、他の回路の製
造と同時並行的なプロセスで、特性の異なるバイポーラ
・トランジスタを製造することができる。

【０１０５】なおまた、この実施の形態の図２２（ａ）
における高濃度のｎ層３２の形成を、ＰＭＯＳトランジ
スタ形成部のｎ＋分離層の注入と同時に行うことがで
き、両方の注入を兼用することができる。このようにす
れば、製造工程を増やさず、他の回路の製造と同時並行
的なプロセスで、特性の異なるバイポーラ・トランジス
タを製造することができる。

【０１０６】実施の形態１１．図２３（ａ）〜（ｃ）
は、この発明の実施の形態１１のバイポーラ・トランジ
スタの製造方法を示す図である。製造のプロセスを述べ
ると、先ず図２３（ａ）に示すように、両方のトランジ
スタＴ、Ｕの領域とも、ｐ型基板１の上にｎ型ウエル２
及び分離酸化膜３を形成する。このｎ型ウエル２の形成
は、熱拡散でもイオン注入でもよい。なおまた、この実
施例では、ｎ型ウエル２の中にバイポーラ・トランジス
タを形成する場合について述べるが、エピタキシャル層
およびｎ+埋め込み層中にバイポーラ・トランジスタを
形成する場合でもよい。

【０１０７】その後、それぞれの領域Ｔ、Ｕに、コレク
タ引出部４、ベース引出部５および真性ベース層（ある
いはリンクベース層）６を形成する。その後、図２３
（ｂ）に示すように、層間絶縁膜７を形成した後、エミ
ッタ部の開口８を形成する。その後、領域Ｕ側が開口し
たレジストパターン３３を形成した後、領域Ｕにｎ型不
純物のイオン注入を行い、ベース層６の下に高濃度なｎ
型領域３４を形成する。

【０１０８】その後、図２３（ｃ）に示すように、両方
のトランジスタＴ、Ｕに、エミッタ電極１１及びエミッ
タ１２を形成する。この時エミッタ電極１１はポリシリ
コンでもポリサイドでも良い。また、エミッタ１２は、
イオン注入で形成してもエミッタ電極１１からの不純物
拡散で形成してもよい。

【０１０９】このような製造プロセスによると、バイポ
ーラ・トランジスタＵ側ではコレクタ部にバイポーラ・
トランジスタＴのコレクタ２よりも高濃度なｎ層３４が
あるため、特性の異なる２種類のバイポーラ・トランジ
スタを形成することができる。

【０１１０】図２８は、以上に述べた図２１、図２２お
よび図２３のバイポーラ・トランジスタの製造プロセス
を比較対照して示したものである。バイポーラ・トラン
ジスタの穴部の形成工程（エミッタ用開口）の関係が示
されているほか、他の工程も出来るだけ同一工程とし、
工程数の増加を抑制していることがわかる。

【０１１１】以上述べた実施の形態２〜１１の図１４〜
２３では、それぞれ特性の異なる一対のバイポーラ・ト
ランジスタの製造方法について述べた。しかし、特性の
異なる一対のバイポーラ・トランジスタの製造の組み合
わせは、上記図示の組み合わせに限られず、上記各図の
中のそれぞれのバイポーラ・トランジスタの他の適当な
組み合わせも考えられる。さらには、エミッタ、ベー
ス、コレクタの二つ以上が相互に異なるように製造する
ことも可能である。

【０１１２】実施の形態１２．図２４（ａ）〜（ｃ）
は、この発明の実施の形態１２のバイポーラ・トランジ
スタの製造方法を示す図である。製造のプロセスを述べ
ると、先ず、図２４（ａ）に示すように、ｐ型基板１上
に分離酸化膜３を形成した後、メモリセル部でソフトエ
ラー対策用として用いるｎ−埋めこみ層３５をバイポー
ラ・トランジスタ形成部に形成する。

【０１１３】その後、図２４（ｂ）に示すように、ｎウ
エル３６とこのｎウエル３６に囲まれたｐウエル３７を
形成する。その後、図２４（ｃ）に示すように、ＮＭＯ
Ｓトランジスタのｎ＋Ｓ／Ｄ（ソースおよびドレイン）
形成時にコレクタ引出部４およびエミッタ３８を、ＰＭ
ＯＳトランジスタのｐ＋Ｓ／Ｄ形成時にベース引出部５
を形成する。

【０１１４】このように、ＳＲＡＭ製造のプロセスに合
わせ、ボトムｎ層をコレクタとし、ｐウエルをベースと
し、メモリセル部でのｎ＋Ｓ／Ｄ（ソース／ドレイン）
形成と合わせてエミッタを形成することにより、耐圧の
高いバイポーラ・トランジスタを形成することができ
る。この製造方法を、上述した他の実施の形態のバイポ
ーラ・トランジスタの製造方法と併用すれば、ぞれぞれ
互いに特性の異なるバイポーラ・トランジスタが得られ
る。

【０１１５】実施の形態１３．図２９は、この発明の実
施の形態１３におけるＳＲＡＭのメモリセルの等価回路
図である。図に示すように、このＳＲＡＭのメモリセル
は、ＮＭＯＳ型のドライバトランジスタＱ１，Ｑ２、ア
クセストランジスタＱ３，Ｑ４、抵抗Ｒ１，Ｒ２の６素
子で構成され、さらに高速化のためのｐｎｐ型トランジ
スタＱ７，Ｑ８が付加されて合計８素子で構成されてい
る。

【０１１６】図３０は、この発明の実施の形態１３にお
ける他のＳＲＡＭのメモリセルの等価回路図である。図
に示すように、このＳＲＡＭのメモリセルは、ＰＭＯＳ
型のドライバトランジスタＱ１，Ｑ２、アクセストラン
ジスタＱ３，Ｑ４、抵抗Ｒ１，Ｒ２の６素子で構成さ
れ、さらに高速化のためのｎｐｎ型トランジスタＱ７，
Ｑ８が付加されて合計８素子で構成されている。なお、
図２９及び図３０における符号 I〜IV は、図４につい
て説明したのと同様に、メモリセルの製造工程において
形成される穴部 I〜IV の、回路上における対応位置を
示している。

【０１１７】バイポーラ・トランジスタはドライブ能力
が大きいため、バイポーラ・トランジスタをメモリセル
に用いて、デバイスを高速化することができる。図２９
および図３０は、この場合のメモリセルの例を示すもの
である。この場合、素子数増加によるメモリセル面積の
増加を防ぐため、バイポーラ・トランジスタＱ７，Ｑ８
は本発明にあるようにメモリセルの穴工程で形成するの
が望ましく、例えば図２９の場合であれば、図４に示し
たメモリセルの等価回路における穴部 IVの位置で、す
なわち、アクセス・トランジスタのドレイン領域とビッ
ト線とをつなぐ第１コンタクト穴（穴部 IV）を利用し
て、バイポーラ・トランジスタを形成すればよい。これ
は、図７（ｈ）に示したコンタクトホール１１８の位置
である。

【０１１８】この場合、図２９のようにＮＭＯＳ型のメ
モリセルに適用する場合、コレクタに用いるウェルがｐ
ウェルのため、バイポーラ・トランジスタはｐｎｐ型の
バイポーラ・トランジスタとなる。

【０１１９】また、ｐｎｐ型のバイポーラ・トランジス
タは、ｐ型のｐ＋を形成するボロンの拡散係数が大きく
コンタクト（図４における穴部 IV）での形成が困難な
場合もある。この場合、図３０に示すようなＰＭＯＳ型
のメモリセルにｎｐｎ型バイポーラ・トランジスタを用
いる構造とすることができる。

【０１２０】また、メモリセルのレイアウトの非対称性
等からバイポーラ・トランジスタＱ７，Ｑ８に異なる特
性が必要な場合は、注入等により特性を変えてもよい。
また、以上は、アクセス・トランジスタのドレイン領域
とビット線とをつなぐ第１コンタクト穴（穴部 IV）
（図４における穴 IV）を用いた例を述べたが、第１コ
ンタクト（穴部 IV）以外の穴、例えば図４に示し、ま
た図５ないし図７で説明したゲートコンタクト穴１０６
（穴部 I）、第１ポリコンタクト穴１１２（穴部 I
I）、第２ポリコンタクト穴１１５（穴部 III）などを
用いる場合も同様であり、またメモリセル形成の複数の
穴工程を用いて、メモリセル内に性能の異なるバイポー
ラ・トランジスタを形成してもよい。

【０１２１】以下に、メモリセル部での第１コンタクト
穴（穴部 IV）を利用した、メモリセル部でのバイポー
ラ・トランジスタの製造方法について述べる。 （IV−２）第１コンタクト穴（穴部 IV）を利用したバ
イポーラ・トランジスタの製造方法 図３１（ａ）〜（ｃ）は、この発明の実施の形態１３に
よるバイポーラ・トランジスタの製造方法を示す図であ
る。製造のプロセスを述べると、先ず図３１（ａ）に示
すように、ｐ型基板１０１の上に、ｐ型ウエル１０２を
形成しコレクタ領域とする。このｐ型ウエル１０２の形
成は、熱拡散でもイオン注入でもよい。また、メモリセ
ル部の分離酸化膜１０３を形成する。なお、この実施例
では、ｐ型ウエル１０２の中にバイポーラ・トランジス
タを形成する場合について述べるが、エピタキシャル層
およびｐ+埋め込み層中にバイポーラ・トランジスタを
形成する場合でもよい。その後、ゲート酸化膜１０４、
ゲート電極用のポリシリコン１０５、ゲート電極形成用
のポリシリコン（ポリサイド）１０７を形成後、ゲート
電極のパターニングを行う。その後、メモリセル部のｎ
−と同様に共通に真性ベース領域１１０を形成する。

【０１２２】その後、図３１（ｂ）に示すように、メモ
リセル部でのＮＭＯＳトランジスタのｎ＋Ｓ／Ｄ（ソー
ス／ドレイン）の形成時に、外部ベース１０９を形成す
る。また、周辺回路部でのＰＭＯＳトランジスタのｐ＋
Ｓ／Ｄと同様にコレクタ引出部１２３を形成する。

【０１２３】その後、図３１（ｃ）に示すように、層間
絶縁膜１１７の形成後、メモリセル部の第１コンタクト
穴１１８（穴部 IV）を形成し、同時に、コレクタ１２
３へのコンタクト穴１１８を形成する。その後、レジス
トパターン２０１を形成し、穴１１８からイオン注入し
てｐ＋領域のエミッタ２０２を形成する。

【０１２４】このように、ＭＯＳメモリの製造用のいず
れかの穴部を利用してメモリ部に必要なバイポーラ・ト
ランジスタを作り付けることができる。また、ＭＯＳメ
モリの製造用の穴部の形成と並行して、メモリ部にＭＯ
Ｓメモリの製造用の穴部とは別に穴部を形成し、そこに
バイポーラ・トランジスタを形成することも可能であ
る。さらに、これらの複数の穴部を用いて、互いに特性
の異なるバイポーラ・トランジスタを形成することがで
きる。また、バイポーラ・トランジスタとしては、ｎｐ
ｎ型の方が高性能なため、バイポーラ・トランジスタ特
性を優先する場合は、ＰＭＯＳ型メモリセルとｎｐｎ型
バイポーラ・トランジスタとの組み合わせがよい。

【０１２５】実施の形態１４．周辺回路部に用いる特性
の異なるバイポーラ・トランジスタは、メモリセル部と
周辺回路部で穴部の形成工程を同時並行しておこなった
り、注入工程を兼用しプロセスを簡略化する場合、ｐｎ
ｐ型のバイポーラ・トランジスタが望ましい。このよう
なｐｎｐ型バイポーラ・トランジスタの形成について
は、先に詳述した。

【０１２６】以下に、メモリセル部での第１コンタクト
穴（穴部 IV）の形成に合わせた周辺回路部でのｐｎｐ
型バイポーラ・トランジスタの製造方法について述べ
る。 （IV−３）第１コンタクト穴（穴部 IV）の形成に合わ
せた周辺回路部でのｐｎｐ型バイポーラ・トランジスタ
の製造方法 図３２（ａ）〜（ｃ）は、この発明の実施の形態１４に
よる他のバイポーラ・トランジスタの製造方法を示す図
である。製造のプロセスを述べると、先ず図３２（ａ）
に示すように、ｐ型基板１０１の上に、メモリセル部で
のＮＭＯＳトランジスタのｐ型ウェルと同様に、ｐ型ウ
エル１０２を形成しコレクタ領域とする。また、メモリ
セル部のＮＭＯＳトランジスタと同様に、分離酸化膜１
０３を形成する。このｐ型ウエル１０２の形成は、熱拡
散でもイオン注入でもよい。なおまた、この実施例で
は、ｐ型ウエル１０２の中にバイポーラ・トランジスタ
を形成する場合について述べるが、エピタキシャル層お
よびｐ+埋め込み層中にバイポーラ・トランジスタを形
成する場合でもよい。

【０１２７】その後、メモリセル部でのＮＭＯＳトラン
ジスタのｎ＋Ｓ／Ｄ（ソース／ドレイン）の形成時に、
この実施の形態の外部ベース１０９を形成し、またメモ
リセル部のｎ−と同様に共通に真性ベース領域１１０を
形成する。

【０１２８】その後、図３２（ｂ）に示すように、層間
絶縁膜１１７の形成後、メモリセル部の第１コンタクト
穴１１８（穴部 IV）の形成と同時に、エミッタ２０２
形成用の穴１２８、ならびにベース引出部１０９、コレ
クタ１２３への各コンタクト穴１１８を形成する。その
後、レジストパターン２０１を形成し、穴１１８からイ
オン注入してｐ＋領域のエミッタ２０２を形成する。次
に図３２（ｃ）に示すように、コンタクト穴１１８を含
め配線層１１８ａを形成する。

【０１２９】このように、メモリセル部での第１コンタ
クト穴（穴部 IV）の形成に合わせて周辺回路部で穴部
を形成し、特性の異なるｐｎｐ型バイポーラ・トランジ
スタを製造することができる。

【０１３０】

【発明の効果】以上説明したように、この発明によれ
ば、半導体記憶回路部（メモリセル部）とその周辺に形
成されるデコーダ回路、バッファ回路などを含む周辺回
路部とにおいて穴工程を兼用することにより、半導体記
憶回路部および／または周辺回路部に、特性の異なる複
数の種類のバイポーラ・トランジスタを、設計要件に応
じ適宜に効率のよい工程で製造する製造することができ
る。また、半導体記憶回路部（メモリセル部）における
メモリセル形成用の穴部を利用して効率よくバイポーラ
・トランジスタを製造することができる。特に、この発
明によれば、ＭＯＳトランジスタを用いた記憶回路、例
えばＳＲＡＭメモリ部と、その周辺回路部とに含まれる
バイポーラ・トランジスタを効率よく製造することがで
きる。

【図面の簡単な説明】

【図１】 半導体装置の製造プロセスの条件と特性との
関係を説明するための図。

【図２】 半導体装置の製造プロセス条件の設定を説明
するための図。

【図３】 半導体装置の不純物濃度のプロファイルを示
す図。

【図４】 ＳＲＡＭの回路構成の一部を示す図。

【図５】 この発明の実施の形態１による半導体装置の
製造方法を説明するための図。

【図６】 この発明の実施の形態１による半導体装置の
製造方法を説明するための図。

【図７】 この発明の実施の形態１による半導体装置の
製造方法を説明するための図。

【図８】 この発明の実施の形態１による半導体装置の
製造方法を示す図。

【図９】 この発明の実施の形態１による半導体装置の
製造方法を示す図。

【図１０】 この発明の実施の形態１による半導体装置
の製造方法を示す図。

【図１１】 この発明の実施の形態１による半導体装置
の製造方法を示す図。

【図１２】 この発明の実施の形態１による半導体装置
の製造方法を示す図。

【図１３】 この発明の実施の形態１による半導体装置
の製造方法を示す図。

【図１４】 この発明の実施の形態２による半導体装置
の製造方法を示す図。

【図１５】 この発明の実施の形態３による半導体装置
の製造方法を示す図。

【図１６】 この発明の実施の形態４による半導体装置
の製造方法を示す図。

【図１７】 この発明の実施の形態５による半導体装置
の製造方法を示す図。

【図１８】 この発明の実施の形態６による半導体装置
の製造方法を示す図。

【図１９】 この発明の実施の形態７による半導体装置
の製造方法を示す図。

【図２０】 この発明の実施の形態８による半導体装置
の製造方法を示す図。

【図２１】 この発明の実施の形態９による半導体装置
の製造方法を示す図。

【図２２】 この発明の実施の形態１０による半導体装
置の製造方法を示す図。

【図２３】 この発明の実施の形態１１による半導体装
置の製造方法を示す図。

【図２４】 この発明の実施の形態１２による半導体装
置の製造方法を示す図。

【図２５】 この発明の実施の形態１による半導体装置
の製造方法を説明するための図。

【図２６】 この発明の実施の形態２、３、および５に
よる半導体装置の製造方法を説明するための図。

【図２７】 この発明の実施の形態６、７および８によ
る半導体装置の製造方法を説明するための図。

【図２８】 この発明の実施の形態９、１０および１１
による半導体装置の製造方法を説明するための図。

【図２９】 この発明の実施の形態１３におけるメモリ
セルの回路構成の一部を示す図。

【図３０】 この発明の実施の形態１３における他のメ
モリセルの回路構成の一部を示す図。

【図３１】 この発明の実施の形態１３による半導体装
置の製造方法を示す図。

【図３２】 この発明の実施の形態１４による半導体装
置の製造方法を示す図。

【符号の説明】

１０６，１１２，１１５，１１８ 穴部、エミッタ用開
口。

Claims (19)

【特許請求の範囲】
1. 【請求項１】 半導体メモリを含む半導体記憶回路部と
   この半導体記憶回路部の周辺に配置された周辺回路部と
   を有する半導体装置の製造において、前記半導体記憶回
   路部においてレジストパターンを介して絶縁膜に選択的
   に穴部を設ける一の工程と同時に、前記周辺回路部にお
   いてレジストパターンを介して絶縁膜に選択的に複数の
   穴部を設け、前記周辺回路部および／または前記半導体
   記憶回路部の複数の穴部の領域に互いに特性の異なるバ
   イポーラ・トランジスタを形成することを特徴とする半
   導体装置の製造方法。
2. 【請求項２】 半導体メモリを含む半導体記憶回路部と
   この半導体記憶回路部の周辺に配置された周辺回路部と
   を有する半導体装置の製造において、前記周辺回路部に
   おいてレジストパターンを介して絶縁膜に選択的に同時
   に複数の穴部を設け、この複数の穴部の領域に互いに特
   性の異なるバイポーラ・トランジスタを形成することを
   特徴とする半導体装置の製造方法。
3. 【請求項３】 前記半導体記憶回路部および／または周
   辺回路部の前記複数の穴部のうち一方の穴部をレジスト
   で覆い、他方の穴部に不純物のイオン注入をすることに
   より異なるエミッタを形成し、互いに特性の異なるバイ
   ポーラ・トランジスタを形成することを特徴とする請求
   項１または２に記載の半導体装置の製造方法。
4. 【請求項４】 前記半導体記憶回路部および／または周
   辺回路部の前記複数の穴部にエミッタ電極層を形成し、
   一方の穴部のエミッタ電極層をレジストで覆い、他方の
   穴部のエミッタ電極層に不純物のイオン注入をすること
   により異なるエミッタを形成し、互いに特性の異なるバ
   イポーラ・トランジスタを形成することを特徴とする請
   求項１または２に記載の半導体装置の製造方法。
5. 【請求項５】 前記半導体記憶回路部および／または周
   辺回路部の前記複数の穴部にエミッタ電極層を形成し、
   上記複数の穴部の上記電極層にイオン注入を行い、さら
   に一方の穴部のエミッタ電極層をレジストで覆い、他方
   の穴部のエミッタ電極層に不純物のイオン注入をするこ
   とにより異なるエミッタを形成し、互いに特性の異なる
   バイポーラ・トランジスタを形成することを特徴とする
   請求項１または２に記載の半導体装置の製造方法。
6. 【請求項６】 前記半導体記憶回路部および／または周
   辺回路部の前記複数の穴部を形成するための穴部領域の
   うち一方の穴部領域をレジストで覆い、他方の穴部領域
   に不純物のイオン注入をすることにより異なるベースを
   形成し、互いに特性の異なるバイポーラ・トランジスタ
   を形成することを特徴とする請求項１または２に記載の
   半導体装置の製造方法。
7. 【請求項７】 前記半導体記憶回路部および／または周
   辺回路部の前記複数の穴部のうち一方の穴部をレジスト
   で覆い、他方の穴部にのみ不純物のイオン注入をするこ
   とにより異なるベースを形成し、互いに特性の異なるバ
   イポーラ・トランジスタを形成することを特徴とする請
   求項１または２に記載の半導体装置の製造方法。
8. 【請求項８】 前記半導体記憶回路部および／または周
   辺回路部の前記複数の穴部のうち一方の穴部をレジスト
   で覆い、他方の穴部に複数の不純物のイオン注入をする
   ことにより異なるベースおよびエミッタを形成し、互い
   に特性の異なるバイポーラ・トランジスタを形成するこ
   とを特徴とする請求項１または２に記載の半導体装置の
   製造方法。
9. 【請求項９】 前記半導体記憶回路部および／または周
   辺回路部の前記複数の穴部を形成するための素子形成領
   域のうち一方の領域をレジストで覆い、他方の領域にの
   み不純物のイオン注入を追加することによりコレクタ領
   域の不純物濃度を変え異なるコレクタ領域を形成し、互
   いに特性の異なるバイポーラ・トランジスタを形成する
   ことを特徴とする請求項１または２に記載の半導体装置
   の製造方法。
10. 【請求項１０】 前記半導体記憶回路部および／または
    周辺回路部の前記複数の穴部を形成するための素子形成
    領域のうち一方の領域をレジストで覆い、他方の領域に
    のみ不純物のイオン注入を追加することによりコレクタ
    中に高濃度層を設け異なるコレクタ層を形成し、互いに
    特性の異なるバイポーラ・トランジスタを形成すること
    を特徴とする請求項１または２に記載の半導体装置の製
    造方法。
11. 【請求項１１】 前記半導体記憶回路部および／または
    周辺回路部の前記複数の穴部のうち一方の穴部をレジス
    トで覆い、他方の穴部に不純物のイオン注入をすること
    により異なるコレクタを形成し、互いに特性の異なるバ
    イポーラ・トランジスタを形成することを特徴とする請
    求項１または２に記載の半導体装置の製造方法。
12. 【請求項１２】 前記半導体記憶回路部および／または
    周辺回路部の前記複数の穴部のうち一方の穴部から、イ
    オン注入または不純物拡散により形成されたベースにイ
    オン注入または不純物拡散をしてエミッタを形成し、他
    方の穴部から、他の導伝型のウエルに囲まれた一の導伝
    型のウエルにイオン注入をしてエミッタを形成し、互い
    に特性の異なるバイポーラ・トランジスタを形成するこ
    とを特徴とする請求項１または２に記載の半導体装置の
    製造方法。
13. 【請求項１３】 半導体メモリを含む半導体記憶回路部
    とこの半導体記憶回路部の周辺に配置された周辺回路部
    とを有する半導体装置の製造において、前記半導体記憶
    回路部において、異なる製造段階でレジストパターンを
    介して絶縁膜に選択的に穴部を設け、上記異なる製造段
    階にそれぞれ対応して、前記周辺回路部においてレジス
    トパターンを介して絶縁膜に選択的に穴部を設け、前記
    周辺回路部および／または半導体記憶回路部のこれら穴
    部の領域に互いに特性の異なるバイポーラ・トランジス
    タを形成することを特徴とする半導体装置の製造方法。
14. 【請求項１４】 半導体メモリを含む半導体記憶回路部
    とこの半導体記憶回路部の周辺に配置された周辺回路部
    とを有する半導体装置の製造において、前記周辺回路部
    において、異なる製造段階でレジストパターンを介して
    絶縁膜に選択的に異なる穴部を設け、これら異なる穴部
    の領域に互いに特性の異なるバイポーラ・トランジスタ
    を形成することを特徴とする半導体装置の製造方法。
15. 【請求項１５】 前記半導体記憶回路部および／または
    周辺回路部において、レジストパターンを介して絶縁膜
    に選択的に穴部を設ける複数の異なる段階のうち、一の
    段階において設けられた穴部にイオン注入または不純物
    拡散により一のエミッタを形成し、他の段階において設
    けられた穴部にイオン注入または不純物拡散により前記
    一のエミッタと異なるエミッタを形成し、互いに特性の
    異なるバイポーラ・トランジスタを形成することを特徴
    とする請求項１３または１４に記載の半導体装置の製造
    方法。
16. 【請求項１６】 前記半導体記憶回路部および／または
    周辺回路部において、レジストパターンを介して絶縁膜
    に選択的に穴部を設ける複数の異なる段階のうち、一の
    段階において設けられた穴部をレジストで覆い、他の段
    階において設けられた穴部に不純物のイオン注入をする
    ことにより異なるベースを形成し、互いに特性の異なる
    バイポーラ・トランジスタを形成することを特徴とする
    請求項１３または１４に記載の半導体装置の製造方法。
17. 【請求項１７】 前記半導体記憶回路部および／または
    周辺回路部において、レジストパターンを介して絶縁膜
    に選択的に穴部を設ける複数の異なる段階のうち、一の
    段階において設けられた穴部をレジストで覆い、他の段
    階において設けられた穴部に不純物のイオン注入をする
    ことにより異なるコレクタを形成し、互いに特性の異な
    るバイポーラ・トランジスタを形成することを特徴とす
    る請求項１３または１４に記載の半導体装置の製造方
    法。
18. 【請求項１８】 前記半導体記憶回路部および／または
    周辺回路部において、レジストパターンを介して絶縁膜
    に選択的に穴部を設ける複数の異なる段階のうち、一の
    段階で設けられたの穴部において、イオン注入または不
    純物拡散により形成されたベースにイオン注入または不
    純物拡散をしてエミッタを形成し、他の段階で設けられ
    た穴部において、他の導伝型のウェルに囲まれた一の導
    伝型のウェルにイオン注入をしてエミッタを形成し、互
    いに特性の異なるバイポーラ・トランジスタを形成する
    ことを特徴とする請求項１３または１４に記載の半導体
    装置の製造方法。
19. 【請求項１９】 請求項１ないし１８のいずれか１項に
    記載の半導体装置の製造方法によって製造したことを特
    徴とする半導体装置。