JPS5846865B2 - メモリ・セル - Google Patents

Description

【発明の詳細な説明】 発明の背景 集積回路チップ上に形成されたメモリ・セルを有する電
子的記憶装置配列は従来周知である。

所定の応用に関して特定の設計を選択する時には種種の
トレード・オフが考慮されなければならない。

例えば高速性及びＤＣ安定性等の有利な特徴は、より大
きな電力消費及びより大きな集積回路チップ上のセル当
りの面積を通常必要とする。

従って本発明の主な目的は、非常に高密度のＤＣ安定な
メモリ・セルを可能にする事である。

最も良好な実施例においては、メモリ・セルを小型にす
るためにセル当りに１個の電界効果トランジスタしか含
１れない。

いわゆるダイナミック・メモリ・セルにおいて必要なリ
フレッシュ回路の必要性をなくして、スタティックな即
ちＤＣ的な性質を得るために種々の方法が取られて来た
。

本発明をより良く理解するための参考資料として米国特
許第４１４２１１１号明細書がある。

これは、通常のＭＯＳ）ランジスタをフィールド・イ、
ンプラントされた抵抗及び縦型Ｐチャンネル接合型ＦＥ
Ｔと共に用いた１トランジスタの完全にスタティックな
半導体メモリ・セルを記載している。

他の興味のある文献は米国特許第３９１４７４９号明細
書である。

これは、低濃度にドープしたベース及びベースと殆んど
同じ広がりを持つエミツタを有する双安定バイポーラ・
トランジスタから或ルシングル・デバイスＤＣ安定メモ
リニーセルを記載している。

他の参考文献は、米国特許第３７２５８８１号第４０７
０６５３号；第４０９２７３５号；第４１４２１１２号
明細書及びＢａｌｉｇａ Ｘ”ＡｎＩｍｐｒｏｖｅｄ
ＧＡＭＢ ＩＴ Ｄｅｖｉｃｅ Ｓ ｔｒｕｃｔｕｒｅ
”、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌ
ｅｃｔｒｏｎ ＤｅｖｉｃｅｓｓＶｏｌ 、 ＥＤ−２
５、Ａ、１２、Ｄｅｃｅｍｂｅｒ １９７８゜ｐｐ、
１４１１１２、及びＴｈｏｍａｓ、 ” ＴｈｅＮ
ＥＧＩＴ ：Ａ ５ｕｒｆａｃｅ −Ｃｏｎｔｒ！ＪＩ
ＮｅｇａｔｉｖｅＩｍｐｅｄａｎｃｅ Ｔｒａｎｓｉ
ｓｔｏｒ”）ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓｏｎ
ＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓＸＶｏｌ、 ＥＤ
−２４，Ａ。

８ 、Ａｕｇｕｓｔ １９７７、ｐｐ、 １０７０〜１
０７６である。

また本発明は特願昭５５−１５７７６０号の発明にも関
連がある。

この関連出願の発明はＤＣ安定なセルを用いた電子的記
憶装置配列に関するものであるが、そのセルはトランジ
スタのベース領域に隣接した領域中にち−ける伝導度の
変調の原理に基づいている。

上記参考文献の利点がどのようなものであっても、それ
らは本発明の原理を開示していない。

本発明の原理は、メモリ・セルに与えられる「書込み」
パルス入力によって制御される電極によるチャネル・ピ
ンチオフ効果によっている。

このピンチオフ効果は２つの安定状態のうち１つをセル
に確立するように作用する。

発明の要約 本発明の主な特徴は、半導体領域即ち基板の共通アイソ
レーション領域内の集積化されたデバイスの被制御電極
に隣接した領域におけるチャネル・ピンチオフに依存す
るバイアス機構によってＤＣ安定なメモリ・セルが実現
される事である。

このチャネル・ピンチオフはＤＣ電流路中のインピーダ
ンスあるいは抵抗を実質的に変えるという結果を生じる
。

そのような変化は被制御電極におけるＤＣ電位の実質的
な変化を生じ、それによって記憶機能を実行する能動素
子はワード線及びビット線に加えられた動的信号によっ
て置かれたＤＣ状態に維持される。

セルの安定なりＣ状態はワード線及びビット線のために
選択された具体的な電位に依存する。

最良の実施例にむいて、ＤＣ安定メモリ・セルはドレイ
ン電極に隣接する場所でチャネル・ピンチオフが発生す
るようなＥＥＴを１つだけ含む。

しかしながら他の実施例は複数のトランジスタを′含み
、そのうち１つは接合型ＦＥＴであって、そのエミッタ
あるいはゲートがピンチオフ効果を生じる被制御電極に
なる。

良好な実施例の説明 本発明は、ＤＣ安定性、非破壊読み出し及び集積回路形
式における高い密度といった有利な特徴を備えたメモリ
・セルを提供する。

ＤＣ安定性は、記憶素子の被制御電極に隣接した基板中
に集積化された抵抗性チャネルのピンチオフ制御によっ
て与えられる。

この抵抗性チャネルはＤＣ導電路中に配置され、この導
電路のノードは適当な手段例えばｐ −ｎ接合によって
被制御電極に接続される。

この抵抗性チャネルは第１の安定状態において通。

常低い抵抗値を持ち、従って被制御電極の電位は通常低
くなる。

この状態はゼロ状態と定義される。しかしながらワード
線及びビット線の適当な付勢によって第１の制御電極及
び第２の制御電極の電位信号レベルが変化する時、抵抗
性チャネル領域はピンチオンし、その結果比較的高い電
位が発生し 上記被制御電極に維持される。

第１図を参照すると、本発明のセルの配列が示されてい
る。

説明のために図面には９つのセルしか示していないが、
実際は１つの半導体集積回路チップ上に数十個のセルが
含着れる。

セルのこの構成自体は従来技術と異ならない。

各セルはワード線ＷＬ１〜ＷＬ３及びビット線ＢＬ１〜
ＢＬＮに接続され、各ワード線はワード駆動回路ＷＤ１
〜ＷＤ３に、各ビット線はビット駆動／感知増幅器ＢＤ
／ＳＡＩ〜ＢＤ／ＳＡ Ｎに接続される。

また各セルは固定されたバイアス電位■も必要とする。

この■端子は各セル毎に別々に接続する必要はない。

代りに隣接するセルと共に共有してもよい。

第２図及び第３図を参照すると、特に第１図の配列構成
、即ちワード線及びビット線の２つのアクセス線を含む
配列に用いるのに適した。

本発明による１つの型の記憶セルが示されている。

第２図及び第３図のセル構造が説明されれば、当業者は
それを製造するために種々の公知の半導体プロセス技術
を用いる事ができるであろう。

説明のためにそのようなプロセスの１つの主要な工程を
概観する。

このプロセスは通常のバイポーラ・プロセスと適合性が
あるので、メモリ配列の周辺回路は高性能のバイポーラ
・トランジスタを用いる事ができる。

Ｐ型のシリコン単結晶基板（図示せず）は約１０１４原
子／Ｃｔのホウ素不純物が添加されている。

次にＮ＋サブコレクタ領域（図示せず）を形成するため
に公知のりソグラフイ処理技術を用いて選択的にＮ型不
純物、普通はヒ素が導入される。

種種のサブコレクタ領域（図示せず）を分離するために
同様の方法でＰ型不純物が導入される。

その後第３図に示すようにＮ型の単結晶シリコン層１０
が基板上にエピタキシャルに付着される。

熱サイクルによりＮ＋サブコレクタ及びＰ十分離領域が
エピタキシャル層１０中に外方拡散される。

次の処理工程の後に第３図に残るＮ型エピタキシャル層
１０の一部分はＮ−領域１１である。

領域１１のドーピング・レベルは約２×１０１６原子／
ｃｅである。

エピタキシャル層が付着された後、埋設酸化物分離（Ｒ
ＯＩ）１２が形成される。

このＲＯＩは電力を節約するためにＰ領域１４の直列抵
抗を増大させるために設けられる。

ＲＯＩ領域を形成するための１つの方法は、適当にマス
クされた面を通して高温で酸素を含む雰囲気を拡散し、
酸素原子をシリコン材料中に導入し、それをその場所で
二酸化シリコンに変換する事である。

ここまで述べたプロセスは、単一の分離されたバイポー
ラ装置又はＦＥＴ０形戒のためのプロセスと異なる所は
ない。

しかしながら本発明のメモリ・セルは特殊な構造を必要
とする。

しきい電圧を制御するために、ＦＥＴのゲートの下のＰ
領域１６には比較的高いドーピング・レベルが必要であ
り、Ｐ−領域１４には比較的低いドーピング・レベルが
好ましい。

第３図に点線で示すように、Ｐ−領域１４は第４図の等
他回路に示される固定抵抗Ｒ１を与える。

Ｐ−領域１５は第４図に示される可変抵抗Ｒ２を与える
。

後者の抵抗は、能動装置２２の被制御電極を構成するＮ
生電極２０の下のチャネル部分１８によって定められる
。

この能動装置は第１の制御電極２４及び第２の制御電極
あるいはゲート電極２６を有する。

当業者にとって、第３図の構造が多くの異なった方法で
得られる事は明らかであろう。

例えばＰ領域全体にＰ−ドーピング・レベルを与え、領
域１６にさらにＰ型不純物を高濃度にドープする事も可
能である。

また完全に別個のフォトリングラフィ工程によって、い
くつかの領域を形成する事ができる。

領域１６と１４との間の境界領域は被制御電極２０の下
にある事が好ましい。

また領域１６中の材料により導電路中に常にいくらかの
抵抗値が存在するが、後に説明するようにチャネルがピ
ンチオンし始める時にチャネル部分１８に重要ｉ可変効
果が起こり、抵抗値Ｒ２を上昇させる。

被制御電極を構成するＮ十領域２０及び第２の制御電極
を構成するＮ十領域２４は、適当なマスクを用いて基板
表面中に適当な不純物を拡散する事によって通常の方法
で形成される。

同様に他の電極即ち左側のＰ生電極３０及び右側のＰ生
電極３２は表面にＰ型不純物を高濃度にドープする事に
よって形成される。

第４図の等他回路の第１の導電路中の抵抗Ｒ１及びＲ２
に加えて、電圧源■が電極３０に接続され、電極３２は
接地される。

被制御電極２０に隣接する位置にあるＰ−領領域上部は
、電極２０と共に第４図の等他回路に示される接合ダイ
オード３４を形成する。

ワード線ＷＬ１は、典型的にはＦＥＴデバイス２２の表
面の薄い絶縁層３８及び適当な導電層３６から構成され
るゲート電極即ち制御電極２６に接続される。

ビット線ＢＬＩは他の制御電極２４に接続される。

第３図のメモリ・セルを形成したモノリシック構造の全
体の性質は、２つのメモリ・セルを含む第２図の上面図
を参照する事によって認識できる。

図面には２つのワード線ＷＬ１．ＷＬ２及び１つのビッ
ト線ＢＬＩが示されている。

対応する領域は対応する参照番号で識別される。

各接点領域は、■金属線とセル１の領域３０との間、接
地金属線と領域３２との間、並びにワード線及びビット
線と各々の領域との間の接点のような境界領域に対応す
る。

双安定回路素子としてのメモリ・セルの動作は、第４図
の等他回路を参照する事によって理解される。

第４図の回路には、電圧源■、固定値の抵抗Ｒ１及び接
地された可変抵抗Ｒ２から成る第１の導電路が存在する
。

前に説明したように、抵抗Ｒ１は領域１４からチャネル
１８との境界に至る半導体材料から構成され、抵抗Ｒ２
はＰ生電極３２に至るＰ領域１６及びチャネル１８から
構成される。

抵抗Ｒ２は、ワード線ＷＬ １及びビット線ＢＬ１にチ
ャネル１８のピンチオフを生じさせるような電圧レベル
が加えられた時に、インピーダンス即ち抵抗が大幅に変
化させられる。

ピンチオフの結果、Ｒ２の抵抗値はかなり上昇し、約５
■の電源電圧に近い値にダイオード３４（第４図）のア
ノードの電位を上昇させる。

これは従ってドレイン電極２０が約＋４．３■に維持し
、ゲート２６がターン・オフされた時にもその値が保た
れる。

この４，３■の電圧はチャネル１８をピンチオフ状態に
保つのに充分であり、従ってセルの「１」状態はＤＣ安
定である。

セルにゼロが書込１れる時、ソース電極２４は０■１で
下げられ、チャネル１８は開く、即ち導通し始める。

従ってドレイン電極２０のすぐ隣りのＰ−領領域Ｏ■近
くに保たれる。

この状態もＤＣ安定である。

第１６図から明らかなように、チャネル１８のピンチオ
フの関与する「１」の書込みに必要な条件は、図示され
ている特性の波形を用いる事によって実現される。

例えばセルに「１」を書込む時、ワード線は電圧レベル
が５■に、ビット線も５■に上昇される。

一方セルに存在する情報を読取りたい時は、ワード線電
位が５■に上昇される。

ビット線は、「Ｏ」の記憶されている場合よりも「１」
の記憶されている場合の方がより正になる傾向があるの
で、記憶されたデータは通常の方法によって読取る事が
できる。

Ｓ／Ｂと書かれている他の電位レベルは待機レベルであ
る。

要約すると、セルの動作は（第３図及び第４図を参照し
て）次の通りである。

（１）ＩＧＦＥＴ２２のゲート２６が、ＩＧＦＥＴをオ
ンに切り換えるために、選択されたワード線によって充
分に正にされる。

（■ ＩＧＦＥＴのソース（制御電極２４）に接続され
たビット線の電圧がドレイン（被制御電極２０）に伝え
られる。

（３） もしデータが「０」であれば、ビット線電王
は低く、従ってドレイン電圧も低くなり、ドレインの下
のチャネル１８はピンチオンされない。

（４）もしデータが「１」であれば、ビット線電圧は高
く、従ってドレイン電圧もその下のチャネル１８をピン
オフするのに充分な位高くなる。

（５） もしチャネル１８がピンチオフされれば、Ｎ
＋ドレイン２０（第３図）の左側のＰ−領領域電圧は高
くなり、この電圧はダイオード動作によってドレイン高
電圧に維持し、ピンチオフが保持される。

（６）もしチャネル１８がピンチオンされなければ、Ｎ
＋ドレインの左側のＰ−領領域電圧は低く、その下にピ
ンチオフは存在しない。

従ってドレイン電圧は低く保たれる。

第５図〜第８図を参照して、他の形式のメモリ・セル配
列を説明する。

この配列は、各メモリ・セル毎に２本のビット線とワー
ド線とを含むように構成される。

従ってこれは３アクセス線方式である。

第６図〜第８図に示されている実施例は、メモリ・セル
の第２の良好な実施例である。

このメモリ・セルは第５図の配列に組み込むのに適して
いる。

第６図はこのメモリ・セルの平面的形状を、第７図は３
次元的形態を、第８図は等価回路を示す。

種々の動作条件のための電圧レベルは第１７図に示され
る。

但し実際のレベルは通常の設計上の考慮及びデバイス特
性の依存する事を理解されたい。

第７図のモノリシック構造５０は、Ｎ＋サブコレクタ５
４及びＮ−エピタキシャル層５６を形成する周知の技術
によってＰ−基板５２内に形成された１つのメモリ・セ
ルを含む。

メモリ・セル領域は例えばサブコレクタの囲りのＰ生鉱
散分離環及び埋設酸化物分離領域５８によって画成され
ている。

以前と同様に、Ｐ型層は２つの領域即ち低濃度にドープ
されたＰ−領域６０とより高濃度にドープされたＰ領域
６２とに分割される。

エミッタ６４の両側にあるＰ−領域６０は例えばＰ導電
型領域のための工程で用いられる２つのイオン注入工程
のうち最初のものを省略する事によって得る事ができる
。

またエミッタ６４（ゲートと呼ばれる）は第７図に示さ
れるようにＰ−領域６０の左側の部分上にも存在する。

ゲートＮ十拡散をベースの縁を越えてエピタキシャル層
中に伸ばす事によって、第８図に示すようにＮ＋ゲート
がコレクタＣに短絡する事が保証される。

Ｐ＋マスクはベース接点Ｂ１及びＢ２の縁と位置合せす
る事ができ、通常の外方拡散によってそれをさらに少し
拡げる事ができる。

同様にＰベース・マスクも右側及び左側の縁の両者にお
いてエミッタの縁と位置合せする事ができ、外方拡散に
よってエミッタを囲むようにできる。

ショットキ・ダイオード５ＢＤＩはベースとエピタキシ
ャル層との間に形成され、第２のショットキ・ダイオー
ド５ＢＤ２は読取りビット線とコレクタとの間に形成さ
れる。

この実施例の動作は以下のように要約できる。

書込みサイクル 全てのセルがオフになる事を保証するために書込みワー
ド線を＋１■に上昇させる。

コレクタＣは、外部抵抗ＲＣによって＋１．５■に上昇
する。

従ってＪＦＥＴ Ｊｌはピンチオフされ、ベースＢは
、通常Ｏ■に維持される書込みビット線によってＯＶに
維持される。

読取りビット線も通常は０■に維持される。

しかしながら、書込めサイクル中はそれがオフ（ＳＢＤ
２がオフ）になる事を保証するように負（例えば−〇、
５ Ｖ ）にされても良い。

「１」を書込むためには選択された書込みワード線を例
えば−０，５■にし、書込みビット線を＋〇、 ５ Ｖ
にする。

「０」を書込むためにはＯＶにする。

トランジスタＱ１は「１」の場合は導通し、「０」の場
合はオフ状態のま１である。

Ｊｌは「１」の場合オンで、「０」の場合ピンチオフ状
態である。

サイクルの終了時には書込みワード線はＯＶにする。

読取りサイクル もし低障壁ショットキ・ダイオードが５ＢＤ２に用いら
れるならば、書込みワード線（これは読取りワード線で
もある）を−〇、５Ｖに下げ、ビット線の電流を読取る
。

もし高障壁のものが用いられるならば、読取りサイクル
中（「１」の場合に大きな読取り信号即ち感知信号を保
証するために：ビット線電圧を約＋０．３Ｖに上昇させ
る。

Ｑｌがオンなので、「１」の場合大きなりＣ感知信号が
存在する。

さもなければ電流は無視し得る程度であって、オフのデ
バイスに関してコレクタＣは１．５■である。

待機電力は、不活性なセルに関する＋■を他の組の−（
書込み又はパワー・アップ）ワード線とする事によりそ
の電圧を下げる事によって、節約する事ができる。

また、その信号線＋■は、そのような構成を取らない場
合は＋１，５■に保たれる。

第９図〜第１１図を参照して、メモリ・セルの第３の実
施例を説明する。

第１０図は平面形状を、第９図は縦の構造を、第１１図
は、メモリ・セルの等節回路を示す。

このメモリ・セルは２重エミッタの、ショットキクラン
プされた（ＳＢＤ３）、２重ベース接点型の通常のＮＰ
Ｎバイポーラ装置から戒り、ベース抵抗及びコレクタ抵
抗が電源セ■に接続される。

また設計上の柔軟性のために選択可能な特徴部分として
付加的なショットキ・ダイオード５ＢＤ４が示されてい
る。

第１１図の第３の工□ツタＥ１は付随した接合ＦＥＴの
ゲートとして用いられ、トランジスタＱ２のコレクタは
その他方のゲートとして、［“］−ベース７０はそのチ
ャネルとして用いられる。

低電圧動作は、この領域において低濃度ドープされたＰ
−材料を必要とする。

セルの要素間の相互接続は第１１図に示されている。

ＲＤはバイポーラ装置のイントリンシック・ベースと外
部接点Ｂ４との間の直列抵抗である。

電力を節約するためにその抵抗値を高めるため、イオン
注入をここで用いてもよい。

セルの２つのＤＣ安定状態は次の通りである。

オン状態 ２つのエミッタＥ２又はＢ３のいずれか１つ又はその両
方が適当な低電圧例えば０■又は−０，５■であるので
Ｑｌはオンである。

デバイスＱ２がオンなので、コレクタ電圧は低く、コレ
クタに接続されたＪＦＥＴ Ｊ２のゲートＥ１も低電
圧である。

従ってＪＦＥＴのチャネルはオープン状態で、ＲＢを介
してベースを正にする。

これはデバイスＱ２をオン状態に維持する。

従ってセルはオン状態でＤＣ安定である。

オフ状態 Ｑｌはオフであって、コレクタは＋Ｖレベルにあり、従
ってＪ２のゲー）Ｅｌも同様である。

従ってＪ２はオフであって、ベースへの正の電源は切り
離されている。

この時ベースはＲＤを介してＢ４によって大地電位に保
たれる。

エミッタが１だＯＶ又は−０，５■であれば、デバイス
はオフ状態を維持し続ける。

従ってオフ状態もＤＣ安定である。

メモリ・セルとしての動作 Ｂ４及び／又はＥ３によって全てのセルを導通させるた
めに、選択されたワード線を約−〇、８５■にする。

選択されたビット線を低レベルに保へ他を高レベルに保
ち、そしてワード線を例えばＯ■又は＋〇、５■に上昇
させる。

エミッタの両方が高レベル彦ので、選択されたセルはオ
ンの１１、他のセルはターン・オフする。

セルを読取るためには、ビット線を例えば−０，５Ｖ、
選択されたワード線は０■に、他の全てのワード線は例
えば−〇、６５Ｖに保つ。

そしてビット線の電流を読取る。

アクセス時間を改善するために、読取り中は正の電源電
位を上昇させても良い。

読取時の出力電流を増大させるために、ショットキ・ダ
イオード５ＢＤ３のアノードの電圧を上昇させる事も可
能である。

も５１つの可能性は、１つのエミッタを用い、Ｂ４をワ
ード線にする事である。

書込みは、選択されたワード線を約０．４ Ｖ上昇させ
、他をＯ■に保ち、選択されたビット線は約−〇、５Ｖ
に下げ、他は０■に保つ事で行なう。

５ＢＤ３はアノード電圧（読取りワード線）を上昇させ
、ビット線電流をモニタしてデータを得る。

またエミッタをワード線、Ｂ４を書込みワード線にし、
５ＢＤ３のアノードを読取りビット線とする事もできる
。

本発明の第４及び第５の実施例を以下第１２図〜第１５
図を参照して説明する。

第３の実施例のように、メモリ・セルは２重エミッタ、
２重ベース接点のＮＰＮ）ランジスタＱ３並びにコレク
タ中に一体化されたＮ型ショットキ障壁ダイオード５Ｂ
Ｄ５及びベース中に一体化されたＰ型ショットキ障壁ダ
イオード５ＢＤ６を用いる。

ＪＦＥＴ Ｊ３は上側のワード線ＷＬ１とコレクタと
の間に接続される。

また外部コレクタ抵抗ＲＣもセルに必要である。

典型的なセルのレイアウト、並びにワード線及びビット
線における隣接セルとの相互接続は第１２図〜第１４図
に示されている。

セルの動作を以下、説明する。

もしトランジスタＱ３がオフであれば、コレクタＣは高
、従ってＪ３のゲートは高であり、そのためＪ３はオフ
、そしてＱ３のベースへの正電源は遮断される。

Ｑ３のベースはベース・ピンチされた抵抗を介して低レ
ベルに保たれ、その他端は下側のワード線ＷＬ２に接続
される。

この実施例に関して、隣接したエミッタの構造が必要で
ある。

さもなければＢＳと下側のワード線との間に外部抵抗が
必要となるであろう。

このセルのオフ状態は従ってＤＣ安定である。

もしトランジスタＱ３がオンであれば、コレクタＣは低
、Ｊ３はオンで、Ｑ３のベースに正バイアスを供給する
。

従ってセルのこの状態もＤＣ安定である。

「０」を書込むには、下側のワード線ＷＬ２及びビット
線ＢＬ１を共に適当な正レベル１で上昇させる。

「１」を書込むには、下但「のワード線ＷＬ２が同様に
正に上昇されるが、ビット線１はこの時は負にされ、Ｑ
３のベース−エミッタ（Ｅ６）接合をターン・オンする
。

読取りは、下側のワード線ＷＬ２を上昇させるか、もし
くはビット線ＢＬ１を低下させるか、又はその両方を行
なって、ビット線ＢＬ１の電流が読取られる。

昔たその代りに、以前のように下側のワード線を上昇さ
せビット線ＢＬ２を低下させる事によってデバイスをタ
ーン・オフするためにＰ型ショットキ・ダイオード５Ｂ
Ｄ６を用いてもよい。

Ｐ型ショットキ・ダイオード５ＢＤ６の導通は、Ｑ３の
ベースからその電流を奪い、それを急速にターン・オフ
する。

これまで、独特のメモリ・セル及びそのメモリ・セルを
組込んだ配列を説明して来た。

そのようなセルは、集積化されたデバイスの被制御電極
に隣接する半導体領域中のチャネル・ピンチオフに依存
するバイアス機構に基づいている。

このチャネル・ピンチオフはＤＣ電流路中のインピーダ
ンスを変化させ、そのような変化は被制御電極にち・け
るＤＣ電位を変化させる。

そのため記憶機能を形成する能動素子は、ワード線及び
ビット線に加えられた動的信号によって置かれたＤＣ状
態に維持される。

【図面の簡単な説明】

第１図はメモリ・セルの配列のブロック図、第２図は第
１のメモリ・セルの実施例の上面図、第３図は第２図の
メモリ・セルの断面図斜視図、第４図は第２図のメモリ
・セルの等価回路図、第５図は３重本の信号線を有する
メモリ）セルの配列のブロック図、第６図は第５図のメ
モリ配列に適したメモリ・セルの実施例の上面図、第７
図は第６図のメモリ・セルの断面斜視図、第８図は第６
図のメモリ・セルの等価回路図、第９図はメモリ・セル
の他の実施例の断面斜視図、第１０図は第９図のメモリ
・セルの上面図、第１１図は第９図のメモリ・セルの等
価回路図、第１２図は４本の信号線を有するメモリ・セ
ルの配列のブロック図、第１３図は第１２図のメモリ配
列に適したメモリ・セルの実施例の断面斜視図、第１４
図は第１３図のメモリ・セルの上面図、第１５図は第１
３図のメモリ・セルの等価回路図、第１６図乃至第１９
図は各実施例に関する読取り、書込み及び待機動作のた
めの波形図である。 １８・・・・・・チャネル、２０・・・・・・ドレイン
（被制御を極）、２２・・・・・・■ＧＦＥＴ、２４・
・・・・・ソース（制御電極）、２６・・・・・・ゲー
ト電極（制御電極）、ＢＬｌ・・・・・・ビット線、Ｗ
Ｌｌ・・・・・・ワード線、Ｒ１・・・・・・固定抵抗
、Ｒ２・・・・・・可変抵抗。

Claims (1)

1. 【特許請求の範囲】 １ ＤＣ安定なメモリ・セルであって、 第１の制御電極、第２の制御電極及び被制御電極を有す
   るトランジスタと、 上記トランジスタの被制御電極に結合された固定抵抗値
   の抵抗と、 上記メモリ・セルに接続された少々くとも１本のワード
   線及び少なくとも１本のビット線と、上記被制御電極に
   隣接するチャネルより戒る可変インピーダンス装置とを
   含み、 上記被制御電極は、上記ワード線及びビット線によって
   与えられる電圧レベルに依存して、２つの２直状態のう
   ち１つを表わす、２つのＤＣ安定な電圧レベルの１つを
   取り、 上記可変インピーダンスが低インピーダンスの時はメモ
   リ・セルが第１の２直状態に維持され、上記可変インピ
   ーダンスが高インピーダンスの時はメモリ・セルが第２
   の２直状態に維持されるように、上記ワード線及びビッ
   ト線によって与えられた電圧レベルに応答して上記チャ
   ネルをピンチオンするように動作可能な、上記被制御電
   極によって上記可変インピーダンス装置のインピーダン
   スが変えられるように構成されたメモリ・セル。 ２ 上記被制御電極が絶縁ゲート電界効果トランジスタ
   のドレイン電極である特許請求の範囲第１項記載のメモ
   リ・セル。 ３ 上記被制御電極が接合型電界効果トランジスタのゲ
   ート電極である特許請求の範囲第１項記載のメモリ ・
   セル。