JPH02232932A - バイポーラトランジスタ - Google Patents
バイポーラトランジスタInfo
- Publication number
- JPH02232932A JPH02232932A JP5342089A JP5342089A JPH02232932A JP H02232932 A JPH02232932 A JP H02232932A JP 5342089 A JP5342089 A JP 5342089A JP 5342089 A JP5342089 A JP 5342089A JP H02232932 A JPH02232932 A JP H02232932A
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- JP
- Japan
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- layer
- emitter
- concentration
- base
- collector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はバイボーラ集積回路におけるトランジスタの低
温化に関する。
温化に関する。
従来、ＳｉＣＭＯＳ ＶＬＳＩの高速化のために低温
化が行われている。これを更に高速化するにはバイボー
ラトランジスタを組合わせたＢｉＣＭＯＳ回路化が必要
であるが、Ｓｉパイボーラトランジスタを低温動作させ
るには、エミッタのバンドギャップを相対的にベースの
バンドギャップより広《する必要がある。これを実現す
るため、従来、エミッタにＨドープした非晶質シリコン
を用いる方法等が検討されているが、これらの方法はい
ずれもエミッタの抵抗が大きく高速化が難しい。
化が行われている。これを更に高速化するにはバイボー
ラトランジスタを組合わせたＢｉＣＭＯＳ回路化が必要
であるが、Ｓｉパイボーラトランジスタを低温動作させ
るには、エミッタのバンドギャップを相対的にベースの
バンドギャップより広《する必要がある。これを実現す
るため、従来、エミッタにＨドープした非晶質シリコン
を用いる方法等が検討されているが、これらの方法はい
ずれもエミッタの抵抗が大きく高速化が難しい。
また、Ｓｉ／Ｇｅの混晶をベースに用いる方法もあるが
、これは格子不整合があり実用化が難しい。
、これは格子不整合があり実用化が難しい。
バイボーラトランジスタを低温動作させるには、エミッ
タのバンドギャップを相対的にベースのバンドギャップ
より広《する必要があるが、上述したように従来の技術
では種々の問題がある。
タのバンドギャップを相対的にベースのバンドギャップ
より広《する必要があるが、上述したように従来の技術
では種々の問題がある。
本発明の目的は、ベースバンドギャップに比べてエミッ
タバンドギャップの広いバイボーラトランジスタを従来
のシリコンテクノロジーになじみ易い技術によって実現
することにある。
タバンドギャップの広いバイボーラトランジスタを従来
のシリコンテクノロジーになじみ易い技術によって実現
することにある。
本発明のバイボーラトランジスタは、
エミッタ層とコレクタ層の不純物とは逆伝導タイプの第
１の不純物と、この第１の不純物とは逆伝導タイプの第
２の不純物とがドープされたベース層を有し、このベー
ス層のキャリア密度は、前記第２の不純物で補償される
ことにより、エミンタ層のキャリア密度より低くなって
いることを特徴とする。
１の不純物と、この第１の不純物とは逆伝導タイプの第
２の不純物とがドープされたベース層を有し、このベー
ス層のキャリア密度は、前記第２の不純物で補償される
ことにより、エミンタ層のキャリア密度より低くなって
いることを特徴とする。
第１図に本発明の一実施例を示す。本実施例のバイボー
ラトランジスタは、比抵抗が約１０Ω一ｃｍのＰ型Ｓｉ
基仮１上に形成された、Ｎ゛コレクタ埋込み層２と低濃
度コレクタ層３とＰベース層４とＮ゛エミッタ層５と酸
化膜層９とで構成され、これにエミッタ電極である多結
晶Ｓｔ層６とペース層４とコレクタ埋込み層２へのＡ１
配線７，８の電極が結合されている。
ラトランジスタは、比抵抗が約１０Ω一ｃｍのＰ型Ｓｉ
基仮１上に形成された、Ｎ゛コレクタ埋込み層２と低濃
度コレクタ層３とＰベース層４とＮ゛エミッタ層５と酸
化膜層９とで構成され、これにエミッタ電極である多結
晶Ｓｔ層６とペース層４とコレクタ埋込み層２へのＡ１
配線７，８の電極が結合されている。
これらの半導体層の不純物濃度は、エミッタ層５のドナ
ー濃度１（ｐｌｌＣ『ｌ、低濃度コレクタ層３のドナー
濃度１０１６ｃｍ−’、コレクタ埋込み層２のドナ−濃
度１０”ｃｍ−’とする。次に、ベース層４の不純物濃
度であるが、ドナー濃度を０．９９Ｘ１０”ｃｍ−”ド
ーブし、アクセプタ濃度をＩ Ｘ １０２０ｃｍ−３ド
ーブしてある。従ってベース層４の正孔密度は１×１０
ｌｌｌｃｍ−’になる。エミッタ層５の電子の濃度は１
０ ２ ０ ｃ ｍ−３であるから、エミッタ層からベ
ース層への電子の注入効率は大体１００になる。
ー濃度１（ｐｌｌＣ『ｌ、低濃度コレクタ層３のドナー
濃度１０１６ｃｍ−’、コレクタ埋込み層２のドナ−濃
度１０”ｃｍ−’とする。次に、ベース層４の不純物濃
度であるが、ドナー濃度を０．９９Ｘ１０”ｃｍ−”ド
ーブし、アクセプタ濃度をＩ Ｘ １０２０ｃｍ−３ド
ーブしてある。従ってベース層４の正孔密度は１×１０
ｌｌｌｃｍ−’になる。エミッタ層５の電子の濃度は１
０ ２ ０ ｃ ｍ−３であるから、エミッタ層からベ
ース層への電子の注入効率は大体１００になる。
以上は３００〜７７Ｋの間の温度で成立しており、低温
でバイボーラトランジスタが動作する。濃度の例として
はこれに限るものではなく、ベース層の不純物濃度を、
エミッタ層の不純物濃度に近い値のＰ型とＮ型の不純物
をドーブし、そのわずかの差でベース層のキャリア濃度
を決めるようにするのである。
でバイボーラトランジスタが動作する。濃度の例として
はこれに限るものではなく、ベース層の不純物濃度を、
エミッタ層の不純物濃度に近い値のＰ型とＮ型の不純物
をドーブし、そのわずかの差でベース層のキャリア濃度
を決めるようにするのである。
このようにする理由は以下のようなものである。
すなわち、通常のバイボーラトランジスタでは、ベース
層のＰ型不純物は１０ ｒ ａ ｃ ｍ − ３位にな
っている。
層のＰ型不純物は１０ ｒ ａ ｃ ｍ − ３位にな
っている。
するとエミッタ層は高ドープのためバンドギャップが狭
くなっており、このために低温にすると注入効皐に対す
る不純物濃度比の効果よりもエミッタ層のバンドギャッ
プの狭まりかきいてきて、低温で注入効率が下がってし
まう。これを阻止するために、本発明ではエミッタ層の
不純物濃度がベース層の不純物濃度と同程度か、あるい
は低くなるようにする。このため、エミッタ層のバンド
ギャップの狭まりは、ベース層と同程度か小さいので、
低温でも注入妨率の低下はなく、高い増幅率を持つこと
ができる。
くなっており、このために低温にすると注入効皐に対す
る不純物濃度比の効果よりもエミッタ層のバンドギャッ
プの狭まりかきいてきて、低温で注入効率が下がってし
まう。これを阻止するために、本発明ではエミッタ層の
不純物濃度がベース層の不純物濃度と同程度か、あるい
は低くなるようにする。このため、エミッタ層のバンド
ギャップの狭まりは、ベース層と同程度か小さいので、
低温でも注入妨率の低下はなく、高い増幅率を持つこと
ができる。
エミッタ層のＮ型不純物濃度とヘース層のＮ型．Ｐ型不
純物濃度の数値例は、上述のものに限るものではなく、
例えば次のような値が可能である。
純物濃度の数値例は、上述のものに限るものではなく、
例えば次のような値が可能である。
以上、ＮＰＮ ｝ランジスタについて説明したが、？発
明はＰＮＰ トランジスタについても適用できることは
明らかである。
明はＰＮＰ トランジスタについても適用できることは
明らかである。
第１図の実施例の構成の理解を助けるために、その製造
方法について以下に説明する。
方法について以下に説明する。
第２図は、第１図のバイポーラトランジスタの製造工程
を示す。まず第２図（ａ）に示すように、Ｐ型Ｓｔ基板
ｌにＳ６拡散によってＮ＋コレクタ埋込み層２を形成す
る。次にエッチングによって・＼−ス領域を形成し分子
線エビタキシャル技術によって低濃度コレクタ層３とＰ
ベース層４を形成する。ベース１！４を形成するときイ
オン注．人によってＰ型不純物とＮ型不純物を前述した
値だけ注入する。このとき成長温度は大体８００’Ｃ以
下位が必要である。次にレジスト層１０を塗布し、エッ
チバックによって第２図（ｂ）に示すようにＰべ一ス層
４，Ｎ＋コレクタ埋込み層２を平坦にする。
を示す。まず第２図（ａ）に示すように、Ｐ型Ｓｔ基板
ｌにＳ６拡散によってＮ＋コレクタ埋込み層２を形成す
る。次にエッチングによって・＼−ス領域を形成し分子
線エビタキシャル技術によって低濃度コレクタ層３とＰ
ベース層４を形成する。ベース１！４を形成するときイ
オン注．人によってＰ型不純物とＮ型不純物を前述した
値だけ注入する。このとき成長温度は大体８００’Ｃ以
下位が必要である。次にレジスト層１０を塗布し、エッ
チバックによって第２図（ｂ）に示すようにＰべ一ス層
４，Ｎ＋コレクタ埋込み層２を平坦にする。
次に第２図（Ｃ）に示すように、素子分離領域をエッチ
ングして溝を形成し、ＣＶＤＳｉＯ■膜９でこの溝を埋
込み、再びエッチバックによってＳｉｎ．膜面を平坦に
する。
ングして溝を形成し、ＣＶＤＳｉＯ■膜９でこの溝を埋
込み、再びエッチバックによってＳｉｎ．膜面を平坦に
する。
次に第１図に示すように、エミッタコンタクトに穴を開
け、ここに薄いＮ″Ｓｉ単結晶Ｎ５と多結晶配線６を形
成する。次にベース層とコレクタ層のコンタクトを開口
し、Ａ２配線７．８を形成する。
け、ここに薄いＮ″Ｓｉ単結晶Ｎ５と多結晶配線６を形
成する。次にベース層とコレクタ層のコンタクトを開口
し、Ａ２配線７．８を形成する。
以上の実施例の説明はＳｉで行ったが、ベース層，エミ
ッタ層のドーピングについては、化合ｔＪにも適用でき
る。
ッタ層のドーピングについては、化合ｔＪにも適用でき
る。
本発明によれば、ベースバンドギャップに比べてエミン
タバンドギャップの広いバイボーラトランジスタを従来
のシリコンテクノロジーになじみ易い技術によって実現
できるので、低温のＢｉＣＭＯＳが可能になる。
タバンドギャップの広いバイボーラトランジスタを従来
のシリコンテクノロジーになじみ易い技術によって実現
できるので、低温のＢｉＣＭＯＳが可能になる。
第１図は本発明の一実施例トランジスタの断面図、
第２図は第１図のトランジスタの製造工程を示す図であ
る。 ■・・・・・Ｐ型Ｓｔ基板 Ｎ゛コレクタ埋込み層 低濃度コレクタ層 Ｐベース層 Ｎ゛単結晶エミッタ層 多結晶エミッタ配線 ベースＡｌ配線 コレクタＡｆ配線 酸化膜 レジスト層
る。 ■・・・・・Ｐ型Ｓｔ基板 Ｎ゛コレクタ埋込み層 低濃度コレクタ層 Ｐベース層 Ｎ゛単結晶エミッタ層 多結晶エミッタ配線 ベースＡｌ配線 コレクタＡｆ配線 酸化膜 レジスト層
Claims (1)
- （１）エミッタ層とコレクタ層の不純物とは逆伝導タイ
プの第１の不純物と、この第１の不純物とは逆伝導タイ
プの第２の不純物とがドープされたベース層を有し、こ
のベース層のキャリア密度は、前記第２の不純物で補償
されることにより、エミッタ層のキャリア密度より低く
なっていることを特徴とするバイポーラトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5342089A JPH02232932A (ja) | 1989-03-06 | 1989-03-06 | バイポーラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5342089A JPH02232932A (ja) | 1989-03-06 | 1989-03-06 | バイポーラトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02232932A true JPH02232932A (ja) | 1990-09-14 |
Family
ID=12942352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5342089A Pending JPH02232932A (ja) | 1989-03-06 | 1989-03-06 | バイポーラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02232932A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9059016B1 (en) | 2014-02-14 | 2015-06-16 | International Business Machines Corporation | Lateral heterojunction bipolar transistors |
-
1989
- 1989-03-06 JP JP5342089A patent/JPH02232932A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9059016B1 (en) | 2014-02-14 | 2015-06-16 | International Business Machines Corporation | Lateral heterojunction bipolar transistors |
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