JPH04228184A - スタティクランダムアクセス分割エミッタメモリセル配列 - Google Patents

スタティクランダムアクセス分割エミッタメモリセル配列

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JPH04228184A
JPH04228184A JP3135400A JP13540091A JPH04228184A JP H04228184 A JPH04228184 A JP H04228184A JP 3135400 A JP3135400 A JP 3135400A JP 13540091 A JP13540091 A JP 13540091A JP H04228184 A JPH04228184 A JP H04228184A
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bit lines
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般的には、スタティ
クランダムアクセス半導体メモリ配列に関し、より詳細
には、分割エミッタメモリセルを組み込むスタティクラ
ンダムアクセスメモリ（ＲＡＭ）配列に関する。後者は
、選択されたセルのワード（ｗｏｒｄ）線と対応付けら
れた選択されないメモリセルの全ビット線を予充電する
ことによって選択されたメモリセルの読込み周期中にア
クセスされる。このことは、それらのビット線キャパシ
タンスを充電する選択されないビット線全てへ電圧源を
切替え可能に接続することによって達成される。ついで
、読取り電流源が選択されたメモリセルと選択されない
メモリセルへ切替え可能に接続され、また、対応付けら
れたワードが「ワード選択」源へ切り替えられる場合、
選択されないビット線と対応付けられた読取り電流は、
充電スイッチを介して予充電電圧源へ流れ、また、選択
されたビット線と対応付けられた読取り電流は、選択さ
れたセル中へ流れる。このアプローチは、選択されない
セルのビット線キャパシタンスをそのセル中へ読取り電
流と共に放電することから通常生じる大きな、動的ビッ
ト線電流を防止する。更に、読取り電流源がこの方法で
比較的遅く作動されうるので、低速度相補トランジスタ
スイッチの使用は、大きな電力節約になる。
【０００２】
【従来の技術】バイポーラ、分割エミッタメモリセルを
組り込むメモリ配列は、バイポーラメモリ配列技術にお
いて良く知られている。通例の読取り選択アプローチを
具体化するメモリ配列は、固体回路のＩＥＥＥ議事録、
第ＳＣ−１６巻、第５号、１９８１年１０月、第４２９
−４３４頁のＳ．Ｋ．Ｗｉｅｄｍａｎｎ，Ｄ．Ｄ．Ｔａ
ｎｇ及びＲ．Ｂｅｒｅｓｆｏｒｄによる記事題名”高速
度分割エミッタＩ２　Ｌ／ＭＴＬメモリセル”に示され
る。当記事は、当技術の状況を示すための参考として取
り込まれる。本出願の図１は、以下詳細に述べられる当
記事の図１と同一のメモリセルを示す。また、当記事が
使用される読取り−書込み選択アプローチを示すために
詳しく述べられる一方、本出願の図２も、先行技術の読
取り選択アプローチに関連して以下で詳細に述べられる
。付加的な遅延が最悪の場合のビットパターンにおいて
生じうる程度まで（選択されないセル全てが選択された
セルと異なる値を記憶している場合）、先行技術は、こ
の問題に対する解決法を認識も提供もしていない。本教
示は、セルアクセス時間を最小にし、しかも同一時間に
、要求された駆動電力を最小にする。
【０００３】米国特許第４、３１９、３４４号は、ＭＴ
Ｌ（組合せトランジスタ論理）メモリ配列を示し、この
ＭＴＬメモリ配列において、選択された対のビット線が
その選択された対のビット線へ結合された選択されるセ
ルを通じて放電され、しかもそれと同時に選択されない
対のビット線が共通のスイッチを通じて選択されないワ
ード線へ放電される。本出願において、ワード選択に先
立って、選択されないビット線全ては、基準電圧、即ち
、待機するビット線電圧より約６００ｍＶ低い電圧へ選
択されたビット線キャパシタンスが全く充電されない間
の読込み周期中に、予充電される。
【０００４】
【発明が解決しようとする課題】従って、本発明の目的
は、メモリセル配列上の最悪の場合のビットパターンに
よる読込み周期中の付加的な遅延を減少し、しかもそれ
と同時に必要な駆動電力を最小にすることである。
【０００５】本発明のもう１つの目的は、全ビット線へ
の読取り電流源が作動するや否や、選択されたセルの読
取り電流が選択されたワード線へ流れるように、選択さ
れないビット線の予充電を提供することである。
【０００６】本発明の更なるもう１つの目的は、選択さ
れないセルのビット線キャパシタンスのみを充電するこ
とによって選択されないセルの動的な電流が選択された
セルの昇圧抵抗器中へ流れるのを防止することである。
【０００７】本発明のなお一層の目的は、セル読取り遅
延を最小にするセル選択アプローチを提供することであ
る。
【０００８】
【課題を解決するための手段】本発明は、分割エミッタ
メモリセルを利用するスタティクランダムアクセス半導
体メモリ配列に関する。選択されたメモリセルは、この
選択されたセルの同一のワード線と対応付けられた選択
されないメモリセルのビット線全てに対してそれらのビ
ット線キャパシタンスの予充電を行うことによってある
読込み周期中にアクセスされる。電圧源は、動作可能な
スイッチを介して選択されたビット線の各々へそれらの
ビット線キャパシタンスを充電するために接続される。 読取り電流源が選択されたメモリセルと選択されないメ
モリセルの両方へ接続され、また、それらに対応付けら
れたワード線がその「ワード選択」源へ切り替えられる
場合、選択されないビット線と対応付けられた読取り電
流は、充電スイッチを介して予充電電圧源へ流れる。そ
れと同時に、選択されたビット線と対応付けられた読取
り電流は、選択されたセル中へ流れ、この選択されたセ
ルにおいて、そのセルを横切る差電圧は、対応付けられ
た感知（センス）増幅器によって感知される。選択され
ないセルのビット線キャパシタンスが予充電されるので
、大きな動的ワード線電流は、存在しない。更に、本願
のセル選択アプローチは、最悪の場合のビットパターン
が従来の読取り選択アプローチで現れる場合に生じるよ
うないかなる動的な誤った読取り信号も事実上除去する
。また、読取り遅延は、最小にされ、読込み周期の全て
の部分が実質上同時に始まるので、全体的なアクセス時
間もまた最小にされる。
【０００９】本発明の前記及び他の目的、特徴及び効果
は、好適実施例の以下のより詳細な記載からより明白と
なろう。
【００１０】
【実施例】図１は、本発明の実施においてメモリセルの
配列内に利用される先行技術の分割エミッタセルの略図
である。図１では、ＮＰＮトランジスタＴ１、Ｔ２が反
転トランジスタであり、ＰＮＰトランジスタＴ３、Ｔ４
はロードデバイスとして機能する。ビット線Ｂ０、Ｂ１
が、それぞれ、トランジスタＴ３、Ｔ４のエミッタへ接
続され、トランジスタＴ１、Ｔ２のエミッタは、それぞ
れ、昇圧抵抗器Ｒ１、Ｒ２を介してワードアドレス線「
Ｗ−アドレス」へ結合されることが示されている。トラ
ンジスタＴ１、Ｔ２のコレクタは、それぞれ、トランジ
スタＴ２、Ｔ１のベースへ相互結合される。上述に示さ
れる通り、図１のメモリセルは、Ｓ．Ｋ．Ｗｉｅｄｍａ
ｎｎ他によって１９８１年１０月、固体回路のＩＥＥＥ
議事録、第ＳＣ−１６巻、第４２９−４３４頁に詳細に
記載され、かつ、論議された。図１の回路の動作に利益
がある程度まで、この情報は、上記に述べられた記事と
続く図のいくつかの記載とから容易に得られうる。本出
願の新しいメモリ選択アプローチは、図１に示され、か
つ、上記に述べられた参考文献で詳細に記載された分割
エミッタメモリセルに特に適している。更に極めて早く
高密度なＭＴＬ（組合せトランジスタ論理）メモリセル
に対照して、図１の分割エミッタメモリセルは、セルア
クセス時間を顕著に改良する十分に大きなセンスＤＣ信
号を発する。セルＰＮＰトランジスタと反転されたＮＰ
Ｎトランジスタの比較的大きな時定数にもかかわらず、
約５ナノ秒のセル遅延は、以下の図２に示された先行技
術のセル選択図を基礎として達成されている。図２に示
された先行技術のアプローチの主な欠点は、（選択され
たセルを除く全てのメモリセルが”０”である）”最悪
の場合の”ビットパターンがメモリ配列によって経験さ
れるならば、セル読取り遅延がかなり増加されるという
事実である。
【００１１】図２は、図１の分割エミッタメモリセルを
使用する先行技術のメモリ配列の部分的に概略図的で部
分的なブロック図である。図２は、４個のセルのみを示
しているが、この先行技術のメモリ配列は、幾千個のか
かるセルを組み込むメモリ配列を代表する。図２には、
メモリ配列１が行と列で配列された複数の分割エミッタ
メモリセル２を含んでいる。差動増幅器３は、不変対の
ビット線Ｂ０、Ｂ１へ接続され、これらのビット線Ｂ０
、Ｂ１は、今度は、メモリセル２へ相互接続部４、５を
介して接続される。相互接続部４、５は、ビット線Ｂ０
、Ｂ１を、それぞれ、図１に示されたトランジスタＴ３
、Ｔ４のエミッタへ接続する。ビット線Ｂ０、Ｂ１の各
々は、ビット線Ｂ０、Ｂ１のそれぞれと接地との間に、
それぞれ、コンデンサＣＢ０、ＣＢ１によって図２に表
現されるようにビット線キャパシタンスを有する。 ビット線の対の全ては、本願目的のために、０ボルトの
値を有する基準電圧源ＶＲＥＦ１へ接続される。ビット
線スイッチＳ１は、ビット線の対の各々に直列に配置さ
れる。スイッチＳ１は、ビット線Ｂ０、Ｂ１とそれらと
対応付けられたキャパシタンスＣＢ０、ＣＢ１をＶＲＥ
Ｆ１へ接続する待機モードで閉じられる。読取り書込み
電流源６は、図２に示される通り、待機モードで開けら
れる読取り電流スイッチＳ２を介して各ビット線Ｂ０、
Ｂ１へ接続される。読取り電流Ｉｏは、スイッチＳ２が
閉じられた場合、ビット線Ｂ０、Ｂ１の各々へ供給され
る。
【００１２】図２のメモリセル２は、共通の昇圧抵抗器
ＲＢＷ、ワード線相互接続部８及びワード選択スイッチ
Ｓ３を介してワード選択源７へ接続される。相互接続部
８は、図１に示されたメモリセルのトランジスタＴ１，
Ｔ２のエミッタへ接続する。電源７は、２個の電源、即
ち、電圧源ＶＲＥＦＷ及び待機電流源ＩＳＴＢを含む。 後者は、通常スイッチＳ３の接点の１つを介して相互接
続部８へ接続される。しかしながら、ワード選択スイッ
チＳ３が動作された場合、相互接続部８は、Ｓ３の他の
接点を介して電圧源ＶＲＥＦＷへ接続される。
【００１３】図２に、ビット線Ｂ０、Ｂ１の左側の対は
、その他に、ディジット１として図２に識別されたメモ
リセル２の列と対応付けられている。ビット線Ｂ０、Ｂ
１の右側の対は、ディジット２として識別されたメモリ
セル２の列と対応付けられている。同様に、メモリセル
２の最も上の行は、その他に、ワード（語）１として識
別され、また、セル２の最も下の行は、その他に、ワー
ド２として識別される。これらの識別子を使用して、デ
ィジット１、ワード１と対応付けられたメモリセル２は
、その他に、セル１，１として図２において識別される
。セル１，２、セル２，１及びセル２，２は、同一の対
応を使用して同様に識別される。
【００１４】図３は、読取り動作のための先行技術のセ
ル選択アプローチが図２のメモリ配列と結合して使用さ
れる場合の時間に対するスイッチＳ１、Ｓ２、Ｓ３の位
置を示す図形表示である。従って、配列１のメモリセル
１，１の内容を読み取るために、スイッチＳ１は、図３
に示される通り、時間ｔ１においてまず動作される。ス
イッチＳ１の動作は、セル１，１と対応付けられたビッ
ト線Ｂ０、Ｂ１をそれらの待機電源ＶＲＥＦ１との接続
から断つ。その後、図３に示される通り、時間ｔ２にお
いて、セル１，１と対応付けられた選択されたビット線
の対Ｂ０、Ｂ１の読取り電流源６は、スイッチＳ２を動
作することによってそれらのビット線へ接続される。そ
の直後、時間ｔ３において、スイッチＳ３は、待機電流
源ＩＳＴＢとの接続が断たれ、かつ、電圧源ＶＲＥＦＷ
へ接続されて、選択されたワード線をより低い電圧へ引
き下げる。ここで待機電流源ＩＳＴＢが−０．６ボルト
、電圧源ＶＲＥＦＷが−１．１ボルトであれば、選択さ
れたワード線は、約５００ｍＶ分引き下げられる。選択
されたワード線におけるこの電圧の低下によって、読取
り電流Ｉｏは、メモリセル１，１のみへ流れ、メモリセ
ル１，１の状態に依存する対応付けられたビット線Ｂ０
、Ｂ１に電圧差を引き起こす。なお、読取り電流Ｉｏは
メモリセル１，２中へ流れない。その理由は、たとえ選
択されたワード線と対応付けられても、メモリセル１，
２はまた、動作されないスイッチＳ２を有する選択され
ないビット線と対応付けられるからである。
【００１５】ＤＣ電流Ｉｏに加えて、選択されたビット
線と対応付けられたビット線コンデンサＣＢ０、ＣＢ１
の放電から生じる動的なビット線電流ＩＤＹＮがある。 合計の読取り電流の更にもう１つの構成要素は、選択さ
れたビット線と対応付けられた選択されないセル全ての
後方注入電流からなる。この電流は、本質的には、セル
待機電流程大きく、選択されないセルのオン側にのみ現
れる。従って、選択されないセル全てが選択されたセル
の情報と反対の情報を有するならば、選択されないセル
の非常に大きな瞬時の非対称ビット線電流は、以下図４
に示される読取り遅延となる読取り信号電流上に重ねら
れる。この効果は、同一の昇圧抵抗器ＲＢＷを有する同
一のワード線の選択されないセルの最悪の場合のビット
パターンによって拡大される。
【００１６】次に図４を参照して、先行技術又は従来の
感知するアプローチが利用される場合のナノ秒の時間に
対するボルトのビット線センス信号とワード線電圧の図
面が示される。この図面は、（配列のセルの５０％が２
進数１を記憶し、そのセルの残存する５０％が２進数０
を記憶する場合の）対称ビット線が図２の配列内に記憶
されている場合と最悪の場合のビットパターンが同一の
配列内に記憶される場合に得られるセンス信号を示す。 前者のパターンは約５ナノ秒の読取り遅延を生ずるが、
後者のパターンは、１１ナノ秒の読取り遅延を生ずる。 最悪の場合のビットパターンがその配列内に記憶される
場合に生ずる大きな遅延は、かかる大きな遅延が起こる
可能性をその全体的な回路設計が考慮しなければならな
いので、受入れ不可能である。
【００１７】最悪の場合のビットパターンのために増加
された読取り遅延の欠点を克服するために、図５に示さ
れる回路は、最悪の場合のビットパターンによる遅延を
減少するばかりでなく、その遅延を図３の先行技術の回
路を使用する対称ビットパターンのために得られた値よ
り小さい値にまでも減少する。
【００１８】図５は、他のものの間に、ワード選択信号
が適用される少し前に選択されないビット線を予充電す
る装置を組み込む分割エミッタメモリ配列の部分的に概
略図的で部分的なブロック図の回路である。図２に使用
されたのと同一の参照符号は、それらが識別する素子が
同一である場合に図５に使用される。従って、図２と図
５の回路は、図２のスイッチＳ１とＳ２が組み合わされ
て図５のスイッチＳ１２になり、また、予充電源ＶＲＥ
Ｆ２をビット線Ｂ０、Ｂ１の各々へ接続する新しい予充
電スイッチＳ１３が追加されていることを除いて、一致
する。図５に示された回路において、スイッチＳ１２は
、そのスイッチＳ１２が読取り電流源６もしくはＶＲＥ
Ｆ１へ接続されるかどうかに依存して、待機又は復元又
は読取り電流を提供する。スイッチＳ１３は、選択され
ないビット線予充電を行い、また、スイッチＳ３は、そ
のスイッチＳ３がＶＲＥＦＷもしくはＩＳＴＢへ接続さ
れるかどうかに依存して、ワード線選択又は待機を行う
。
【００１９】図６は、図５の回路に示される通りに動作
された場合に、全ての起こりうる読取り遅延を最小にす
る時間に対するスイッチＳ１２、Ｓ１３及びＳ３の状態
を示す。
【００２０】次に図５の回路を図６に示されたパターン
と関連させて考慮すると、スイッチＳ１２がまず動作さ
れて選択されたビット線と選択されないビット線の両方
を基準電圧源ＶＲＥＦ１との接続から断つ。それとほぼ
同時に、スイッチＳ１２は、読取り電流源６を選択され
たビット線と選択されないビット線Ｂ０、Ｂ１の両方へ
接続する。スイッチＳ１２が動作されたわずか後に、選
択されないビット線Ｂ０、Ｂ１全てと対応付けられたス
イッチＳ１３は、動作されて選択されないビット線Ｂ０
、Ｂ１と対応付けられたキャパシタンスＣＢ０、ＣＢ１
を約−０．６Ｖに予充電する。この時点、スイッチＳ１
３の動作のわずか後に、メモリセル１，１と対応付けら
れたスイッチＳ３は、動作されて相互接続部８の電圧を
ＩＳＴＢからＶＲＥＦＷへ変更し、約５００ｍＶ分相互
接続部８の電圧を下げる。その時、読取り電流源６から
の読取り電流Ｉｏは、選択されたビット線と選択されな
いビット線の両方へ流れる。後者において、電流Ｉｏは
、源ＶＲＥＦ２へ流れ、この源ＶＲＥＦ２は、スイッチ
Ｓ１３を介してビット線Ｂ０、Ｂ１へまだ接続されてお
り、このスイッチＳ１３は、動作された状態にまだある
。このことは、スイッチＳ１３が、例えば、セル１，２
を介するより高抵抗の通路とは反対に、基本的に短絡し
た通路を源ＶＲＥＦ２へ供するからである。前者におい
て、電流Ｉｏは、源ＶＲＥＦ２への通路を有さない。 なぜなら、メモリセル１，１と対応付けられたワード線
電位がＶＲＥＦＷへ切り替えられる場合に、スイッチＳ
１３が開いたままなので、その電流Ｉｏが選択されたメ
モリセル１，１中へ流れるからである。この時点で、選
択されたビット線のビット線キャパシタンスＣＢ０、Ｃ
Ｂ１がＶＲＥＦ２電圧へ予充電されないことは、思い起
こされるべきである。このように、選択されたメモリセ
ルのビット線キャパシタンスＣＢ０，ＣＢ１からの大き
なビット線電流は、選択されたメモリセル１，１中に流
れる読取り電流Ｉｏへ追加される。スイッチＳ１２の動
作の前に、選択されたセルのキャパシタンスＣＢ０，Ｃ
Ｂ１が（０ボルトの）ＶＲＥＦ１へ接続されたことと選
択されないビット線のスイッチＳ１３が動作される場合
に、それらと対応付けられたビット線キャパシタンスが
（−０．６ボルトの）電圧ＶＲＥＦ２へ充電されること
とは、注目されるべきである。選択されたセル中へ流れ
る読取り電流Ｉｏは、それらと対応付けられた抵抗器Ｒ
ＢＷを通過するより高い電流のために、最初にメモリセ
ル１，１のオン側により高いビット線電圧を生じる。以
下に示される通り、読取り遅延を減少することに加えて
選択されたメモリセルを流れる選択されたビット線キャ
パシタンスＣＢ０、ＣＢ１からの大きなビット線電流を
有する上記読取りアプローチは、読取り電流源６を比較
的遅く動作させ、それによって、スイッチＳ１３用に相
当な電力の節約となる低速度の（ＰＮＰ）相補トランジ
スタスイッチの使用を可能にさせる。
【００２１】上述記載のセル読取り選択アプローチは、
図２、４と関連して論じられたような最悪の場合のビッ
トパターンの存在においてあらゆる悪い動的な読取り信
号電流を事実上取り除く。このことは、選択されないビ
ット線キャパシタンスからの寄生の動的な読取り電流が
スイッチＳ１３によってＶＲＥＦ２へ転じられるという
事実から生じる。また、スイッチＳ１２、Ｓ１３及びＳ
３のほぼ同時の切替えは、選択されたビット線と対応付
けられた選択されないセルからの寄生の読取り電流がそ
のビット線で悪い動的な電圧信号を生成するのに十分な
時間を有するのを防止する。
【００２２】次に図７は、図５に示された構成の一部に
対応しており、図７及び図５は並列のビット線予充電を
有するセル選択機構の実施を示す。図７は、単一のメモ
リセル、それと対応付けられたビット線とワード線及び
それと対応付けられた回路のみを示し、この回路は、ワ
ードとビットの複号化、予充電、読取り等の機能を実行
するよう図８に示されるパルスの波形をその単一のメモ
リセルに加える。図２と図５に使用されたのと同一の参
照符号が、図７にも利用されている。
【００２３】図７には、デバイスＴ１乃至Ｔ４からなる
メモリセル２が、図１に示された通り、それぞれ、相互
接続部４、５を介してビット線Ｂ０、Ｂ１へ接続され、
かつ、ワード線相互接続部８へ接続される。ビット線Ｂ
０、Ｂ１中に直列に配置された１対のＮＰＮトランジス
タＳ１２は，それらのコレクタでＶＲＥＦ１へ接続され
、かつ、復帰電位及び待機電位をそのビット線へ供給す
る。
【００２４】１対の読取り電流ＰＮＰトランジスタＳ１
２’は、それらのエミッタで（他にＩＴＯＴＡＬとして
図７に識別される）読取り電流源６へ接続され、かつ、
それらのコレクタでビット線Ｂ０、Ｂ１へ接続される。 これらのトランジスタＳ１２’は、他に選択クロック（
ＳＥＬＥＣＴ　　ＣＬＯＣＫ）として図７に識別される
端子９へ加えられる信号によって導電化された場合に、
読取り電流Ｉｏを供給する。図７には、１対のＮＰＮ予
充電トランジスタＳ１３が、それらのエミッタで予充電
電圧源ＶＲＥＦ２へ接続され、かつ、それらのコレクタ
でビット線Ｂ０、Ｂ１へ接続される。トランジスタＳ１
３は、ノードＮ１からのトランジスタＳ１３のベースへ
の信号によって制御される。ノードＮ１の電位は、一方
、他にビット復号（ＢＩＴ　　ＤＥＣＯＤＥ）として図
７に識別される端子１０への信号によって制御される。 従って、端子１０へのビット復号信号が低下する場合に
、ダイオードＤ１は、導電的であり、また、ノードＮ１
の電位は、トランジスタＳ１３が非導電にされる電位で
ある。しかしながら、ビット復号信号が高い場合には、
ダイオードＤ１は、非導電にされ、また、Ｖｃｃからの
電流は、トランジスタＳ１３を導電的にさせる。
【００２５】図７において、直列に配置された抵抗器Ｒ
１、Ｒ２を有するワード線相互接続部８は、ワード選択
スイッチＳ３の通常閉じられた部分として作用するダイ
オードＤ１０を介して待機する電圧源ＩＳＴＢへ通常接
続される。１個のＮＰＮトランジスタＴ３０は、そのコ
レクタでダイオードＤ１０と並列に接続され、また、そ
のエミッタは、ＶＲＥＦＷへ接続される。トランジスタ
Ｔ３０のベースは、１個のインバータを形成する１個の
抵抗器と１個のダイオードＤ２Ｏとの間に配置されるノ
ードＮ２へ接続される。ダイオードＤ２０は、他にワー
ド選択として図７に識別される端子１１へ接続される。 ワード選択信号が低い場合に、ダイオードＤ２０は、導
電的であり、また、ノードＮ２とトランジスタＴ３０の
ベースとに現れる電位は、そのトランジスタＴ３０を非
導電にさせる。ワード選択信号が上昇する場合に、ダイ
オードＤ２０は、非導電にされ、また、Ｖｃｃからの電
流は、選択クロックでの信号が高い場合、トランジスタ
Ｔ３０のベースへ流れ、そのトランジスタＴ３０を導電
的にさせ、かつ、ワード線電位をＶＲＥＦＷへ低下させ
る。
【００２６】図７のビット線Ｂ０，Ｂ１を選択されたビ
ット線とすれば、図７の回路は、次の通り動作する。選
択クロックでの信号が上昇する場合に、その信号は、Ｎ
ＰＮトランジスタＴ１０を導電的にさせ、これらのデバ
イスをオフにするトランジスタＳ１２のベースへ０電位
を与え、かつ、ビット線Ｂ０、Ｂ１から電圧源ＶＲＥＦ
１を絶縁する。それと同時に、全ての選択されないビッ
ト線は、電圧源ＶＲＥＦ１との接続が断たれる。
【００２７】これと同時に、ＮＰＮデバイスＴ２０もま
た、導電的にされ、これらのデバイスをオンにするＰＮ
ＰトランジスタＳ１２’のベースに０ボルトをかけ、メ
モリセル２へ通るＩＴＯＴＡＬから読取り電流Ｉｏを供
給する。メモリセル２を通過する際、それらのデバイス
は、そのセルの状態に依存して一方の側又は他方の側を
不均衡にする。この作用は、図６のスイッチＳ１２の作
用と同じであり、このスイッチＳ１２は、動作される場
合、ＶＲＥＦ１からビット線Ｂ０、Ｂ１を絶縁し、かつ
、Ｉｏをそのビット線へ、そして、そこからメモリセル
２へ流す。
【００２８】ビット線Ｂ０、Ｂ１が選択されるまでは、
それらのビット線Ｂ０、Ｂ１は、ＶＲＥＦ２との接続が
断たれたままである。選択された状態では、端子１０で
のビット選択信号は低くなり、ダイオードＤ１を導電的
にさせ、ノードＮ１にその低い信号をかける。このこと
は、ＮＰＮデバイスＳ１３を不動作にさせ、ビット線キ
ャパシタンスＣＢ０、ＣＢ１がＶＲＥＦ２へ予充電する
のを防止する。
【００２９】ビット線Ｂ０、Ｂ１が選択されないならば
、ビット線キャパシタンスＣＢ０，ＣＢ１は、予充電さ
れなければならず、そのため、トランジスタＳ１３は、
導電的にされる。ビット選択信号が高いと、ノードＮ１
は、Ｖｃｃからの電流を受け、この電流は、デバイスＳ
１３のベースへ加えられる場合、それらのデバイスＳ１
３を導電的にし、それによって、そのビット線キャパシ
タンスＣＢ０，ＣＢ１をＶＲＥＦ２の電位へ予充電する
。
【００３０】それと同時に、ビット線Ｂ０、Ｂ１が選択
されていると共に、ワード線もまた同様に選択されてい
る。端子９の選択クロック信号の動作の前に、ＩＳＴＢ
と直列のダイオードＤ１０は導電的であり、かつ、メモ
リセル２が以前に書き込まれた状態にそのメモリセル２
を維持する。それと同時に、Ｓ３の一部を形成するＮＰ
ＮデバイスＴ３０は、ダイオードＤ２０が低い状態又は
選択されない状態で端子１１のワード選択信号と導通し
ているので、オフ状態に維持される。端子９の選択クロ
ック信号が上昇し、また、端子１１のワード選択信号も
選択状態へ上昇する場合に、ダイオードＤ２０は、導通
が停止し、また、Ｖｃｃは、電流をノードＮ２へ送る。 デバイスＴ３０のベースへ加えられたこの電流は、その
デバイスＴ３０を導通させ、また、電圧ＶＲＥＦＷは、
ワード線相互接続部８を介してメモリセル２へ加えられ
る。この時点で、そのビット線Ｂ０、Ｂ１とワード線は
、選択が完了されている。ＶＲＥＦ１は、ビット線Ｂ０
、Ｂ１との接続が断たれており、また、読取り電流Ｉｏ
は、そのビット線キャパシタンスから流れる大きく動的
な電流ＩＤＹＮと一緒にメモリセル２を流れる。後者は
、そのビット線がＶＲＥＦ２の電位へ予充電されている
選択されないビット線のビット線キャパシタンスとは反
対に、予充電されていないので、ＶＲＥＦ１の電位のま
まである。ついで、そのセルの状態に依存して、不均衡
にされた電流は、抵抗器Ｒ１、Ｒ２に流れる。ついで、
これらの不均衡にされた電流は、通常の公知の方法で差
動増幅器３によって感知される。メモリセル２が選択さ
れなかったならば、ビット線と対応付けられたビット線
キャパシタンスＣＢ０、ＣＢ１は、高レベル又は選択さ
れないレベルでダイオードＤ１へ加えられたビット選択
信号を保つことによって予充電されたであろう。このよ
うな状態において、ダイオードＤ１は、非導通状態であ
り、また、デバイスＳ１３のベースへ加えられたノード
Ｎ１の電圧は、それらのデバイスＳ１３を導通し、ＣＢ
０、ＣＢ１をこれらのデバイスを介してＶＲＥＦ２へ予
充電する。
【００３１】メモリセル２が読み取られており、また、
ビット線Ｂ０、Ｂ１が選択されない場合に、選択された
ビット線と同様に選択されないビット線に流れる読取り
電流Ｉｏは、スイッチＳ１３を介して予充電電圧源ＶＲ
ＥＦ２へ流れる。
【００３２】ここに記載された回路において、端子９で
の単一の選択クロック信号は、すべての要求される機能
をほぼ同時に作動させる。従って、ビット線Ｂ０、Ｂ１
は、ＶＲＥＦ１との接続が断たれる。読取り電流Ｉｏを
供給する電流源は、動作される。予充電機能は、ビット
選択信号と関連して、可能にされ、また、ワード選択機
能も、ワード選択信号と関連して、可能にされる。ワー
ド選択の出力信号が最も長い通路遅延を一般的に有する
ので、全てのその他の機能は、選択クロックによって故
意に遅らせられて最小のセルアクセス時間となる。図９
においてビット線センス信号の曲線によって示される通
り、対称ビットパターンと最悪の場合のビットパターン
間の遅延変動が減少されるばかりでなく、図７の回路用
の最悪のビットパターンのための遅延は、先行技術の回
路の対称ビットパターンのための遅延より少なくなる程
までも減少される。新しい回路用の対称ビットパターン
遅延が先行技術の回路用の対称ビットパターン遅延より
２倍良く、また、新しい回路用の最悪の場合のビットパ
ターンが先行技術の回路用の最悪の場合のビットパター
ンよりおよそ４倍良いことは、注目される。
【００３３】読取り動作が図７の回路を使用して実行さ
れる場合に、（ここでは詳細には説明されない）その動
作もまた、単純化される。選択されたビット線の１つが
選択されたセルを所望の２進状態にするワイヤスイッチ
によって引き下げられることを除いて同一の選択動作が
、使用されうる。
【００３４】前述から理解されうる通り、図７の回路は
、先行技術の大きな最悪の場合のビットパターン遅延が
大きく減少されるので、セルアクセス時間を大きく減少
する。更に、先行技術の対称ビットパターン遅延と最悪
の場合の対称ビットパターン遅延の間のアクセス時間の
変動は、減少されており、また、全ての機能は、単一の
クロックを使用して実行される。最後に、選択通路、予
充電通路及び復帰通路中に抵抗器がないので、非常に小
さな電圧のみが、ビット線信号、ワード線信号及び制御
信号に必要とされ、周囲の回路に良い速度／電力比とな
る。
【００３５】図７に示された実施例に関連して、トラン
ジスタの導電性タイプと電圧源の両極性が、本発明の精
神と教示から離れることなく公知の方法で置き換えられ
うることは、認められるべきである。
【図面の簡単な説明】
【図１】本発明の実行におけるメモリセルの配列内に利
用される先行技術の分割エミッタメモリセルの略図であ
る。
【図２】図１に示される分割エミッタメモリセルを使用
する先行技術のメモリ配列の部分的にブロック図の回路
である。
【図３】読取り動作のための先行技術のセル選択アプロ
ーチが図２のメモリ配列と結合して使用される場合の時
間に対するスイッチＳ１、Ｓ２、Ｓ３の位置を示す図形
表示である。
【図４】図２の先行技術の回路を使用して得られたナノ
秒の時間に対するボルトのビット線センス信号とワード
線電圧の図面である。
【図５】選択されないビット線を予充電する装置を組み
込む分割エミッタメモリ配列の部分的に概略図的で部分
的にブロック図の回路である。
【図６】図５の配列における時間に対するスイッチＳ１
２、Ｓ１３及びＳ３の状態を示す図形表示である。
【図７】両図図５と図７が並列のビット線予充電を有す
るセル選択機構の実施を示す図５の構成の一部の略図で
ある。
【図８】図７の回路において「ビット複号」、「ワード
複号」及び「選択クロック」機能を開始するために利用
される時間に対する多数のパルスの波形を示す。
【図９】先行技術を越える図７の回路によって得られた
改良を明瞭に示す両図図７と図４の回路におけるナノ秒
の時間に対するボルトのビット線センス信号とワード線
電圧の図面である。
【符号の説明】
Ｔ１，Ｔ２　　　　ＮＰＮトランジスタＴ３，Ｔ４　　
　　ＰＮＰトランジスタＴ１０　　　　ＮＰＮトランジ
スタ Ｔ２０　　　　ＮＰＮトランジスタ Ｔ３０　　　　ＮＰＮトランジスタ Ｂ０，Ｂ１　　　　ビット線 Ｒ１，Ｒ２　　　　昇圧抵抗器 １　　　　メモリ配列 ２　　　　分割エミッタメモリセル ３　　　　差動増幅器 ４、５　　　　相互接続部 ６　　　　読取り書込み電流源 ７　　　　ワード選択源 ８　　　　ワード線相互接続部 ９、１０、１１　　　　端子 Ｓ１　　　　ビット線スイッチ Ｓ２　　　　読取り電流スイッチ Ｓ３　　　　ワード選択スイッチ

Claims (25)

    【特許請求の範囲】
  1. 【請求項１】　　読取り状態、書込み状態、待機状態及
    び復帰状態を有する配列を形成するよう行と列で配列さ
    れた複数の分割エミッタメモリセルと、前記行のメモリ
    セルの各々が接続されたワード線と、前記列のメモリセ
    ルの各々が接続された１対のビット線と、前記１対のビ
    ット線の各々へ接続され、前記メモリセルの選択された
    １個に記憶された情報を読み取る手段と、前記１対のビ
    ット線の各々へ接続され、前記ビット線のキャパシタン
    スを充電する手段と、を有するスタティクランダムアク
    セス分割エミッタメモリセル配列。
  2. 【請求項２】　　前記１対のビット線の各々へ接続され
    、前記メモリセルの全てが待機状態にある場合に、前記
    １対のビット線の各々へ接続された前記メモリセルの状
    態を維持する手段をさらに含む請求項１記載のメモリセ
    ル配列。
  3. 【請求項３】　　前記１対のビット線の各々へ接続され
    、前記メモリセルの前記選択された１個が読取り状態に
    ある場合に、読取り電流を前記１対のビット線の各々へ
    供給する手段をさらに含む請求項１記載のメモリセル配
    列。
  4. 【請求項４】　　前記ワード線の各々へ接続され、待機
    状態中に第１の電位を前記ワード線へ加え、かつ、第２
    の電位が読取り状態にある場合に、前記第２の電位を前
    記メモリセルの前記選択された１個と対応付けられた前
    記ワード線へ加える手段をさらに含む請求項１記載のメ
    モリセル配列。
  5. 【請求項５】　　前記１対のビット線の各々へ接続され
    、前記メモリセルの前記選択された１個が読取り状態に
    ある場合に、読取り電流を前記１対のビット線の各々へ
    供給する手段をさらに含む請求項２記載のメモリセル配
    列。
  6. 【請求項６】　　前記読取り電流を供給する手段へ接続
    され、前記供給する前記手段を可能にさせる手段をさら
    に含む請求項３記載のメモリセル配列。
  7. 【請求項７】　　第１と第２の電位を加える前記手段へ
    接続され、第２の電位を加える前記手段を可能にさせ、
    かつ、同時に第１の電位を前記メモリセルの前記選択さ
    れた１個と対応付けられた前記ワード線へ加える前記手
    段を不可能にさせる手段をさらに含む請求項４記載のメ
    モリセル配列。
  8. 【請求項８】　　前記ワード線の各々へ接続され、待機
    状態中に第１の電位を前記ワード線へ加え、かつ、第２
    の電位が読取り状態にある場合に、前記第２の電位を前
    記メモリセルの前記選択された１個と対応付けられた前
    記ワード線へ加える手段をさらに含む請求項５記載のメ
    モリセル配列。
  9. 【請求項９】　　前記充電する手段の各々へ接続され、
    前記メモリセルの前記選択された１個が読取り状態にあ
    る場合に、前記メモリセルの前記選択された１個と対応
    付けられたビット線の対へ接続された前記充電する手段
    を不可能にさせ、かつ、同時に前記ビット線の対の残り
    へ接続された前記充電する手段を可能にさせる手段をさ
    らに含む請求項６記載のメモリセル配列。
  10. 【請求項１０】　　前記充電する手段の各々へ接続され
    、前記メモリセルの前記選択された１個が読取り状態に
    ある場合に、前記メモリセルの前記選択された１個と対
    応付けられたビット線の対へ接続された前記充電する手
    段を不可能にさせ、かつ、同時に前記ビット線の対の残
    りへ接続された前記充電する手段を可能にさせる手段を
    さらに含む請求項７記載のメモリセル配列。
  11. 【請求項１１】　　維持する前記手段へ接続され、前記
    メモリセルの前記選択された１個が読取り状態にある場
    合に、維持する前記手段を不可能にさせる手段をさらに
    含む請求項８記載のメモリセル配列。
  12. 【請求項１２】　　前記充電する手段の各々へ接続され
    、前記メモリセルの前記選択された１個が読取り状態に
    ある場合に、前記メモリセルの前記選択された１個と対
    応付けられたビット線の対へ接続された前記充電する手
    段を不可能にさせ、かつ、同時に前記ビット線の対の残
    りへ接続された前記充電する手段を可能にさせる手段を
    さらに含む請求項９記載のメモリセル配列。
  13. 【請求項１３】　　前記充電する手段の各々へ接続され
    、前記メモリセルの前記選択された１個が読取り状態に
    ある場合に、前記メモリセルの前記選択された１個と対
    応付けられたビット線の対へ接続された前記充電する手
    段を不可能にさせ、かつ、同時に前記ビット線の対の残
    りへ接続された前記充電する手段を可能にさせる手段を
    さらに含む請求項１０記載のメモリセル配列。
  14. 【請求項１４】　　読取り電流を供給する前記手段へ接
    続され、供給する前記手段を可能にさせる手段をさらに
    含む請求項１１記載のメモリセル配列。
  15. 【請求項１５】　　読み取る前記手段が差動増幅器を含
    む請求項１２記載のメモリセル配列。
  16. 【請求項１６】　　読み取る前記手段が差動増幅器を含
    む請求項１３記載のメモリセル配列。
  17. 【請求項１７】　　第１と第２の電位を供給する前記手
    段へ接続され、第２の電位を加える前記手段を可能にさ
    せ、かつ、同時に第１の電位を前記メモリセルの前記選
    択された１個と対応付けられた前記ワード線へ加える前
    記手段を不可能にさせる手段をさらに含む請求項１４記
    載のメモリセル配列。
  18. 【請求項１８】　　前記充電する手段の各々へ接続され
    、前記メモリセルの前記選択された１個が読取り状態に
    ある場合に、前記メモリセルの前記選択された１個と対
    応付けられたビット線の対へ接続された前記充電する手
    段を不可能にさせ、かつ、同時に前記ビット線の対の残
    りへ接続された前記充電する手段を可能にさせる手段を
    さらに含む請求項１７記載のメモリセル配列。
  19. 【請求項１９】　　前記充電する手段を可能にさせ且つ
    不可能にさせる前記手段、前記維持する手段を不可能に
    させる前記手段、可能にさせる前記手段、前記供給する
    手段及び第１と第２の電位を加える前記手段を可能にさ
    せ、かつ、不可能にさせる前記手段へそれぞれ接続され
    、前記上述の接続された手段の各々を同時に動作するク
    ロック選択手段をさらに含む請求項１８記載のメモリセ
    ル配列。
  20. 【請求項２０】　　前記充電する手段は電圧源と、１対
    の切替え可能なバイポーラトランジスタと、を有し、前
    記トランジスタの各々は前記電圧源へ接続された第１の
    電極と、前記１対のビット線の異なるビット線へ接続さ
    れた第２の電極と、前記充電する手段を同時に可能にさ
    せかつ不可能にさせる前記手段へ一緒に接続された第３
    の電極と、を含む請求項１９記載のメモリセル配列。
  21. 【請求項２１】　　維持する前記手段は電圧源と、前記
    ビット線の対の各々の各ビット線中に直列に接続された
    切替え可能なバイポーラトランジスタと、を有し、前記
    トランジスタの各々は前記電圧源へ接続された第１の電
    極と、前記１対のビット線の異なるビット線へ接続され
    た第２の電極と、維持する前記手段を不可能にさせる前
    記手段へ一緒に接続された第３の電極と、を含む請求項
    ２０記載のメモリセル配列。
  22. 【請求項２２】　　読取り電流を供給する前記手段は電
    流源と、１対のバイポーラトランジスタと、を有し、前
    記トランジスタの各々は前記電流源へ接続された第１の
    電極と、前記１対のビット線の異なるビット線へ接続さ
    れた第２の電極と、供給する前記手段を可能にさせる前
    記手段へ一緒に接続された第３の電極と、を含む請求項
    ２１記載のメモリセル配列。
  23. 【請求項２３】　　前記充電する手段を可能にさせ且つ
    不可能にさせる前記手段は電圧バイアス源へ接続され、
    かつ、１つの電圧状態において前記充電する手段を不可
    能にさせる電圧を加えると共に他の１つの電圧状態にお
    いて前記充電する手段を可能にさせる電圧を加えるパル
    ス電圧源へ接続されたインバータ回路を含む請求項２２
    記載のメモリセル配列。
  24. 【請求項２４】　　第２と第１の電位を加える前記手段
    を可能にさせ且つ不可能にさせる前記手段は、前記メモ
    リセルの前記選択された１個が読取り状態にある場合に
    、電圧バイアス源へ接続され、かつ、１つの電圧状態に
    おいて前記第１の電位を前記メモリセルの選択された１
    個と対応付けられた前記ワード線上に維持すると共に他
    の１つの電圧状態において前記第２の電位を前記ワード
    線へ加えるパルス電圧源へ接続されたインバータ回路を
    含む請求項２３記載のメモリセル配列。
  25. 【請求項２５】　　読み取る前記手段が前記１対のビッ
    ト線の各々に接続された差動増幅器を含む請求項２４記
    載のメモリセル配列。
JP3135400A 1990-04-30 1991-03-29 スタティクランダムアクセス分割エミッタメモリセル配列 Expired - Lifetime JPH07122994B2 (ja)

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