JPS6271266A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ この発明は、半導体集積回路技術に関し、例えばバイポ
ーラ型スタティックＲＡＭにおけるメモリセルの構成に
利用して有効な技術に関する。

［背景技術］ バイポーラ・トランジスタからなるスタティッりＲＡＭ
　（ランダム・アクセス・メモリ））におけるメモリセ
ルの構成として、例えば第６図や第７図に示すようなエ
ミッタ結合形のメモリセルがある（特願昭５８−１５１
５５１号、特開昭５８−２２２４８８号）。

このうち第６図に示すメモリセルは、負荷抵抗Ｒ１，Ｒ
２と並列にショットキ・バリア・ダイオード５ＢＤ１，
５ＢＤ２が接続されているため、順方向抵抗の小さなシ
ョットキ・バリア・ダイオードによって読み出し電流の
バイパス経路が形成される。そのため、読み出し電流を
大きくすることができ、これによって高速読出しが可能
である。

しかしながら、ショットキ・バリア・ダイオードによっ
てセル面積が増大されてしまう。また、メモリセルの振
幅すなわちメモリセル内のノードｎ１＋ｎｚの電位Ｖｃ
ｏとＶｃ、との差が、負荷抵抗Ｒ，，Ｒ，によって決定
されてしまい、電流を減少させて行くとＶｃｌとＶｃ、
の電位差がどんどん小さくなって、メモリセルの動作マ
ージンが減少する。そのため、第６図のタイプのメモリ
セルでは。

スタンバイ時に１０μ八程度の保持電流Ｉｓｔを流して
セルマージンを確保する必要がある。

これに対し、ＰＮＰトランジスタを負荷素子として用い
た第７図のメモリセル（以下ＰＮＰ負荷型メモリセルと
称する）は、比較的素子寸法の大きなショットキ・バリ
ア・ダイオードを使用しない、また、セルの構造がＩ”
Ｌ　（インチグレイテッド・インジェクション・ロジッ
ク）と同じ構造になっているので、素子分離領域が不用
である。

そのため、ＰＮＰ負荷型のメモリセルは第６図のメモリ
セルに比べてセル面積が３分の１程度になり高集積大容
量化が可能である。

しかも、セル内の電位Ｖｃ０がＰＮＰ負荷トランジスタ
のベース・エミッタ間電圧Ｖ　１１　Ｅとコレクタ・エ
ミッタ間飽和ＶｃＥ（ＳＡＴ）によって決まる。そのた
め、電流を小さくして行っても保持電圧すなわちセルの
動作マージンを確保することができる。従って、保持電
流が第６図のメモリセルの１０分の１程度（２〜３μＡ
）で済み、回路全体の消費電流が非常に少ないという利
点がある。

しかしながら、＠７図のメモリセルを用いたスタティッ
クＲＡＭは、任意のメモリセルが非選択状態から選択状
態に移る過渡時に、高電位側のノードの電位Ｖｃ、の応
答が低電位側のノードの電位ｖｃ０の応答に比べて遅く
、一時的にＶｃ、とＶｃｏの差が小さくなり、動作マー
ジンが確保できなくなることが明らかになった。

［発明の目的］ この発明の目的は、ＰＮＰ負荷型メモリセルにおける動
作マージンを拡大することにある。

この発明の他の目的は、プロセスを変更することなく動
作マージンの大きなＰＮＰ負荷型メモリセルを構成でき
るようなメモリセルの構造を提供することにある。

この発明の更に他の目的は、占有面積を増大させること
なく、動作マージンの大きなＰＮＰ負荷型メモリセルを
構成できるようなレイアウト方式を提供することにある
。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［発明の概要］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、ＰＮＰ負荷型メモリセルの駆動トランジスタ
のベース・コレクタ間にスピードアップコンデンサを接
続するとともに、ベース領域となるＰ＋型半導体領域の
表面に、エミッタ領域となるＮ＋型半導体領域の形成と
同時にＮ＋型半導体領域を形成し、このＮ１型半導体領
域とＰ＋型ベース領域間の接合容量をスピードアップコ
ンデンサとすることによって、新たな工程を不可するこ
となくコンデンサを形成し、動作マージンの大きなＰＮ
Ｐ負荷型メモリセルを構成できるようにする。また、ス
ピードアップコンデンサとなる接合容量を構成するＮゝ
型半導体領域を、コレクタ引上げ口に隣接させ、かつデ
ータ線となるアルミニウム配線層下に形成することによ
って、コンデンサを接続するための配線を不要とし、ま
た素子空白領域となる部分を利用して容量を形成できる
ようにして、占有面積を増大させることなく、動作マー
ジンの大きなＰＮＰ負荷型メモリセルを構成できるよう
にするという上記目的を達成するものである。

［実施例］ 第１図には、本発明に係るＰＮＰ負荷型メモリセルの一
実施例が示されている。

この実施例では、ＮＰＮ駆動トランジスタＱ３ＰＱ、の
ベース・コレクタ間に、それぞれスピードアップコンデ
ンサＣ１，ＣＺが接続されている。スピードアップコン
デンサＣ０，Ｃ，が接続されたことにより、ノードｎ□
とｎ１間のインピーダンスが低減され、ワード線電位Ｖ
ｘが非選択レベルから選択レベルに変化されたとき、オ
ン状態にされているＰＮＰ負荷トランジスタＱ工（Ｑ、
）のエミッタ・ベース間接合を通して速やかに上昇され
るノードｎｘ（ｎｚ）の電位Ｖｃ、の変化が、コンデン
サＣ，＜ＣＺ＞　を介してノードｎ１（ｎｉ）に伝わり
、Ｖｃ、が高速で応答するようになる。

ぞの結果、スピードアップコンデンサＣ，，Ｃ。

を有しない従来タイプのメモリセル（第６図）では、第
２図に破線Ａで示すようにワード線立上り時に５立上り
の遅かった高電位側のノードの電位ｖｃ、が、同図に実
線で示すごとく速やかに立ち上がる。これによって、ワ
ード線立上り時に低下していたメモリセルの動作マージ
ンが充分に確保されるようになる。

なお、ワード線立上り時に最も接近するノードｎ１とｎ
ゆの電位Ｖｃ、とｖｃＩｌとの電位差（最小セルマージ
ン）ＶＭＣのコンデンサＣ□、Ｃ２に対する依存性を、
シミュレーションによって検討したところ第３図に示す
ような結果が得られた。同図において、鎖線Ｂはトレン
チアイソレーションを適用しない場合つまりＮＰ’Ｎト
ランジスタの寄生容量ＣＴ　Ｃが大きい場合における過
渡時の最小セルマージンのレベルを示す。

従って５本発明に係るＰＮＰ負荷型メモリセルに、抵抗
切換え型メモリセルの最小セルマージンよりも大きなマ
ージンを持たせるには、コンデンサＣ，，Ｃ，の容量を
およそ０．０４ｐＦ以上とすればよいことが明らかにな
った。

第４図には、本発明に係るＰＮＰ負荷型メモリセルのセ
ル構造の一実施例を示す、ただし、図には回路的に対称
なメモリセルの片側のトランジスタＱ□とＱ、　（もし
くはＱ８とＱ、）のみが示されている０反対側のトラン
ジスタＱ２とＱ４も同様の構造にされ、駆動トランジス
タＱ２とＱ、のベース・コレクタ間が、アルミ配線によ
って交差結合されることによりフリップフロップ回路型
メモリセルが構成される。

Ｐ型車結晶シリコンのような一個の半導体基板１上には
、部分的にＮ４″型埋込層２が形成されている。このＮ
＋型埋込層２は、半導体基板１の表面に酸化膜を形成し
てから、この酸化膜の適当な位置に埋込拡散用のパター
ンの穴をあけ、この酸化膜をマスクとしてひ素もしくは
アンチモン等のＮ型不純物を熱拡散させることによって
形成される。

そして、Ｎ＋型埋込層２の上には、気相成長法によりＮ
＋型エピタキシャル層３が形成されている。このＮ−型
エピタキシャル層３および上記Ｎ１型埋込層２を貫通す
るように形成されたトレンチアイソレーション領域４に
よって分離された素子形成領域１１が設けられている。

この素子形成領域１１の一部には、Ｎ−型エピタキシャ
ル層３を貫通して上記Ｎ＋型埋込層２に達するようにコ
レクタ引き上げ口となるＮ＋型半導体領域５がイオン打
ち込み法等により形成されている。トレンチアイソレー
ション領域４は異方性ドライエツチングにより基板表面
に比較的深い溝を形成し、その溝の内側に絶縁膜４ａを
形成してポリシリコン４ｂを充填してから表面に絶縁膜
４ｃの蓋をすることにより形成される。

また、上記素子形成領域１１のエピタキシャル層３の主
面上には、基板表面の絶縁ＩＩＩ（酸化シリコン膜６ａ
および窒化シリコン膜６ｂ）をマスクとして、イオン打
ち込み等によりボロンのようなＰ型不純物を導入してＮ
ＰＮ駆動トランジスタＱ、（Ｑ、）のベース領域となる
Ｐ＋型半導体領域７ａが形成されている。このＰ＋半導
体領域７ａに隣接して、エピタキシャル層３の主面には
、ＰＮＰ負荷トランジスタＱ工（Ｑ２）のエミッタ領域
となるＰ＋型半導体領域７ｂが形成されている。これに
よって、Ｐ＋型半導体領域７ａ、７ｂをエミッタおよび
コレクタ領域とし、かつＮ＋型埋込層２をベース領域と
して横方向に動作するＰＮＰ負荷トランジスタが構成さ
れる。上記Ｐ＋型半導体領域７ａと７ｂとは、同一の工
程で形成することができる。

さらに、上記Ｐ１型型半体領域７ａの表面には、エミッ
タ領域となる一対のＮ＋型半導体領域８ａと８ｂが形成
されている。これによって、縦方向に動作するマルチエ
ミッタ構造のＮＰＮ駆動トランジスタＱ、（Ｑ、）が構
成される。エピタキシャル層３の表面に形成された絶縁
膜（酸化シリコン膜）６ａには、上記エミッタ領域８ａ
、８ｂに対応して開口部１０ａ、１０ｂが形成され、こ
の開口部の内側にポリシリコン電極９ａ、９ｂが形成さ
れている。

上記エミッタ領域８ａ、８ｂは、このポリシリコン電極
９ａ、９ｂからの不純物拡散によって形成される。エミ
ッタとなるＮ＋型半導体領域８ａ。

８ｂ間のＰ＋型半導体領域７ａの表面の酸化シリコン膜
６ａにはベース電極を接触させるためのコンタクト穴１
０ｃが、また、Ｐ＋型半導体領域７ｂの表面の絶縁膜６
ａ、６ｂにはコンタクト穴１０ｄがそれぞれ形成されて
いる。

さらに、この実施例では、ＮＰＮトランジスタのベース
領域たるＰ＋型半導体領域７ａの表面の一部（図では左
側）に、コレクタ引上げ口としてのＮ＋型半導体領域５
と連続するように、比較的浅いＮ＋型半導体領域８ｃが
形成されている。これによって、ＮＰＮ駆動トランジス
タＱ、（Ｑ、）のベース・コレクタ間に、Ｎ＋型半導体
領域８ｃおよび５とＰ＋型半導体領域７ａとの境界に生
ずる接合容量が接続されることになる。

つまり、この実施例では、Ｎ＋型半導体領域８Ｃおよび
５とＰ＋型半導体領域７ａとの境界に生ずる接合容量を
、第１図におけるスピードアップコンデンサＣ，，Ｃ２
として利用するものである。

このように接合容量をスピードアップコンデンサＣ１，
Ｃ２として利用したことにより、半導体基板上に絶縁膜
を介して電極層を形成して構成されろ一般的なキャパシ
タをスピードアップコンデンサとする場合に比べて、配
線設計が容易になる。

つまり、実施例のような構成をとることにより。

コンデンサＣ，（Ｃｍ）の両端子と駆動トランジスタＱ
、　（Ｑ、）のベース端子およびコレクタ端子との間を
接続するアルミ配線が不要となる。これによって、配線
設計が容易になるとともに、占有面積も小さくて済むよ
うになる。

しかも、この実施例では、上記Ｎ＋型半導体領域８ｃと
なる部分の表面にポリシリコン層９ｃが形成されており
、このＮ＋型半導体領域８ｃは、エミッタ領域（８ａ、
８ｂ）と同様に、Ｎ＋型半導体領域９Ｃからの不純物拡
散によって形成されるようになっている。これによって
、スピードアップコンデンサを形成する工程を新たに設
けることなく、第１図に示すようなメモリセルを形成す
ることができる。

特に、Ｃ１，Ｃ２は比較的大きな容量（０，０４ｐＦ以
上）を必要とするので、基板上に絶縁膜を介して電極層
を形成してなるキャパシタを利用する場合には、第１図
の酸化シリコン膜６ａよりも薄い絶縁膜が必要となる。

しかしながら、現在のバイポーラ型ＲＡＭのプロセスで
は、そのような薄い絶縁膜を形成する工程がない、従っ
て、絶縁膜を介して電極層を形成してなるキャパシタを
スピードアップコンデンサとして利用する場合には、新
たに誘電体となる絶縁膜の形成工程を追加する必要があ
る。この点からも、上記実施例のごとく接合容量を利用
する方式の方が有利である。

なお、第４図の構造において、ポリシリコン電極９ａ、
９ｂの上から上記絶縁膜６ａ、６ｂの上にかけては、Ｃ
ＶＤ法等による酸化シリコン膜もしくは窒化シリコン膜
のような眉間絶縁膜が形成される。そして、この層間絶
縁膜には上記ポリシリコン電極９ａ、９ｂとＮ＋型半導
体領域５およびＰ＋型半導体領域７ａ、７ｃに対応して
開口部が形成され、この開口部の内側に一層目のアルミ
ニウム層からなる配線（ワード線およびスタンバイ線）
が形成される。

次に、上記のごとく接合容量を利用したスピードアップ
コンデンサを有するメモリセルのレイアウトの一例につ
いて第５図を用いて説明する。

第５図において、符号ＤＱよ、ＤＱ、で示されているの
は、ＮＰＮ駆動トランジスタＱ、、Ｑ、の形成領域で、
トレンチアイソレーション領域４で囲まれた素子形成領
域（エピタキシャル層）の中央に、破線で示すようにベ
ース領域Ｂ、（Ｂ２）たるＰ＋型半導体領域７ａが形成
されている。１０ｃはベースコンタクト穴である。この
Ｐ＋型半導体領域７ａ内に実線で示すごとく一対のエミ
ッタ領域Ｅ　１ｚ　、Ｅ　１ｚ　（Ｅ　ｔ　１−　Ｅ　
−ｚ　）たるＮ＋型半導体領域８ａ、８ｂが形成されて
いる。

そして、このトランジスタ形成領域ＤＱよ、（ＤＱ、）
の一部すなわちコレクタ引上げ口ＣＮ、（ＣＮ　ｙ＝　
）たるＮ＋型半導体領域５と上記エミッタ領域Ｅ１１（
Ｅ−□）たるＮ＋型半導体領域８ａとの間にスピードア
ップコンデンサＣ１（Ｃ，）を構成する接合容量の一方
の半導体領域たるＮ＋型半導体領域８ｃが形成されてい
る。また、このＮ＋型半導体領域８ｃとコレクタ引上げ
口（５）を広く覆うように、ポリシリコン層９ｃが形成
されている。

このポリシリコン層９ＧはコンタクトホールＣＮＴ、（
ＣＮＴ、）にて一層目のアルミニウム屑入〇、１ｃＡＱ
ｔ□）に接触され、このアルミニウム層ＡＱ１□（ＡＩ
２１゜）の他端は反対側の駆動トランジスタＱ、（Ｑ、
）のベースコンタクト穴１０ｃにてペース領域Ｂｚ（Ｂ
ｔ）に接触され・ている。このようにして、アルミニウ
ム層Ａ　Ｑｌｌ　＃　ＡＬ２によって。

トランジスタロ工、Ｑ２のベース・コレクタ間の交差結
合が行われている。

また、駆動トランジスタＱ、、Ｑ、の一方のエミッタ領
域Ｅ工０．Ｅ２□たるＮ＋型半導体領域８ａは、その表
面のポリシリコン電極９ａが連続するように形成され、
このポリシリコン電極９ａは、コンタクトホールＣＮＴ
、にて一層目のアルミニウム層ＡＱユ、に接続され、こ
のアルミニウム層ＡＱ、。

はスルーホールＴＨユにてこれと直交する方向（図では
左右方向）に配設された一層目のアルミニウム層ＡＱ、
□からなるスタンバイ線ＩＳＴに接続されている。

一方、駆動トランジスタＱ、、Ｑ、の他方のエミッタ領
域Ｅ１□ｔＥｚｚたるＮ＋型半導体領域８ｂは、スタン
バイ線ＩＳＴと直交する方向（図では上下方向）に沿っ
て配設された一層目のアルミニウムＮ　ＡＱｚ４−　Ａ
Ｑｘｓからなるデータ線り、Ｄに、コンタクト穴１０ｂ
にて接触されている。

さらに、ＰＮＰ負荷トランジスタＱ工、Ｑ２のエミッタ
領域Ｅ　３Ｌ＝　　（Ｅ　３ｘ　）たるＰ１型型半体領
域７ｂは、コンタクト穴１０ｄにて一層目のアルミニウ
ム層Ａｆｌ、、に接触され、このアルミニウム層ＡＱ、
、はスルーホールＴＨ，にて二層目のアルミニウム層Ａ
ａｏからなるワード線Ｗに接続されている。なお、アル
ミニウム層ＡＭ、、は隣接するメモリセルの反対側の負
荷トランジスタのエミッタ電極と連続するように形成さ
れている。これによって、負荷トランジスタＱ、、　Ｑ
、のエミッタ電極は、隣接するメモリセル同士で一つの
スルーホール（この場合ＴＨ，）にてワード線Ｗに接続
される。

なお、第５図に示すようなレイアウトに従っては配設さ
れたメモリセルが複数個互いに隣接する左右のメモリセ
ルと噛み合うような形で密接して配設されることにより
、ワード線の方向に沿ったメモリ行が構成される。また
、このようなメモリ行が上下方向に複数行配設されるこ
とにより、マトリクス状のメモリアレイが構成される５
このように上記実施例では、データ、ｉ！Ｄ、Ｄたるア
ルミニウム層ＡΩ１４．ＡＱ□、の下方にコンデセンサ
Ｃ０，Ｃ，を構成するＮ１型半導体領域８ｃを形成して
いるので、メモリセルの占有面積はほとんど増加されな
い。つまり、トレンチアイソレーションによる素子分離
技術を用いた場合、メモリセルの面積は現在のところア
ルミニウム配線の幅および配線ピッチによって決まる。

上記のようにトレンチアイソレーション領域４で分離さ
れた領域に各素子を形成するようにしたメモリセルでは
、素子自身を小さくして高速化を図ってもメモリセルの
面積はそれほど小さくならず素子のない空白領域が生ず
る。そこで、上記実施例では、そのような空白領域をデ
ータ線下に持って来て、そこにスピードアップコンデン
サを形成している。

その結果、メモリセルの占有面積を増大させずに、セル
の動作マージンを拡大することができるようになった。

［効果コ （１）ＰＮＰ負荷型メモリセルの駆動トランジスタのベ
ース・コレクタ間にスピードアップコンデンサを接続す
るとともに、ベース領域となるＰ＋型半導体領域の表面
に、エミッタ領域となるＮ＋型半導体領域の形成と同時
にＮ＋型半導体領域を形成し、このＮ＋型半導体領域と
Ｐ”型ベース領域間の接合容量をスピードアップコンデ
ンサとしたので、新たな工程を不可することなくコンデ
ンサを形成できるという作用により、プロセスを変更す
ることなく動作マージンの大きなＰＮＰ負荷型メモリセ
ルを構成できるという効果がある。

（２）ＰＮＰ負荷型メモリセルの駆動トランジスタのベ
ース・コレクタ間にスピードアップコンデンサを接続す
るとともに、ベース領域となるＰ＋型半導体領域の表面
に、エミッタ領域となるＮ＋型半導体領域の形成と同時
にＮ１型半導体領域を形成し、このＮ＋型半導体領域と
Ｐ＋型ベース領域間の接合容量をスピードアップコンデ
ンサとし、かつスピードアップコンデンサとなる接合容
量を構成するＮ＋型半導体領域を、コレクタ引上げ口に
隣接させ、データ線となるアルミニウム配線層下に形成
したので、コンデンサを接続するための配線が不要とな
り、また素子空白領域となる部分を利用して容量を形成
できるという作用により、占有面積を増大させることな
く、動作マージンの大きなＰＮＰ負荷負荷型メモリ用セ
ル成できるという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが１本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、上記実施例では
スピードアップコンデンサとし・て接合容量を利用して
いるが、接合容量の代わりに、半導体基板の表面に絶縁
膜を介して導電層を形成してなるキャパシタを利用して
もよい、また、素子分離はトレンチアイソレーションに
よらず、選択酸化膜を用いた酸化膜分離であってもよい
。

［利用分野］ 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＰＮＰ負荷型メモリ
セルからなるスタテックＲＡＭに適用したものについて
説明したが、この発明はそわに限定されず、コンデンサ
を有するバイポーラ集積回路一般に利用することができ
る。

【図面の簡単な説明】

第１図は、本発明に係るＰＮＰ負荷メモリセルの構成の
一実施例を示す回路図。 第２図は、本発明に係るメモリセルの応答特性を示す説
明図、 第３図は、本発明に係るＰＮＰ負荷型メモリセルにおけ
る動作マージンのスピードアップコンデンサの容量依存
性を示す説明図、 第４図は、本発明に係るＰＮＰ負荷型メモリセルの構造
の一例を示すもので、第５図における■−■線に沿った
断面図、 第５図は、本発明に係るメモリセルのレイアウトの一例
を示す平面図。 第６図および第７図は、従来のエミッタ結合型メモリセ
ルおよびＰＮＰ負荷型メモリセルの構成例を示す回路図
である。 １・・・・半導体基板、２・・・・Ｎ＋型埋込層、４・
・・・トレンチアイソレーション領域、５・・・・コレ
クタ引き上げ口、７ａ・・・・ＮＰＮトランジスタのベ
ース領域差ＰＮＰトランジスタのコレクタ領域、７ｂ・
・・・ＰＮｌトランジスタのエミッタ領域、８ａ、８ｂ
・・・・ＮＰＮトランジスタのエミッタ領域、８ｃ・・
・・スピードアップコンデンサの半導体領域、９ａｅ　
９ｂ、９ｃ・・・・ポリシリコン電極、１０ａ〜１０ｄ
・・・・コンタクト穴、１１・・・・素子形成領域、Ｑ
工ｊＱ２・・・・ＰＮＰ負荷トランジスタ、Ｑ、、Ｑ、
・・・・ＮＰＮ駆動トランジスタ、Ｃ工、Ｃ２・・・・
スピードアップコンデンサ。 第　　　１　　図 第　　２　　図 第　　３　　図 Ｃｔ、Ｃｚ 第　　６　　図 第　　７　　図

Claims (1)

1. 【特許請求の範囲】 １、ベース・コレクタ間が互いに交差結合された一対の
   駆動トランジスタと、この駆動トランジスタのコレクタ
   側に接続されたこれとは異なる導電型の負荷トランジス
   タとからなるフリップフロップ回路型メモリセルを備え
   てなる半導体記憶装置において、上記駆動トランジスタ
   のベース・コレクタ間にはコンデンサが接続されている
   とともに、このコンデンサは、上記駆動トランジスタの
   ベース領域たる第１導電型の半導体領域と、この半導体
   領域の表面の一部に形成された第２導電型の半導体領域
   との間の接合容量により構成されてなることを特徴とす
   る半導体記憶装置。 ２、上記第２導電型の半導体領域は、上記駆動トランジ
   スタのエミッタ領域と同じ構造にされてなることを特徴
   とする特許請求の範囲第１項記載の半導体記憶装置。 ３、上記第２導電型の半導体領域は、上記駆動トランジ
   スタのコレクタ引き上げ口となる半導体領域と接触され
   てなることを特徴とする特許請求の範囲第１項もしくは
   第２項記載の半導体記憶装置。 ４、上記駆動トランジスタと負荷トランジスタおよびコ
   ンデンサは、周囲をトレンチアイソレーシヨン領域で分
   離された素子形成領域上に形成されてなることを特徴と
   する特許請求の範囲第１項第２項もしくは第３項記載の
   半導体記憶装置。 ５、上記第２導電型の半導体領域は、データ線となるア
   ルミニウム層の下方に形成されてなることを特徴とする
   特許請求の範囲第１項、第２項、第３項もしくは第４項
   記載の半導体記憶装置。