JP2926887B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体記憶装置に関し、特に、バイポーラ
ECL・RAMに関する。

［従来の技術］ バイポーラECL・RAMは、超高速メモリとして、主とし
て大型および中型コンピュータのキャシュメモリのよう
な高速性を要する個所に用いられている。現在、64Kビ
ット、アクセスタイム5nsの大容量で高速のものが開発
されているが、コンピュータの高性能化のために一層の
大規模化、高速化が求められている。

ところで、このような大容量メモリには、低消費電力
で高速性を有し、高集積化が可能な、横型pnpトランジ
スタを負荷とするメモリセルが多く用いられている。こ
のトランジスタ（以下、Trと記す）負荷型のメモリセル
の回路図を第４図に示す。同図に示すように、マルチエ
ミッタのnpnTrQ3、Q4にはそれぞれ負荷TrとしてpnpTrQ
1、Q2が接続され、TrQ3とTrQ4とは、互いにベースとコ
レクタとが交差接続されている。そして、エミッタ電極
E1は、エミッタ電極E2と共にワード線WTに、エミッタ電
極E4は、エミッタ電極E6と共にワード線WBに、エミッタ
電極E3はディジット線Ｄに、また、エミッタ電極E5はデ
ィジット線と接続されている。

この回路のTrQ1、Q3の部分の従来のセル構造を第５図
に示す。第５図（ａ）がその平面図であり、第５図
（ｂ）が、第５図（ａ）のＡ−Ａ′線断面図である。第
５図に示すように、TrQ1、Q3は、p^-型半導体基板51上に
形成されており、TrQ3は、p^-型半導体基板51上に形成さ
れたn⁺型拡散層51、n^-型半導体層53をコレクタ領域と
し、p^-型不純物領域54、n⁺型不純物領域56をそれぞれベ
ース領域、エミッタ領域としており、またTrQ1は、p^-型
不純物領域54、n^-型半導体層53、p⁺型不純物領域55をそ
れぞれコレクタ領域、ベース領域、エミッタ領域として
いる。TrQ1、Q3は酸化シリコン膜59および多結晶シリコ
ン58からなる分離領域によって他の素子から分離されて
いる。半導体基板表面には、n⁺型拡散層52にコレクタ引
き出し領域を介して接続されるコレクタ電極C3、p⁺型不
純物領域55、n⁺不純物領域56と接触するエミッタ電極E
1、E3、E4およびp^-型不純物領域54内に形成されたp⁺型
不純物領域57と接触するベース電極B3が形成されてい
る。

TrQ2、TrQ4も同様の構成をもって半導体基板の表面領
域内に形成されており、TrQ3のコレクタ電極C3はTrQ4の
ベース電極と、そして、TrQ3のベース電極B3はTrQ4のコ
レクタ電極と半導体基板表面上で接続されている。

［発明が解決しようとする課題］ 上述した従来の横型pnpTrを負荷としたバイポーラECL
・RAMはショットキ障壁ダイオードを用いたものに比
べ、集積度および消費電力の点では勝っているものの、
高速性能の点、特にメモリセルの書き込み性能の点で劣
っていた。その理由は、書き込み時に例えばpnpTrQ1を
オン状態からオフ状態にする場合、TrQ1のベース領域
（n^-型半導体層53）にホールが蓄積されているためにオ
フになるのに時間を要するからである。

この蓄積ホールを少なくするために、pnpTrQ1のエミ
ッタ領域（p⁺型不純物領域55）をn⁺型拡散層52に達する
ようにしたものがあるが、その場合には、n^-型半導体層
53に蓄積されるホールは減少するものの、p⁺型不純物領
域55をエミッタ領域、n⁺型拡散層52をベース領域、p^-型
半導体基板51をコレクタ領域とする寄生Trの電流増幅率
βが大きくなり、基板へのもれ電流が増加してその分消
費電力が大きくなるという欠点がある。

また、従来のメモリセルでは、負荷となるpnpTrが横
型構造となっているため、このpnpTrのf_T（トランジシ
ョン周波数）を高くすることができず、書き込みや読み
出しを高速に行うことができない。また、pnpTrが横型
であるために、このTrのエミッタ領域やベース領域のス
ペースを半導体基板の表面上に確保しなければならない
ので、メモリセルの占有面積が増加して高集積化が困難
であった。

［課題を解決するための手段］ 本発明の半導体記憶装置は、半導体基板上に該半導体
基板から絶縁分離されて形成された第１導電型の半導体
層と、前記半導体層上に互いに絶縁分離領域によって分
離されて形成された第２導電型の第１および第２の半導
体領域と、前記第１の半導体領域の表面領域内に形成さ
れた第１導電型の第３の半導体領域と、前記第２の半導
体領域の表面領域内に形成された第１導電型の第４の半
導体領域と、前記第３の半導体領域の表面領域内に形成
された第２導電型の第５および第６の半導体領域と、前
記第４の半導体領域の表面領域内に形成された第２導電
型の第７および第８の半導体領域と、前記第１の半導体
領域と前記第４の半導体領域とを接続する第１の接続導
体と、前記第２の半導体領域と前記第３の半導体領域と
を接続する第２の接続導体と、を具備し、前記半導体層
と、前記第１の半導体領域（または前記第２の半導体領
域）と、前記第３の半導体領域（または前記第４の半導
体領域）とによって負荷となるバイポーラトランジスタ
が構成されていることを特徴とするものである。

［実施例］ 次に、本発明の実施例について図面を参照して説明す
る。

第１図（ａ）は本発明の第１の実施例の主要部を示す
半導体チップの平面図、第１図（ｂ）は第１図（ａ）の
Ａ−Ａ′線断面図、第１図（ｃ）は第１図（ａ）のＢ−
Ｂ′線断面図であって、図示された箇所において、第４
図のpnpTrQ1、npnTrQ3の部分が示されている。第１図に
おいて、１はp^-型半導体基板、２は酸化物層、３はp⁺型
半導体層、４はn^-型半導体層、５はp^-型不純物領域、
６、７はn⁺型不純物領域、８はp⁺型不純物領域、9aは深
い分離用溝、9bは浅い分離用溝、10は多結晶シリコン、
11は酸化シリコン膜である。そして、pnpTrQ1は、p⁺型
半導体層３をエミッタ領域、n^-型半導体層４をベース領
域、p^-型不純物領域５をコレクタ領域として構成され、
また、npnTrQ3は、n⁺型不純物領域７をエミッタ領域、p
^-型不純物領域５をベース領域、n^-型半導体層３をコレ
クタ領域として形成されている。

次に、本実施例の製造方法について説明する。第２図
（ａ）、（ｂ）は、この実施例の製造方法を説明するた
めに工程順に配置した半導体チップの断面図である。ま
ず、比抵抗10Ωcmのp^-型半導体基板１の結晶軸〈111〉
に垂直な表面上に酸化物層２を形成し、該酸化物層の深
い分離用溝9aの形成予定箇所を選択的に開孔する。そし
てその開孔部分の半導体を核としてp⁺型半導体層３を厚
さ１μｍに成長させ、その表面を平坦化する。その上
に、比抵抗50Ωcmのn^-型半導体層４を厚さ１μｍにエピ
タキシャル成長させる。次に、その表面に厚さ0.5μｍ
の窒化シリコン膜12を形成し、レジスト膜13を塗布し、
露光現像する［第２図（ａ）］。

次に、第２図（ｂ）に示すように、レジスト膜13をマ
スクにしてp^-型半導体基板１に達するまで選択的にエッ
チングして幅１μｍの深い分離用溝9aを形成する。窒化
シリコン膜12を除去した後、1000℃で10分間熱酸化を行
い、厚さ400nmの酸化シリコン膜11を形成する［第２図
（ｂ）］。

次に、p^-型多結晶シリコンで上述の溝9aを埋め込み、
その表面を平坦化する。同様に、深い分離用溝9aと直交
するように浅い分離用溝9bを形成する。この浅い分離用
溝9bの深さは、p⁺型半導体層３の表面より少し深いとこ
ろまでとする。熱酸化処理後、この浅い溝9bも多結晶シ
リコンで埋め込み、表面をほぼ平坦にする。その後、レ
ジストをマスクにしてボロンやヒ素をイオン注入してp^-
型不純物領域５、n⁺型不純物領域６、７およびp⁺型不純
物領域８を形成する。その後、アニールしてキャリアを
活性化し欠陥を除去する。

そして、酸化シリコン膜11を開孔し、各種電極、配線
を形成すれば第１図に示した装置が得られる。

このように形成されたメモリセルにあっては、pnpTrQ
1のエミッタ領域となるp⁺型半導体層３の下は酸化物層
２と接しているため、蓄積電荷の量を大幅に減らすこと
ができ、また、エミッタ部の接合容量を減少させること
ができるのでメモリセルの動作が高速化される。また、
pnpTrのエミッタ領域と基板との間に酸化物層２が介在
しているため、基板へのもれ電流を消滅させることがで
き、消費電力を30％程度削減することができる。さら
に、pnpTrのエミッタ領域は隣接メモリセルに接続され
ており、エミッタ電極およびワード配線が不要となるの
で、また、ベース領域を平面的に確保する必要がなくな
るので、半導体記憶装置の集積度を大幅に向上させるこ
とができる。また、pnpTrを縦型Trとすることができる
ため、このTrのf_Tが向上し、書き込み動作の高速化が可
能となる。

しかも、このTrのエミッタ面積は分離用溝9a、9bで区
画されているため、その寸法のばらつきがなくなり、特
性を安定化させることができる。

第３図（ａ）は本発明の第２の実施例の主要部を示す
半導体チップの平面図、第３図（ｂ）は第３図（ａ）の
Ａ−Ａ′線断面図、第３図（ｃ）は第３図（ａ）のＢ−
Ｂ′線断面図である。

この実施例では、銅層14を酸化物層２とp⁺型半導体層
３との間に設けているが、その他の点では第１の実施例
と同様である。この実施例は、酸化物層２を形成した後
その上に銅層14を形成し、銅層および酸化物層を開孔し
た後、p⁺型半導体層３を成長させることにより形成され
るものである。本実施例のものは、第１の実施例に較べ
ワード線の抵抗を大幅に低減でき、書き込み時に大きな
電流を流すことができるので、より高速動作が可能とな
る利点がある。

なお、銅に替えてタングステンや金などの金属あるい
はシリサイドを用いることもできる。

［発明の効果］ 以上説明したように、本発明は、Tr負荷型のECL・RAM
において、負荷Trのエミッタ領域を半導体基板内に設
け、このTrを縦型としたものであるので、以下の効果を
奏することができる。

負荷Trのf_Tが向上し、メモリセルの高速動作が可能
となる。

負荷Trのエミッタ電極およびワード線が不要とな
り、また、ベース領域の平面上のスペースが不要となる
ので、メモリセルの占有面積を縮小でき高集積化が可能
となる。

負荷Trのベース領域における蓄積ホールが減少し、
Trのオフ動作が高速化される。

pnpTrと基板とが分離されていることにより、もれ
電流がなくなり、消費電力を削減することができる。

【図面の簡単な説明】

第１図（ａ）は、本発明の第１の実施例を示す平面図、
第１図（ｂ）は、第１図（ａ）のＡ−Ａ′線断面図、第
１図（ｃ）は、第１図（ａ）のＢ−Ｂ′線断面図であっ
て、第２図（ａ）、（ｂ）は、それぞれ本発明の第１の
実施例の製造方法を説明するための半導体チップの断面
図、第３図（ａ）は、本発明の第２の実施例を示す平面
図、第３図（ｂ）は、第３図（ａ）のＡ−Ａ′線断面
図、第３図（ｃ）は、第３図（ａ）のＢ−Ｂ′線断面
図、第４図は、pnpTr負荷型メモリセルの回路図、第５
図（ａ）は、従来例の平面図、第５図（ｂ）は、第５図
（ａ）のＡ−Ａ′線断面図である。 １……p^-型半導体基板、２……酸化物層、３……p⁺型半
導体層、４……n^-型半導体層、５……p^-型不純物領域、
６、７……n⁺型不純物領域、８……p⁺型不純物領域、9a
……深い分離用溝、9b……浅い分離用溝、10……多結晶
シリコン、11……酸化シリコン膜、12……窒化シリコン
膜、13……レジスト膜、14……銅層、B1、B2……pnpTr
のベース電極、B3、B4……npnTrのベース電極、C1、C2
……pnpTrのコレクタ電極、Ｄ、……ディジット線、E
1、E2……pnpTrのエミッタ電極、E3〜E6……npnTrのエ
ミッタ電極、Q1、Q2……pnpTr、Q3、Q4……npnTr、WT…
…ワード線（トップ）、WB……ワード線（ボトム）。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−249365（ＪＰ，Ａ) 特開 昭63−108768（ＪＰ，Ａ) 特開 昭60−106164（ＪＰ，Ａ) 特開 昭59−121975（ＪＰ，Ａ) 特開 昭63−305529（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 27/102 H01L 27/082 H01L 21/18244

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】半導体基板上に該半導体基板から絶縁分離
   されて形成された第１導電型の半導体層と、前記半導体
   層上に互いに絶縁分離領域によって分離されて形成され
   た第２導電型の第１および第２の半導体領域と、前記第
   １の半導体領域の表面領域内に形成された第１導電型の
   第３の半導体領域と、前記第２の半導体領域の表面領域
   内に形成された第１導電型の第４の半導体領域と、前記
   第３の半導体領域の表面領域内に形成された第２導電型
   の第５および第６の半導体領域と、前記第４の半導体領
   域の表面領域内に形成された第２導電型の第７および第
   ８の半導体領域と、前記第１の半導体領域と前記第４の
   半導体領域とを接続する第１の接続導体と、前記第２の
   半導体領域と前記第３の半導体領域とを接続する第２の
   接続導体と、を具備し、前記半導体層と、前記第１、２
   の半導体領域と、前記第３、４の半導体領域とによっ
   て、前記半導体層を共通のエミッタ領域とする負荷とな
   る２つのバイポーラトランジスタが構成されていること
   を特徴とする半導体記憶装置。