JP2952987B2 - 溝分離型半導体装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体基板が溝分離領域により複数の素子領
域に分割された溝分離型半導体装置に関し、特にバイポ
ーラメモリセルに好適の溝分離型半導体装置に関する。

［従来の技術］ 第５図は従来のバイポーラメモリセルを示す平面図、
第６図は同じくその回路図である。なお、このバイポー
ラメモリセルは横型PNPトランジスタを負荷とした交差
結合PNPN型メモリセルである。

このメモリセルは、第６図に示すように、２個のPNP
トランジスタQ₁,Q₂及び２個のNPNトランジスタQ₃,Q₄に
より構成されている。このNPNトランジスタQ₃,Q₄はいず
れも２個のエミッタE₁,E₂を備えている。

トランジスタQ₁,Q₂のエミッタはいずれもビット線41a
に接続されている。そして、トランジスタQ₁のベースは
トランジスタQ₃のコレクタに接続されていると共に、ト
ランジスタQ₂のコレクタ及びトランジスタQ₄のベースに
接続されている。また、トランジスタQ₂のベースはトラ
ンジスタQ₄のコレクタに接続されていると共に、トラン
ジスタQ₁のコレクタ及びトランジスタQ₃のベースに接続
されている。

トランジスタQ₃,Q₄の各エミッタE₁は書込み・読み出
し用エミッタであり、夫々ワード線42a,42bに接続され
ている。また、このトランジスタQ₃,Q₄の各エミッタE₂
はホールド用エミッタであり、いずれもビット線41bに
接続されている。

このバイポーラメモリセルは、従来、第５図に示すよ
うにして半導体基板に形成されている。即ち、この半導
体基板は溝分離領域31により複数の素子領域に分離され
ている。そして、各素子領域の基板表面には、不純物を
選択的に導入して形成されたトランジスタのエミッタ領
域、コレクタ領域及びベース領域等が夫々選択的に形成
されている。なお、１つの素子領域内には、１個の横型
PNPトランジスタQ₁（又はQ₂）と１個のNPNトランジスタ
Q₄（又はQ₃）とが設けられている。

基板上には絶縁膜が形成されている。この絶縁膜には
スルーホール34aが選択的に設けられいる。そして、こ
の絶縁膜上には第１のアルミニウム配線層32a,32bがス
ルーホール34aを埋め込んで第１の配線パターンで形成
されている。トランジスタQ₃のコレクタＣ、エミッタE₂
及びベースＢは、この第１のアルミニウム配線層32aに
より、夫々トランジスタQ₄のベースＢ、エミッタE₂及び
コレクタＣに電気的に接続されている。また、トランジ
スタQ₁,Q₂の各エミッタＰも、この第１のアルミニウム
配線層32aにより相互に電気的に接続されている。更
に、トランジスタQ₃,Q₄の各エミッタE₁は、第１のアル
ミニウム配線層32bに接続されている。この第１のアル
ミニウム配線層32bは、第６図のワード線42a,42bに対応
している。

第１のアルミニウム配線層32a,32b上を含む前記絶縁
膜上には層間膜が形成されている。この層間膜にはスル
ーホール34bが選択的に設けられている。また、この層
間膜上には、スルーホール34bを埋め込んで第２のアル
ミニウム配線層33が第２の配線パターンで形成されてい
る。そして、PNPトランジスタQ₁,Q₂の各エミッタＰ間を
接続する第１のアルミニウム配線層32aは、このスルー
ホール34bを介して特定の第２のアルミニウム配線層33
に接続されている。また、NPNトランジスタQ₃,Q₄の各エ
ミッタE₂間を接続する第１のアルミニウム配線層32a
は、このスルーホール34bを介して他の第２のアルミニ
ウム配線層33に接続されている。これらのアルミニウム
配線層33は第６図のビット線41a,41bに対応している。

ところで、メモリセルを微細化することにより、メモ
リ集積回路の集積度が向上すると共に、セル内の寄生容
量が低減して動作速度が向上する。従って、メモリセル
は可及的に微細化することが好ましい。上述の交差結合
PNPN型メモリセルは、１つの素子領域にPNPトランジス
タ及びNPNトランジスタを形成するため、メモリセルを
比較的微細化することができるという長所を有してい
る。

［発明が解決しようとする課題］ しかしながら、上述した従来の半導体装置において
は、トランジスタ等の素子の微細化することはできるも
のの、基板上に形成された配線層の配線パターンを微細
化することが困難であり、半導体装置の微細化の点で十
分な効果を発揮しているとはいえない。

つまり、メモリ集積回路を高速で動作させるために
は、大きな書込み・読み出し電流でメモリセルを駆動さ
せ、メモリセル、メモリセルアレイ及びセンス回路の各
ノードを高速で充電又は放電させる必要がある。しか
し、パターン幅を微細化した配線に大電流を流すと、エ
レクトロマイグレーション等の不都合が発生する。ま
た、ドライバー回路から離れたところに位置するメモリ
セルを駆動させる場合、大電流により電位降下を回避す
るために、ドライバー回路からこのメモリセルまでの配
線抵抗を低くする必要がある。従って、従来は、配線層
のパターン幅により半導体装置の微細化が制約されてし
まう。

本発明はかかる問題点に鑑みてなされたものであっ
て、配線層の配線パターン幅を十分に確保しつつ、従来
に比してより一層高集積化することができる溝分離型半
導体装置を提供することを目的とする。

［課題を解決するための手段］ 本発明に係る溝分離型半導体装置は、溝分離領域を挟
んで設けられた第１及び第２の素子領域と、この第１及
び第２の素子領域に夫々前記溝分離領域に隣接して形成
された第１及び第２の不純物領域と、この第１及び第２
の不純物領域の間の前記溝分離領域に選択的に埋設され
前記溝の側面で前記第１及び第２の不純物領域と接触す
る多結晶シリコン膜と、この多結晶シリコン膜上に形成
された導電膜とを有し、前記多結晶シリコン膜及び前記
導電膜は前記溝の長手方向の一部に形成されており、前
記第１及び第２の不純物領域は前記多結晶シリコン膜及
び前記導電膜を介して電気的に接続されていることを特
徴とする。

［作用］ 本発明においては、第１及び第２の素子領域の間の溝
分離領域に多結晶シリコン膜が選択的に埋め込まれてお
り、この多結晶シリコン膜上には導電膜が形成されてい
る。そして、前記第１及び第２の素子領域に夫々設けら
れた第１及び第２の不純物領域はこの多結晶シリコン膜
及び導電膜を介して相互に電気的に接続されている。こ
れにより、基板上に形成すべき配線パターンの数を削減
できる。従って、パターン幅を減少することなく半導体
装置を微細化して高集積化することができる。

また、例えば前記第１の不純物領域が第１導電型半導
体領域であり、前記第２の不純物領域が第２導電型半導
体領域である場合には、前記多結晶シリコン膜の前記第
１の不純物領域側を第１導電型多結晶シリコン膜とし、
前記第２の不純物領域側を第２導電型多結晶シリコン膜
とすることにより、多結晶シリコン膜と第１及び第２の
不純物領域との電気的接合を良好にすることができる。
この場合に、第１導電型多結晶シリコン膜と第２導電型
多結晶シリコン膜との界面においてPN接合が形成される
が、多結晶シリコン膜上には導電膜が設けられているた
め、第１及び第２の不純物領域を電気的に接続すること
ができる。

［実施例］ 次に、本発明の実施例について添付の図面を参照して
説明する。

第１図は本発明の第１の実施例に係る半導体装置を示
す平面図、第２図は第１図のII−II線による断面図であ
る。なお、本実施例は第６図にその回路図を示す交差結
合PNPN型メモリセルを半導体基板に実現したものであ
る。

半導体基板１には溝分離領域11が選択的に形成されて
おり、半導体基板１はこの溝分離領域11により複数個の
素子領域に分割されている。また、この溝分離領域11に
は多結晶シリコン埋込領域15が選択的に設けられてい
る。この多結晶シリコン埋込領域15は、後述するよう
に、溝分離領域11内に埋め込まれた絶縁物を部分的に除
去し、この除去した絶縁物に替えて溝内に多結晶シリコ
ン膜を埋め込み、その後この多結晶シリコン膜上に金属
シリサイド層を設けることにより形成されている。

基板１には、第２図に示すように、N⁺型埋込領域２が
設けられており、この埋込領域２上にはシリコンをエピ
タキシャル成長して形成されたN^-層６が設けられてい
る。そして、このN^-層６には、第６図において示したPN
PトランジスタQ₁（Q₂）のＰ型エミッタ領域７並びにNPN
トランジスタQ₄（Q₃）のＰ型ベース領域4,N⁺型エミッタ
領域5a,5b及びN⁺型コレクタ領域３が夫々所定領域に形
成されている。そして、基板１上には絶縁膜９が形成さ
れている。この絶縁膜９にはスルーホール14aが選択的
に形成されており、第１のアルミニウム配線層12aはこ
のスルーホール14aを介してエミッタ領域7,5bに接続さ
れている。また、第１のアルミニウム配線層12bは、こ
のスルーホール14aを介してエミッタ領域5aに接続され
ている。この第１のアルミニウム配線層12bは、第６図
のワード線42a,42bに対応している。更に、NPNトランジ
スタQ₃（Q₄）のコレクタ領域及びベース領域は、第１図
に示した多結晶シリコン埋込領域15を介して、夫々他の
素子領域のNPNトランジスタQ₄（Q₃）のベース領域及び
コレクタ領域に接続されている。

第１のアルミニウム配線層12a,12b上には、層間膜
（図示せず）を介して第２のアルミニウム配線層13が形
成されている。この第１のアルミニウム配線層12a,12b
と第２のアルミニウム配線層13との間の前記層間膜には
スルーホール14bが選択的に設けられており、このスル
ーホール14bを介して、エミッタＰ間を接続する第１の
アルミニウム配線層12a及びエミッタE₂間を接続する第
１のアルミニウム配線層12aは第２のアルミニウム配線
層13に電気的に接続されている。

第３図（ａ）乃至（ｄ）は第１図のIII−III線の位置
において、多結晶シリコン埋込領域15の製造方法を工程
順に示す断面図である。

先ず、第３図（ａ）に示すように、従来と同様にして
溝分離領域を形成する。即ち、半導体基板１上にN⁺型埋
込領域２及びN^-層６を形成し、このN^-層６の表面から埋
込領域２の下方の半導体基板１に到達する溝を選択的に
形成する。次に、この溝の壁面及びN^-層６の表面にシリ
コン酸化膜21を形成する。そして、前記溝内に、シリコ
ン窒化膜22を介して絶縁性のBPSG（ボロフォスフォシリ
ケートガラス）膜23を埋め込むと共に、溝部以外領域の
シリコン酸化膜21上にシリコン窒化膜22を形成する。次
いで、N^-層６に不純物を選択的に導入して、Ｐ型ベース
領域４及びN⁺型コレクタ領域３等を形成する。

次に、第３図（ｂ）に示すように、シリコン窒化膜22
上に、溝に整合する所定の領域を開口したフォトレジス
ト膜27を被着する。そして、ドライエッチングにより、
この開口部のシリコン窒化膜22を除去した後、ウェット
エッチングによりBPSG膜23の上部部分を除去する。この
場合に、BPSG膜23を除去する深さは、Ｐ型ベース領域４
の深さに比して浅くする。その後、BPSG膜23の除去によ
り露出したシリコン窒化膜22を等方性ドライエッチング
により除去し、続いて、シリコン酸化膜21をウェットエ
ッチングにより除去して、溝の上部部分にＰ型ベース領
域４及びN⁺型コレクタ領域３を露出させる。その後、フ
ォトレジスト膜27を除去する。

次に、第３図（ｃ）に示すように、全面にボロンを高
濃度でドープした多結晶シリコン膜を堆積させた後、写
真食刻法により、溝内からシリコン窒化膜22上に若干延
出する領域にのみこの多結晶シリコン膜を残存させるこ
とにより、P⁺型多結晶イリコン膜28を形成する。

次いで、Ｐ型ベース領域４の表面に選択的にＮ型不純
物を導入し、その後約900℃の温度で熱処理を行ってエ
ミッタ領域を形成する。この熱処理工程において、第３
図（ｄ）に示すように、P⁺型多結晶シリコン膜28からＰ
型ベース領域４にボロンが拡散して、Ｐ型ベース領域４
の溝側部分にP⁺型ベース領域26が形成されると共に、N⁺
型コレクタ領域３からP⁺型多結晶シリコン膜28にリンが
拡散して、N⁺型多結晶シリコン膜29が形成される。この
場合に、多結晶シリコン中においては、リンはボロンに
比して拡散速度が速い。従って、N⁺型多結晶シリコン膜
29が必要以上に拡大することを防止するために、高温で
長時間の熱処理は回避する必要がある。

この状態では、P⁺型多結晶シリコン膜28とN⁺型多結晶
シリコン膜29との界面でPN接合が形成されてP⁺型ベース
領域26とコレクタ領域３との間が電気的に接続されてい
ない。そこで、スパッタ法により、全面に白金を約500
Åの厚さで堆積させた後、この白金を王水により選択的
にエッチングして、P⁺型多結晶シリコン膜28及びN⁺型多
結晶シリコン膜29上に金属シリサイド層30を形成し、こ
の金属シリサイド層30によりP⁺型ベース領域26とコレク
タ領域３とを電気的に接続する。

その後、従来と同様にして、比較的低い温度（例え
ば、400℃）で全面に絶縁膜を成長させ、この絶縁膜に
選択的にスルーホールを設けた後、このスルーホールを
埋め込むと共に絶縁膜上に所定の形状で第１のアルミニ
ウム配線層を形成する。この場合に、トランジスタQ₃の
コレクタとトランジスタQ₄のベース、及びトランジスタ
Q₃のベースとトランジスタQ₄のコレクタとは多結晶シリ
コン膜28,29及び金属シリサイド層30を介して電気的に
接続されているため、これらの間を接続するための配線
は不要である。

このように、本実施例の交差結合PNPN型メモリセル
は、形成すべきアルミニウム配線層のパターンの数が少
ない。従って、配線層の配線パターン幅を十分に確保し
つつ、半導体装置を高集積化することができる。

第４図（ａ）及び（ｂ）は多結晶シリコン埋込領域５
の他の製造方法を工程順に示す断面図である。

先ず、第３図（ａ）及び（ｂ）に示す工程と同様にし
て、溝内のBPSG膜23、シリコン窒化膜22及びシリコン酸
化膜21の所定部品を除去する。

次に、第４図（ａ）に示すように、前面にP⁺型多結晶
シリコン膜28aを約5000Åの厚さで堆積させ、その後こ
のP⁺型多結晶シリコン膜28上にフォトレジスト膜27aを
塗布する。この場合に、フォトレジスト膜27aは、その
表面が略平坦になる。

次に、このフォトレジスト膜27aに対してP⁺型多結晶
シリコン膜28aが露出するまでエッチングバックを行
い、続けてP⁺型多結晶シリコン膜28aに対してこのP⁺型
多結晶シリコン膜28aが溝内にのみ残存するようにエッ
チングバックを行う。そして、残存しているフォトレジ
スト膜27aを除去する。これにより、P⁺型多結晶シリコ
ン膜28aの表面は比較的平坦になる。

次いで、第４図（ｂ）に示すように、エミッタ形成時
の熱処理により、P⁺型ベース領域26aを形成すると共にN
⁺型多結晶シリコン膜29aを形成し、その後このP⁺型多結
晶シリコン膜29a及びN⁺型多結晶シリコン膜28a上に金属
シリサイド層30aを選択的に形成する。

このようにして多結晶シリコン埋込領域15を形成する
ことにより、基板表面が比較的平坦になり、配線層の形
成が容易になるという効果を得ることができる。

［発明の効果］ 以上説明したように本発明によれば、第１の素子領域
に形成された第１の不純物領域と第２の素子領域に形成
された第２の不純物領域とがこの第１及び第２の素子領
域間に設けられた素子分離領域に選択的に埋設された多
結晶シリコン膜及びこの多結晶シリコン膜上に形成され
た導電膜を介して相互に電気的に接続されているから、
基板上に形成すべき配線層の配線パターンの数を低減で
き、配線パターン幅を十分に確保しつつ配線パターン形
成領域を縮小することができる。これにより、従来に比
して半導体装置をより一層高集積化することができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係る半導体装置を示す
平面図、第２図は第１図のII−II線による断面図、第３
図（ａ）乃至（ｄ）は第１図のIII−III線の位置におい
て多結晶シリコン埋込領域の製造方法を工程順に示す断
面図、第４図（ａ）及び（ｂ）は多結晶シリコン埋込領
域の他の製造方法を工程順に示す断面図、第５図は従来
のバイポーラメモリセルを示す平面図、第６図は同じく
その回路図である。 1;半導体基板、2;埋込領域、3;コレクタ領域、4,26,26
a;ベース領域、5a,5b,7;エミッタ領域、6;N^-層、9;絶縁
膜、11,31;溝分離領域、12a,12b,32a,32b;第１のアルミ
ニウム配線層、13,33;第２のアルミニウム配線層、14a,
14b,34a,34b;スルーホール、15;多結晶シリコン埋込領
域、21;シリコン酸化膜、22;シリコン窒化膜、23;BPSG
膜、27,27a;フォトレジスト膜、28,28a;P⁺型多結晶シリ
コン膜、29,29a;N⁺型多結晶シリコン膜、30,30a;金属シ
リサイド層、42a,41b;ビット線、42a,42b;ワード線

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 21/8229 H01L 27/102 H01L 21/76 H01L 21/3205 H01L 29/43

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】溝分離領域を挟んで設けられた第１及び第
   ２の素子領域と、この第１及び第２の素子領域に夫々前
   記溝分離領域に隣接して形成された第１及び第２の不純
   物領域と、この第１及び第２の不純物領域の間の前記溝
   分離領域に選択的に埋設され前記溝の側面で前記第１及
   び第２の不純物領域と接触する多結晶シリコン膜と、こ
   の多結晶シリコン膜上に形成された導電膜とを有し、前
   記多結晶シリコン膜及び前記導電膜は前記溝の長手方向
   の一部に形成されており、前記第１及び第２の不純物領
   域は前記多結晶シリコン膜及び前記導電膜を介して電気
   的に接続されていることを特徴とする溝分離型半導体装
   置。
2. 【請求項２】前記第１の不純物領域は第１導電型半導体
   領域であり、前記第２の不純物領域は第２導電型半導体
   領域であり、前記多結晶シリコン膜は前記第１の不純物
   領域側に配置された第１導電型多結晶シリコン膜及び前
   記第２の不純物領域側に配置された第２導電型多結晶シ
   リコン膜からなることを特徴とする請求項１に記載の溝
   分離型半導体装置。
3. 【請求項３】前記第１及び第２の素子領域にはいずれも
   バイポーラメモリセルを構成するトランジスタが形成さ
   れており、前記第１の導電型半導体領域は前記トランジ
   スタのベース領域であり、前記第２導電型半導体領域は
   前記トランジスタのコレクタ領域であることを特徴とす
   る請求項２に記載の溝分離型半導体装置。