JP2000196043A - 半導体メモリ素子及びその製造方法 - Google Patents

半導体メモリ素子及びその製造方法

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JP2000196043A JP11361623A JP36162399A JP2000196043A JP 2000196043 A JP2000196043 A JP 2000196043A JP 11361623 A JP11361623 A JP 11361623A JP 36162399 A JP36162399 A JP 36162399A JP 2000196043 A JP2000196043 A JP 2000196043A
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Abstract

(57)【要約】 【課題】 本発明は、高速及び低電力の特性が得られる
半導体メモリ素子及びその製造方法を提供する。 【解決手段】 本発明の半導体メモリ素子は、第１及び
第２コンタクトホールを有する第１絶縁層；第１素子分
離膜；第２素子分離膜；半導体層に形成された一対のト
レンチレーヤー；セルトランジスタ；駆動トランジス
タ；キャパシタ；ダミーパターン；第３コンタクトホー
ル；導電層；第３絶縁層；及び前記第３絶縁層上にボン
ディングされたベース基板を含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＳＯＩ技術を用い
た半導体メモリ素子及びその製造方法に関し、特にセル
領域と周辺領域の間の段差を減少させ、浮遊本体効果が
防止できる半導体メモリ素子及びその製造方法に関す
る。
【０００２】
【従来の技術】ＤＲＡＭの様な半導体メモリ素子の高集
積化はセル面積の減少を招くが、この場合、満足すべき
キャパシタ容量を確保するにはキャパシタの高さを増加
させる必要がある。すなわち、キャパシタの容量はスト
レージノード及びプレートノードの様なキャパシタ電極
間の距離に反比例し、キャパシタ電極面積及び誘電体膜
の誘電常数に比例する。セル面積の減少はキャパシタ電
極面積の減少を招くため、これを補償するにはキャパシ
タ電極の高さを増加させねばならない。
【０００３】しかし、前記キャパシタはセル領域だけに
形成されるものであるため、前記キャパシタの高さを増
加させると、セル領域と周辺領域間の段差が増加するよ
うになり、そのため、後続の金属配線の際、前記周辺領
域でコンタクトホールが形成し難くなる。
【０００４】一方、高速及び低電力特性を持つ半導体メ
モリ素子の要求に伴い、これに対する多様な研究が素子
及び回路側面で行われている。ところが、素子側面か
ら、バルクシリコンからなる単結晶シリコン基板を用い
た半導体集積技術はその限界がある。これにより、バル
クシリコンからなる単結晶シリコンウェーハの代わり
に、支持手段のベース基板と、ボンディング媒介体の埋
め込み酸化膜と、素子形成領域を提供する半導体層との
積層構造を持つＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓ
ｕｌａｔｏｒ）ウェーハを用いた半導体集積技術が注目
されている。これはＳＯＩウェーハに集積された素子が
単結晶シリコンウェーハに集積された素子に比べて、接
合容量（Ｊｕｎｃｔｉｏｎ Ｃａｐａｃｉｔａｎｃｅ）
の減少による高速化、しきい電圧（Ｔｈｒｅｓｈｏｌｄ
Ｖｏｌｔａｇｅ）の減少による低電圧化及び完全な素
子分離によるラッチ−アップ（Ｌａｔｃｈ−Ｕｐ）の減
少などの長所を持つためである。
【０００５】
【発明が解決しようとする課題】しかしながら、前記Ｓ
ＯＩウェーハに集積された素子は前記長所にも係わら
ず、通常に使用されていない。これは、図１に示すよう
に、チャンネル領域３ａを含むトランジスタ１０の本体
がベース基板１から浮動（ｆｌｏａｔｉｎｇ）するた
め、その動作時に衝突イオン化（Ｉｍｐａｃｔ Ｉｏｎ
ｉｚａｔｉｏｎ）による正孔が外に全部抜け出れず、前
記チャンネル領域３ａに残留することで、ドレイン電流
のピッチが急昇するキンク（Ｋｉｎｋ）現象の様な浮動
本体効果（Ｆｌｏａｔｉｎｇ Ｂｏｄｙ Ｅｆｆｅｃ
ｔ）が発生するためである。よって、従来のＳＯＩウェ
ーハに集積された半導体メモリ素子は回路側面から不所
望の特性を持つため、高速及び低電力の特性を持つ半導
体メモリ素子を製造し難い。図１は従来技術によりＳＯ
Ｉウェーハに形成されたトランジスタを示す断面図であ
る。図１で２は埋め込み酸化膜、３は半導体層、４は素
子分離膜、５はゲート酸化膜、６はゲート電極、７はソ
ース／ドレイン領域である。
【０００６】従って、ＳＯＩウェーハを用いて高速及び
低電力の特性を持つ半導体メモリ素子を製造する場合、
セル領域と周辺領域の間の段差による問題や、浮動本体
効果による問題は解決しなければならない。
【０００７】本発明の目的は、高速及び低電力の特性が
得られる半導体メモリ素子及びその製造方法を提供する
ことにある。
【０００８】
【課題を解決するための手段】前記目的を達成するため
に、本発明の半導体メモリ素子は、セル領域及び周辺領
域を有する半導体層；前記半導体層の下に配置され、前
記セル領域の半導体層と周辺領域の半導体層を各々露出
させる第１及び第２コンタクトホールを有する第１絶縁
層；前記セル領域の半導体層に形成された第１素子分離
膜；前記周辺領域に素子形成領域を限定するように、前
記周辺領域の半導体層に形成された第２素子分離膜；前
記セル領域の半導体層に素子形成領域を限定するように
形成され、前記半導体層の下面と離隔されるように、前
記第１素子分離膜間の半導体層に形成された一対のトレ
ンチレーヤー；前記セル領域の前記トレンチレーヤー間
の素子形成領域に形成され、前記セル領域の素子形成領
域の半導体層の上部表面上に形成された第１ゲート酸化
膜を有する第１ゲートと、前記第１ゲート両側のセル領
域の素子形成領域内に形成された第１ソース及びドレイ
ン領域と、前記第１ソース領域と第１ドレイン領域間の
前記素子形成領域内に限定されたチャンネル領域とを含
むセルトランジスタ；前記周辺領域の素子形成領域に形
成され、前記周辺領域の前記素子形成領域の前記半導体
層の上部表面上に形成された第２ゲート酸化膜を有する
第２ゲートと、前記第２ゲート両側の前記周辺領域の素
子形成領域内に形成された第２ソース及びドレイン領域
と、前記第２ソース領域と第２ドレイン領域間の素子形
成領域に限定されたチャンネル領域とを含む駆動トラン
ジスタ；前記セルトランジスタの周囲の前記半導体層の
上部表面に形成されたウェル−ピックアップ用不純物領
域；前記セル領域の前記第１絶縁層上に形成され、前記
第１コンタクトホールを介して前記セルトランジスタの
第１ソース領域とコンタクトされるように前記第１絶縁
層上に形成されたストレージノードと、前記ストレージ
ノードの上部に形成された誘電体膜及びプレートノード
とからなるキャパシタ；前記周辺領域の前記第１絶縁層
上に形成され、ドープした第１ポリシリコン層、第２絶
縁層及びドープした第２ポリシリコン層を含み、前記ド
ープした第１ポリシリコン層は前記第２コンタクトホー
ルを介して前記駆動トランジスタのチャンネル領域とコ
ンタクトされるダミーパターン；前記周辺領域の半導体
層及び第１絶縁層に形成された第３コンタクトホール；
前記ドープした第１ポリシリコン層とコンタクトされる
ように、前記第３コンタクトホール内に形成された導電
層；前記セル領域のキャパシタのプレートノード及び周
辺領域の前記ダミーパターンの前記ドープした第２ポリ
シリコン層上に形成された第３絶縁層；及び前記第３絶
縁層上にボンディングされたベース基板を含む。
【０００９】また、本発明の半導体メモリ素子の製造方
法は、セル領域及び周辺領域を含むシリコン基板を提供
する段階；前記シリコン基板の一側表面の、セル領域に
第１素子分離膜を形成し、周辺領域に第２素子分離膜を
形成する段階；前記第１及び第２素子分離膜を含む前記
シリコン基板の一側表面上に第１及び第２コンタクトホ
ールを有する第１絶縁層を形成する段階；前記第１及び
第２コンタクトホールが埋め込まれるように、前記第１
絶縁層上にドープした第１ポリシリコン層を形成する段
階；セル領域にはキャパシタのストレージノードが形成
され、周辺領域にはドープした第１ポリシリコン層が残
留するように、前記ドープした第１ポリシリコン層をパ
ターニングする段階；前記セル領域のストレージノード
を含む前記第１絶縁層の上部と周辺領域のドープしたポ
リシリコン層の上部に、第２絶縁層とドープした第２ポ
リシリコン層を順次形成する段階；セル領域にはキャパ
シタの誘電体膜及びプレートノードが形成され、周辺領
域には第２絶縁層及びドープした第２ポリシリコン層が
残留するように、前記第２絶縁層及びドープした第２ポ
リシリコン層をパターニングする段階；セル領域の前記
キャパシタを含む前記第１絶縁層の上部と周辺領域の前
記ドープした第２ポリシリコン層の上部に第３絶縁層を
形成する段階；前記第３絶縁層上にベース基板をボンデ
ィングする段階；セル領域及び周辺領域に各々半導体層
が形成されるように、前記第１及び第２素子分離膜が露
出するまで前記シリコン基板の他側面を研磨する段階；
前記第１絶縁層と離隔されるように、前記セル領域の前
記半導体層に一対のトレンチレーヤーを形成する段階；
前記トレンチレーヤー間のセル領域の半導体層に第１ゲ
ート酸化膜を有する第１ゲートと、第１ゲート両側の第
１ソース及びドレイン領域と、前記第１ソース及びドレ
イン領域間のチャンネル領域とを含み、前記第１ソース
領域が前記キャパシタのストレージノードとコンタクト
されるセルトランジスタ、及び前記周辺領域の半導体層
に第２ゲート酸化膜を有する第２ゲートと、前記第２ゲ
ート両側の第２ソース及びドレイン領域と、前記第２ソ
ース及びドレイン領域間のチャンネル領域とを含み、前
記チャンネル領域が前記ダミーパターンのドープした第
１ポリシリコン層とコンタクトされる駆動トランジスタ
を形成する段階；前記セルトランジスタの周囲の半導体
層の他側表面にウェル−ピックアップ用不純物領域を形
成する段階；及び前記ドープした第１ポリシリコン層と
コンタクトされるように、前記駆動トランジスタの周囲
の周辺領域の前記半導体層及び第１絶縁層に導電層を形
成する段階を含む。
【００１０】
【発明の実施の形態】以下、添付図面に基づき、本発明
の好適実施例を詳細に説明する。本発明の半導体メモリ
素子はＳＯＩ技術を用いて形成される。特に、ＳＯＩウ
ェーハはキャパシタが形成されてから製作され、その
後、セル領域と周辺領域にセルトランジスタと駆動トラ
ンジスタが各々形成される。
【００１１】図２に示す本発明の半導体メモリ素子は、
セル領域及び周辺領域に分けられるシリコン基板１１を
備え、第１及び第２素子分離膜１２ａ、１２ｂが前記シ
リコン基板のセル領域及び周辺領域の各々にＬＯＣＯＳ
工程により形成される。ここで、前記第１素子分離膜１
２ａと第２素子分離膜１２ｂは互いに異なる厚さで形成
され、セル領域に形成された前記第１素子分離膜１２ａ
が周辺領域に形成された前記第２素子分離膜１２ｂより
も厚く形成される。また、前記第１及び第２素子分離膜
１２ａ、１２ｂは後続のＣＭＰ工程で研磨停止層として
機能するため、素子形成領域を提供する半導体層の厚さ
を限定することになる。よって、前記第１素子分離膜１
２ａはセルトランジスタの安定した駆動のために要求さ
れる半導体層の厚さの２００ｎｍの二倍に該当する厚さ
で形成され、前記第２素子分離膜１２ｂは駆動トランジ
スタの高速動作のために要求される半導体層の厚さの１
００ｎｍの二倍に該当する厚さで形成される。
【００１２】次に図３に示すように、第１絶縁層１３が
前記第１及び第２素子分離膜１２ａ、１２ｂを含むシリ
コン基板１１の一側面上に形成される。ここで、前記第
１絶縁層１３は次に製作するＳＯＩウェーハで埋め込み
酸化膜として機能することになる。
【００１３】次に図４に示すように、第１及び第２コン
タクトホール１４ａ、１４ｂが前記シリコン基板１１の
セル領域と周辺領域を各々露出させるように、前記第１
絶縁層１３を写真エッチングにより形成する。ここで、
前記シリコン基板１１のセル領域を露出させる第１コン
タクトホール１４ａは後続でセルトランジスタのソース
領域とキャパシタのストレージノードとの間を連結させ
るために形成されたもので、前記シリコン基板１１の周
辺領域を露出させる第２コンタクトホール１４ｂは後続
で駆動トランジスタのチャンネル領域と接地端に連結さ
れる導電層との間を連結させるために形成されたもので
ある。
【００１４】つぎに図５に示すように、ドープした第１
ポリシリコン層１５が前記第１及び第２コンタクトホー
ル１４ａ、１４ｂを埋め込むように前記第１絶縁層１３
上に蒸着される。その後、セル領域に蒸着された前記第
１ポリシリコン層部分はパターニングされ、この結果、
ストレージノード１５ａが形成される。このとき、周辺
領域に蒸着された第１ポリシリコン層部分はそのまま残
留する。前記結果物上に第２絶縁層１６及びドープした
第２ポリシリコン層１７が順に蒸着され、その後、セル
領域に蒸着された前記ドープした第２ポリシリコン層部
分と第２絶縁層部分はパターニングされることで、シリ
コン基板１１のセル領域にストレージノード１５ａ、誘
電体層１６ａ及びプレートノード１７ａからなるキャパ
シタ２０が形成される。同様に、周辺領域に形成された
誘電体層１６及びドープした第２ポリシリコン層１７は
そのまま残留する。ここで、周辺領域に蒸着された第１
ポリシリコン層１５、第２絶縁層１６及び第２ポリシリ
コン層１７を残留させることはセル領域と周辺領域の間
の段差をなくすためである。
【００１５】次に図６に示すように、第３絶縁層２１が
セル領域に形成されたキャパシタ２０と周辺領域に残留
する第２ポリシリコン層を覆うように形成され、前記第
３絶縁層２１の表面は化学的機械研磨（Ｃｈｅｍｉｃａ
ｌ ＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ；ＣＭ
Ｐ） 工程により平坦化する。前記第３絶縁層２１はＢ
ＰＳＧ、ＰＳＧ、ＵＳＧのうちで選択される一つであ
り、ＬＰＣＶＤ、ＰＥＣＶＤまたはＡＰＣＶＤにより形
成される。ベース基板２２が平坦化した前記第３絶縁層
２１の表面にボンディングされる。前記ベース基板２２
はシリコン基板であって、前記シリコン基板の代りに石
英基板、ガラス基板、サファイア基板のうちで選択され
る一つを用いる事も出来る。
【００１６】続いて、図７乃至図８は図５の上下を反転
させた状態から後続工程を示す図である。図７に示すよ
うに、シリコン基板１１の他側面が前記第１及び第２素
子分離膜１２ａ、１２ｂが露出するまでＣＭＰ工程によ
り研磨され、それで、セル領域及び周辺領域に素子形成
領域を提供する第１及び第２半導体層１１ａ、１１ｂが
形成される。このとき、セル領域の第１半導体層１１ａ
と周辺領域の第２半導体層１１ｂは、前記第１素子分離
膜１２ａと第２素子分離膜１２ｂが互いに異なる厚さで
形成され、同図に示すように、セル領域の第１半導体層
１１ａの厚さが周辺領域の第２半導体層１１ｂの厚さよ
りも厚い。ここで、前記第１及び第２半導体層１１ａ、
１１ｂが形成されることでＳＯＩウェーハの構造が構成
される。特に、キャパシタは前記ＳＯＩウェーハの内部
に備えられた形状を持つため、前記キャパシタの形成に
よるセル領域と周辺領域の間の段差の増加は除去され
る。
【００１７】図８に示すように、離隔された一対のトレ
ンチ２３が第１半導体層１１ａ内に前記第１半導体層１
１ａの底面と接しない深さで形成され、その後、前記ト
レンチ２３内に酸化膜が埋め込まれることにより前記第
１半導体層１１ａで素子分離膜として機能する一対のト
レンチレーヤー２４が形成される。前記トレンチレーヤ
ー２４により限定された前記第１半導体層部分にセルト
ランジスタ４０ａが形成される。前記セルトランジスタ
４０ａは第１ゲート酸化膜２５ａを持つ第１ゲート電極
２６ａと、前記第１ゲート電極２６ａ両側の前記第１半
導体層部分内に各々形成された第１ソース及びドレイン
領域２７ａ、２８ａとを含む。前記第１ソース及びドレ
イン領域２７ａ、２８ａは前記第１半導体層１１ａの底
面、すなわち第１絶縁層１３と接する深さで形成され、
特に前記第１ソース領域２７ａはキャパシタ２０のスト
レージノード１５ａとコンタクトされるように形成され
る。ウェルピックアップ用不純物領域３０が前記セルト
ランジスタ４０ａの周囲の前記第１半導体層部分の表面
に所定導電型の不純物をドープすることにより形成され
る。
【００１８】駆動トランジスタ４０ｂが第２半導体層１
１ｂに前記セルトランジスタ４０ａの形成と同時に形成
される。前記駆動トランジスタ４０ｂは第２ゲート酸化
膜２５ｂを持つ第２ゲート電極２６ｂと、前記第２ゲー
ト電極２６ｂ両側の前記第２半導体層部分に形成された
第２ソース及びドレイン領域２７ｂ、２８ｂとを含む。
前記第２ソース及びドレイン領域２７ｂ、２８ｂは前記
第２半導体層１１ｂの底面すなわち第１絶縁層１３とコ
ンタクトされる深さで形成され、特に前記第２ソース領
域２７ｂと第２ドレイン領域２８ｂの間のチャンネル領
域２９ｂは前記第１ポリシリコン層１５とコンタクトさ
れる。第３コンタクトホール３１が前記第１ポリシリコ
ン層１５を露出させるように前記駆動トランジスタ４０
ｂの周囲の前記第２半導体層部分に前記第２半導体層１
１ｂと第１絶縁層１３をエッチングすることにより形成
され、ポリシリコン層または金属層と同じ導電物質から
なる導電層３２が前記第３コンタクトホール３１内に形
成される。
【００１９】前記の様な工程により形成された本発明の
半導体メモリ素子は、次に述べる優れた特性を持つ。ま
ず、セルトランジスタ４０ａはトレンチレーヤー２４の
下に第１半導体層１１ａが残留するようにすることで、
その動作時、ウェルピックアップ用不純物領域３０に所
定電圧を印加することにより本体電位の調節が可能とな
る。従って、セルトランジスタ４０ａのチャンネル領域
２９ａに電荷が蓄積されることが防止され、さらに前記
セルトランジスタ４０ａの安定した動作特性が得られ
る。
【００２０】続いて、駆動トランジスタ４０ｂはそのチ
ャンネル領域２９ｂが第１ポリシリコン層１５を通して
導電層３２と電気的に連結される。これにより、前記導
電層３２を接地端と連結させると、前記駆動トランジス
タ４０ｂの動作時、衝突イオン化によりチャンネル領域
２９ｂで生成された正孔が前記第１ポリシリコン層１５
と導電層３２を通して除去できる。よって、ドレイン電
流のキング現象は防止され、さらに駆動トランジスタ４
０ｂの安定した動作特性が得られる。
【００２１】また、キャパシタはＳＯＩウェーハの内部
に形成されるため、セル領域と周辺領域の間の段差が発
生せず、周辺領域での金属配線工程が容易に行われる。
【００２２】しかも、ＳＯＩウェーハに集積された素子
は単結晶シリコンウェーハに集積された素子に比べて接
合容量の減少による高速化が可能な利点があるため、向
上した動作速度が得られる。
【００２３】
【発明の効果】以上説明した様に、本発明は、ＳＯＩ技
術を用いると同時に、トランジスタでの浮動本体効果が
防止され、また、セル領域と周辺領域の間の段差が除去
できる。従って、セル領域及び周辺領域に形成されるト
ランジスタの安定した動作特性が得られ、前記周辺領域
での金属配線工程が容易に行われる。さらに高速化及び
低電力の特性を持つ半導体メモリ素子の製造が可能とな
る。
【００２４】尚、本発明は、本実施例に限られるもので
はない。本発明の趣旨から逸脱しない範囲内で多様に変
更実施することが可能である。
【図面の簡単な説明】
【図１】従来技術によりＳＯＩウェーハに形成されたト
ランジスタを示す断面図である。
【図２】本発明の実施例による半導体メモリ素子の製造
方法を説明するための工程断面図である。
【図３】図２の次の工程を示す工程断面図である。
【図４】図３の次の工程を示す工程断面図である。
【図５】図４の次の工程を示す工程断面図である。
【図６】図５の次の工程を示す工程断面図である。
【図７】図５の上下を反転させた状態からの後続工程を
示す工程断面図である。
【図８】図７の次の工程を示す工程断面図である。
【符号の説明】
１１ シリコン基板 １１ａ 第１半導体層 １１ｂ 第２半導体層 １２ａ 第１素子分離膜 １２ｂ 第２素子分離膜 １３ 第１絶縁層 １４ａ 第１コンタクトホール １４ｂ 第２コンタクトホール １５ ドープした第１ポリシリコン層 １５ａ ストレージノード １６ 第２絶縁層 １６ａ 誘電体層 １７ ドープした第２ポリシリコン層 １７ａ プレートノード ２０ キャパシタ ２１ 第３絶縁層 ２２ ベース基板 ２３ トレンチ ２４ トレンチレーヤー ２５ａ 第１ゲート酸化膜 ２５ｂ 第２ゲート酸化膜 ２６ａ 第１ゲート電極 ２６ｂ 第２ゲート電極 ２７ａ 第１ソース領域 ２７ｂ 第２ソース領域 ２８ａ 第１ドレイン領域 ２８ｂ 第２ドレイン領域 ２９ａ、２９ｂ チャンネル領域 ３０ ウェルピックアップ用不純物領域 ４０ａ セルトランジスタ ４０ｂ 駆動トランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６２６Ｂ

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 セル領域及び周辺領域を有する半導体
    層；前記半導体層の下に配置され、前記セル領域の半導
    体層と周辺領域の半導体層を各々露出させる第１及び第
    ２コンタクトホールを有する第１絶縁層；前記セル領域
    の半導体層に形成された第１素子分離膜；前記周辺領域
    に素子形成領域を限定するように、前記周辺領域の半導
    体層に形成された第２素子分離膜；前記セル領域の半導
    体層に素子形成領域を限定するように形成され、前記半
    導体層の下面と離隔されるように、前記第１素子分離膜
    間の半導体層に形成された一対のトレンチレーヤー；前
    記セル領域の前記トレンチレーヤー間の素子形成領域に
    形成され、前記セル領域の素子形成領域の半導体層の上
    部表面上に形成された第１ゲート酸化膜を有する第１ゲ
    ートと、前記第１ゲート両側のセル領域の素子形成領域
    内に形成された第１ソース及びドレイン領域と、前記第
    １ソース領域と第１ドレイン領域間の前記素子形成領域
    内に限定されたチャンネル領域とを含むセルトランジス
    タ；前記周辺領域の素子形成領域に形成され、前記周辺
    領域の前記素子形成領域の前記半導体層の上部表面上に
    形成された第２ゲート酸化膜を有する第２ゲートと、前
    記第２ゲート両側の前記周辺領域の素子形成領域内に形
    成された第２ソース及びドレイン領域と、前記第２ソー
    ス領域と第２ドレイン領域間の素子形成領域に限定され
    たチャンネル領域とを含む駆動トランジスタ；前記セル
    トランジスタの周囲の前記半導体層の上部表面に形成さ
    れたウェル−ピックアップ用不純物領域；前記セル領域
    の前記第１絶縁層上に形成され、前記第１コンタクトホ
    ールを介して前記セルトランジスタの第１ソース領域と
    コンタクトされるように前記第１絶縁層上に形成された
    ストレージノードと、前記ストレージノードの上部に形
    成された誘電体膜及びプレートノードとからなるキャパ
    シタ；前記周辺領域の前記第１絶縁層上に形成され、ド
    ープした第１ポリシリコン層、第２絶縁層及びドープし
    た第２ポリシリコン層を含み、前記ドープした第１ポリ
    シリコン層は前記第２コンタクトホールを介して前記駆
    動トランジスタのチャンネル領域とコンタクトされるダ
    ミーパターン；前記周辺領域の半導体層及び第１絶縁層
    に形成された第３コンタクトホール；前記ドープした第
    １ポリシリコン層とコンタクトされるように、前記第３
    コンタクトホール内に形成された導電層；前記セル領域
    のキャパシタのプレートノード及び周辺領域の前記ダミ
    ーパターンの前記ドープした第２ポリシリコン層上に形
    成された第３絶縁層；及び前記第３絶縁層上にボンディ
    ングされたベース基板を含むことを特徴とする半導体メ
    モリ素子。
  2. 【請求項２】 前記セル領域の半導体層が前記周辺領域
    の半導体層よりも厚いことを特徴とする請求項１記載の
    半導体メモリ素子。
  3. 【請求項３】 前記第１素子分離膜が前記第２素子分離
    膜よりも厚いことを特徴とする請求項１記載の半導体メ
    モリ素子。
  4. 【請求項４】 前記ベース基板は、シリコン基板、石英
    基板、ガラス基板、サファイア基板のうちで選択される
    一つであることを特徴とする請求項１記載の半導体メモ
    リ素子。
  5. 【請求項５】 セル領域及び周辺領域を含むシリコン基
    板を提供する段階；前記シリコン基板の一側表面の、セ
    ル領域に第１素子分離膜を形成し、周辺領域に第２素子
    分離膜を形成する段階；前記第１及び第２素子分離膜を
    含む前記シリコン基板の一側表面上に第１及び第２コン
    タクトホールを有する第１絶縁層を形成する段階；前記
    第１及び第２コンタクトホールが埋め込まれるように、
    前記第１絶縁層上にドープした第１ポリシリコン層を形
    成する段階；セル領域にはキャパシタのストレージノー
    ドが形成され、周辺領域にはドープした第１ポリシリコ
    ン層が残留するように、前記ドープした第１ポリシリコ
    ン層をパターニングする段階；前記セル領域のストレー
    ジノードを含む前記第１絶縁層の上部と周辺領域のドー
    プしたポリシリコン層の上部に、第２絶縁層とドープし
    た第２ポリシリコン層を順次形成する段階；セル領域に
    はキャパシタの誘電体膜及びプレートノードが形成さ
    れ、周辺領域には第２絶縁層及びドープした第２ポリシ
    リコン層が残留するように、前記第２絶縁層及びドープ
    した第２ポリシリコン層をパターニングする段階；セル
    領域の前記キャパシタを含む前記第１絶縁層の上部と周
    辺領域の前記ドープした第２ポリシリコン層の上部に第
    ３絶縁層を形成する段階；前記第３絶縁層上にベース基
    板をボンディングする段階；セル領域及び周辺領域に各
    々半導体層が形成されるように、前記第１及び第２素子
    分離膜が露出するまで前記シリコン基板の他側面を研磨
    する段階；前記第１絶縁層と離隔されるように、前記セ
    ル領域の前記半導体層に一対のトレンチレーヤーを形成
    する段階；前記トレンチレーヤー間のセル領域の半導体
    層に第１ゲート酸化膜を有する第１ゲートと、第１ゲー
    ト両側の第１ソース及びドレイン領域と、前記第１ソー
    ス及びドレイン領域間のチャンネル領域とを含み、前記
    第１ソース領域が前記キャパシタのストレージノードと
    コンタクトされるセルトランジスタ、及び前記周辺領域
    の半導体層に第２ゲート酸化膜を有する第２ゲートと、
    前記第２ゲート両側の第２ソース及びドレイン領域と、
    前記第２ソース及びドレイン領域間のチャンネル領域と
    を含み、前記チャンネル領域が前記ダミーパターンのド
    ープした第１ポリシリコン層とコンタクトされる駆動ト
    ランジスタを形成する段階；前記セルトランジスタの周
    囲の半導体層の他側表面にウェル−ピックアップ用不純
    物領域を形成する段階；及び前記ドープした第１ポリシ
    リコン層とコンタクトされるように、前記駆動トランジ
    スタの周囲の周辺領域の前記半導体層及び第１絶縁層に
    導電層を形成する段階を含むことを特徴とする半導体メ
    モリ素子の製造方法。
  6. 【請求項６】 前記セル領域の第１素子分離膜は前記周
    辺領域の第２素子分離膜よりも厚く形成されることを特
    徴とする請求項５記載の半導体メモリ素子の製造方法。
  7. 【請求項７】 前記第３絶縁層を形成する段階と、前記
    ベース基板をボンディングする段階との間に、前記第３
    絶縁層表面を平坦化する段階を更に含むことを特徴とす
    る請求項５記載の半導体メモリ素子の製造方法。
  8. 【請求項８】 前記第３絶縁層表面の平坦化は、化学的
    機械研磨工程にて行われることを特徴とする請求項７記
    載の半導体メモリ素子の製造方法。
  9. 【請求項９】 前記セル領域の半導体層が前記周辺領域
    の半導体層よりも厚いことを特徴とする請求項５記載の
    半導体メモリ素子の製造方法。
  10. 【請求項１０】 前記セルトランジスタと駆動トランジ
    スタのソース及びドレイン領域は前記第１絶縁層とコン
    タクトされる深さで形成されることを特徴とする請求項
    ５記載の半導体メモリ素子の製造方法。
  11. 【請求項１１】 前記導電層はポリシリコン層または金
    属層であることを特徴とする請求項５記載の半導体メモ
    リ素子の製造方法。
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