JP2979783B2 - 半導体記憶回路装置 - Google Patents
半導体記憶回路装置Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体記憶回路装置に関
し、特にメモリセルのデータを瞬時にクリアできるフラ
ッシュクリア（Ｆｌａｓｈ Ｃｌｅａｒ）機能を持った
半導体記憶回路装置に関する。
し、特にメモリセルのデータを瞬時にクリアできるフラ
ッシュクリア（Ｆｌａｓｈ Ｃｌｅａｒ）機能を持った
半導体記憶回路装置に関する。
【０００２】
【従来の技術】コンピュータを始めとする情報処理装置
は大きく分けて中央演算装置（ＣＰＵ）、主記憶装置
（メインメモリ）、キャッシュメモリにより構成されて
いる。この中でキャッシュメモリは使用頻度の高いデー
タをメインメモリより呼び出してあらかじめ蓄えてお
き、ＣＰＵとのデータのやりとりを高速化する役目をも
っている。このキャッシュメモリの使用法が情報処理装
置の高機能化の上で重要となってきている。近年情報処
理装置においては並列処理機能、多重処理機能など高機
能化が進んでいるが、データ処理動作（タスク）の多様
化によりキャッシュメモリにおいても古いタスクでのデ
ータ内容を瞬時にクリアして新しいタスクに備える必要
が生じてきている。
は大きく分けて中央演算装置（ＣＰＵ）、主記憶装置
（メインメモリ）、キャッシュメモリにより構成されて
いる。この中でキャッシュメモリは使用頻度の高いデー
タをメインメモリより呼び出してあらかじめ蓄えてお
き、ＣＰＵとのデータのやりとりを高速化する役目をも
っている。このキャッシュメモリの使用法が情報処理装
置の高機能化の上で重要となってきている。近年情報処
理装置においては並列処理機能、多重処理機能など高機
能化が進んでいるが、データ処理動作（タスク）の多様
化によりキャッシュメモリにおいても古いタスクでのデ
ータ内容を瞬時にクリアして新しいタスクに備える必要
が生じてきている。
【０００３】
【発明が解決しようとする課題】上述した従来のキュッ
シュメモリではタスク変更によるキャッシュメモリのク
リア動作をする場合、通常のセル選択、データ書込みが
セル毎にシーケンシャルに実行されるため、クリア時間
が大きくなっていた。例えば、アドレスアクセスタイム
１０ｎＳ、書込みパルス幅１０ｎＳの性能を持つ１６Ｋ
ビットのメモリの場合、全ビットのクリアを完了するの
に１０μＳ（１０×１０-6秒）以上の時間がかかり、シ
ステムの高性能化に障害となっていた。
シュメモリではタスク変更によるキャッシュメモリのク
リア動作をする場合、通常のセル選択、データ書込みが
セル毎にシーケンシャルに実行されるため、クリア時間
が大きくなっていた。例えば、アドレスアクセスタイム
１０ｎＳ、書込みパルス幅１０ｎＳの性能を持つ１６Ｋ
ビットのメモリの場合、全ビットのクリアを完了するの
に１０μＳ（１０×１０-6秒）以上の時間がかかり、シ
ステムの高性能化に障害となっていた。
【０００４】本発明の目的は、古いタスクでのデータ内
容を瞬時にクリアして新しいタスクに備えることが出来
るキャッシュメモリを提供することにある。
容を瞬時にクリアして新しいタスクに備えることが出来
るキャッシュメモリを提供することにある。
【０００５】
【課題を解決するための手段】本発明の半導体記憶回路
装置は、第１および第２の縦型バイポーラトランジスタ
のコレクタ領域とベース領域とを相互にたすきがけに接
続してなるフリップフロップ回路と、前記第１の縦型バ
イポーラトランジスタに結合する負荷トランジスタとな
る第１の横型バイポーラトランジスタと、前記第２の縦
型バイポーラトランジスタに結合する負荷トランジスタ
となる第２の横型バイポーラトランジスタとを有し、第
１導電型の半導体基体上の第２導電型の半導体層にこれ
らのバイポーラトランジスタを形成し、前記半導体層の
表面から内部に形成された第１導電型の第１および第２
の不純物領域をそれぞれ前記第１および第２の横型バイ
ポーラトランジスタのエミッタ領域とした半導体記憶回
路装置において、前記第１の不純物領域と前記半導体層
と前記半導体基体とからなり前記第１の横型バイポーラ
トランジスタに寄生する寄生縦型バイポーラトランジス
タの電流利得を、前記第２の不純物領域と前記半導体層
と前記半導体基体とからなり前記第２の横型バイポーラ
トランジスタに寄生する寄生縦型バイポーラトランジス
タの電流利得よりも大きくして構成されている。
装置は、第１および第２の縦型バイポーラトランジスタ
のコレクタ領域とベース領域とを相互にたすきがけに接
続してなるフリップフロップ回路と、前記第１の縦型バ
イポーラトランジスタに結合する負荷トランジスタとな
る第１の横型バイポーラトランジスタと、前記第２の縦
型バイポーラトランジスタに結合する負荷トランジスタ
となる第２の横型バイポーラトランジスタとを有し、第
１導電型の半導体基体上の第２導電型の半導体層にこれ
らのバイポーラトランジスタを形成し、前記半導体層の
表面から内部に形成された第１導電型の第１および第２
の不純物領域をそれぞれ前記第１および第２の横型バイ
ポーラトランジスタのエミッタ領域とした半導体記憶回
路装置において、前記第１の不純物領域と前記半導体層
と前記半導体基体とからなり前記第１の横型バイポーラ
トランジスタに寄生する寄生縦型バイポーラトランジス
タの電流利得を、前記第２の不純物領域と前記半導体層
と前記半導体基体とからなり前記第２の横型バイポーラ
トランジスタに寄生する寄生縦型バイポーラトランジス
タの電流利得よりも大きくして構成されている。
【０００６】また前記第２導電型の半導体層で前記第１
および第２の縦型バイポーラトランジスタのコレクタ領
域および前記第１および第２の横型バイポーラトランジ
スタのベースを形成し、前記半導体層の表面から内部に
形成された第１導電型の第３０不純物領域を前記第１の
縦型バイポーラトランジスタのベース領域および第１の
横型バイポーラトランジスタのコレクタ領域とし、前記
半導体層の表面から内部に形成された第１導電型の第４
の不純物領域を前記第２の縦型バイポーラトランジスタ
のベース領域および第２の横型バイポーラトランジスタ
のコレクタ領域として構成してもよい。
および第２の縦型バイポーラトランジスタのコレクタ領
域および前記第１および第２の横型バイポーラトランジ
スタのベースを形成し、前記半導体層の表面から内部に
形成された第１導電型の第３０不純物領域を前記第１の
縦型バイポーラトランジスタのベース領域および第１の
横型バイポーラトランジスタのコレクタ領域とし、前記
半導体層の表面から内部に形成された第１導電型の第４
の不純物領域を前記第２の縦型バイポーラトランジスタ
のベース領域および第２の横型バイポーラトランジスタ
のコレクタ領域として構成してもよい。
【０００７】また前記第１および第２の縦型バイポーラ
トランジスタをＮＰＮ型バイポーラトランジスタで、前
記第１および第２の横型バイポーラトランジスタをＰＮ
Ｐ型バイポーラトランジスタでそれぞれ構成してもよ
い。
トランジスタをＮＰＮ型バイポーラトランジスタで、前
記第１および第２の横型バイポーラトランジスタをＰＮ
Ｐ型バイポーラトランジスタでそれぞれ構成してもよ
い。
【０００８】また前記第２の横型バイポーラトランジス
タの前記第２の不純物領域の下部には第２導電型低抵抗
埋込層が延在し、前記第１の横型バイポーラトランジス
タの前記第１の不純物領域の下部には第２導電型低抵抗
埋込層が延在しない構成でもよい。
タの前記第２の不純物領域の下部には第２導電型低抵抗
埋込層が延在し、前記第１の横型バイポーラトランジス
タの前記第１の不純物領域の下部には第２導電型低抵抗
埋込層が延在しない構成でもよい。
【０００９】また前記第１の横型バイポーラトランジス
タの前記第１の不純物領域の深さが前記第２の横型バイ
ポーラトランジスタの前記第２の不純物領域の深さより
も深く形成されて構成されてもよい。
タの前記第１の不純物領域の深さが前記第２の横型バイ
ポーラトランジスタの前記第２の不純物領域の深さより
も深く形成されて構成されてもよい。
【００１０】また前記第１の横型バイポーラトランジス
タの前記第１の不純物領域および前記第２の横型バイポ
ーラトランジスタの前記第２の不純物領域の下部に第２
導電型低抵抗埋込層が延在し、前記第１の横型バイポー
ラトランジスタの前記第１の不純物領域の深さが前記第
２の横型バイポーラトランジスタの前記第２の不純物領
域の深さよりも深く形成されて構成されてもよい。
タの前記第１の不純物領域および前記第２の横型バイポ
ーラトランジスタの前記第２の不純物領域の下部に第２
導電型低抵抗埋込層が延在し、前記第１の横型バイポー
ラトランジスタの前記第１の不純物領域の深さが前記第
２の横型バイポーラトランジスタの前記第２の不純物領
域の深さよりも深く形成されて構成されてもよい。
【００１１】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１２】図１は本発明の第一の実施例の半導体記憶
回路装置の主要部、すなわち、メモリセルを構成するフ
リップフロップ回路の第１の縦型ＮＰＮトランジスタと
第１の横型ＰＮＰ負荷トランジスタの断面図である。図
２は図１と対をなす第２の縦型ＮＰＮトランジスタと第
２の横型ＰＮＰ負荷トランジスタの断面図である。
回路装置の主要部、すなわち、メモリセルを構成するフ
リップフロップ回路の第１の縦型ＮＰＮトランジスタと
第１の横型ＰＮＰ負荷トランジスタの断面図である。図
２は図１と対をなす第２の縦型ＮＰＮトランジスタと第
２の横型ＰＮＰ負荷トランジスタの断面図である。
【００１３】図１ではＰ型拡散層１３とＮ型エピタキシ
ャル層１４とＰ型拡散層１５とで第１の横型ＰＮＰ負荷
トランジスタＱP1のエミッタ、ベース、コレクタがそれ
ぞれ形成され、Ｎ型拡散層１６，１７とＰ型拡散層１５
とＮ型エピタキシャル層１４とで第１の縦型ＮＰＮトラ
ンジスタＱN1のエミッタ、ベース、コレクタがそれぞれ
形成されている。第１の縦型ＮＰＮトランジスタＱN1が
形成される領域下にあるＰ型基板１１の上面部分にはＮ
型低抵抗埋込層１２が設けられているが、第１の横型Ｐ
ＮＰ負荷トランジスタＱP1のエミッタが形成されるＰ型
拡散層１３の直下まではこの埋込層１２が延在していな
い。この横型ＰＮＰ負荷トランジスタＱP1と縦型ＮＰＮ
トランジスタＱN1とでメモリセルの片側を構成する。
ャル層１４とＰ型拡散層１５とで第１の横型ＰＮＰ負荷
トランジスタＱP1のエミッタ、ベース、コレクタがそれ
ぞれ形成され、Ｎ型拡散層１６，１７とＰ型拡散層１５
とＮ型エピタキシャル層１４とで第１の縦型ＮＰＮトラ
ンジスタＱN1のエミッタ、ベース、コレクタがそれぞれ
形成されている。第１の縦型ＮＰＮトランジスタＱN1が
形成される領域下にあるＰ型基板１１の上面部分にはＮ
型低抵抗埋込層１２が設けられているが、第１の横型Ｐ
ＮＰ負荷トランジスタＱP1のエミッタが形成されるＰ型
拡散層１３の直下まではこの埋込層１２が延在していな
い。この横型ＰＮＰ負荷トランジスタＱP1と縦型ＮＰＮ
トランジスタＱN1とでメモリセルの片側を構成する。
【００１４】図２ではＰ型拡散層２３とＮ型エピタキシ
ャル層２４とＰ型拡散層２５とで第２の横型ＰＮＰ負荷
トランジスタＱP2のエミッタ、ベース、コレクタがそれ
ぞれ形成され、Ｎ型拡散層２６，２７とＰ型拡散層２５
とＮ型エピタキシャル層２４とで第２の縦型ＮＰＮトラ
ンジスタＱN2のエミッタ、ベース、コレクタがそれぞれ
形成されている。Ｐ型基板２１上には、第２の縦型ＮＰ
ＮトランジスタＱN2が形成される領域下から第２の横型
ＰＮＰ負荷トランジスタＱP2が形成される領域に延在し
てＮ型低抵抗埋込層２２が設けられている。この横型Ｐ
ＮＰ負荷トランジスタＱP2と縦型ＮＰＮトランジスタＱ
N2とでメモリセルのもう一方の片側を構成する。
ャル層２４とＰ型拡散層２５とで第２の横型ＰＮＰ負荷
トランジスタＱP2のエミッタ、ベース、コレクタがそれ
ぞれ形成され、Ｎ型拡散層２６，２７とＰ型拡散層２５
とＮ型エピタキシャル層２４とで第２の縦型ＮＰＮトラ
ンジスタＱN2のエミッタ、ベース、コレクタがそれぞれ
形成されている。Ｐ型基板２１上には、第２の縦型ＮＰ
ＮトランジスタＱN2が形成される領域下から第２の横型
ＰＮＰ負荷トランジスタＱP2が形成される領域に延在し
てＮ型低抵抗埋込層２２が設けられている。この横型Ｐ
ＮＰ負荷トランジスタＱP2と縦型ＮＰＮトランジスタＱ
N2とでメモリセルのもう一方の片側を構成する。
【００１５】このメモリセルにおいて、図１ではＰ型拡
散層１３、Ｎ型エピタキシャ層１４、Ｐ型基板１１をそ
れぞれエミッタ、ベース、コレクタとなす寄生の縦型Ｐ
ＮＰトランジスタＱP3が形成され、図２ではＰ型拡散層
２３、Ｎ型エピタキシャル層２４、Ｐ型基板２１をそれ
ぞれエミッタ、ベース、コレクタとなす寄生の縦型ＰＮ
ＰトランジスタＱP4が形成される。第１の横型ＰＮＰ負
荷トランジスタＱP1に寄生する縦型ＰＮＰトランジスタ
ＱP3の電流利得は、第１の横型ＰＮＰ負荷トランジスタ
ＱP1のＰ型拡散層１３の直下にＮ型低抵抗埋込層１２が
存在しないから、第２の横型ＰＮＰ負荷トランジスタＱ
P2に寄生する縦型ＰＮＰトランジスタＱP4の電流利得よ
り大きくなる。
散層１３、Ｎ型エピタキシャ層１４、Ｐ型基板１１をそ
れぞれエミッタ、ベース、コレクタとなす寄生の縦型Ｐ
ＮＰトランジスタＱP3が形成され、図２ではＰ型拡散層
２３、Ｎ型エピタキシャル層２４、Ｐ型基板２１をそれ
ぞれエミッタ、ベース、コレクタとなす寄生の縦型ＰＮ
ＰトランジスタＱP4が形成される。第１の横型ＰＮＰ負
荷トランジスタＱP1に寄生する縦型ＰＮＰトランジスタ
ＱP3の電流利得は、第１の横型ＰＮＰ負荷トランジスタ
ＱP1のＰ型拡散層１３の直下にＮ型低抵抗埋込層１２が
存在しないから、第２の横型ＰＮＰ負荷トランジスタＱ
P2に寄生する縦型ＰＮＰトランジスタＱP4の電流利得よ
り大きくなる。
【００１６】本発明によるフラッシュクリア機能を持つ
ランダムアクセスメモリの回路結線図である図３と、こ
の図３の回路の主要部における電流・電圧状態を示す図
４とを参照して本発明の実施例の動作を説明する。
ランダムアクセスメモリの回路結線図である図３と、こ
の図３の回路の主要部における電流・電圧状態を示す図
４とを参照して本発明の実施例の動作を説明する。
【００１７】この実施例において、メモリのフラッシュ
クリア制御回路は電流切換型回路で構成される。トラン
ジスタＱ3 のベースはフラッシュクリア制御端子ＶC と
抵抗Ｒを介して最低電位（ＶＥＥ）とに接続されてい
る。トランジスタＱ4 のベースはリファレンス電位ＶR
に接続されトランジスタＱ4 のコレクタはワードボトム
線（ＷＢ0 〜ＷＢl ）に接続されいる。この電流切換型
回路には定電流ＩＥＥが流れる。
クリア制御回路は電流切換型回路で構成される。トラン
ジスタＱ3 のベースはフラッシュクリア制御端子ＶC と
抵抗Ｒを介して最低電位（ＶＥＥ）とに接続されてい
る。トランジスタＱ4 のベースはリファレンス電位ＶR
に接続されトランジスタＱ4 のコレクタはワードボトム
線（ＷＢ0 〜ＷＢl ）に接続されいる。この電流切換型
回路には定電流ＩＥＥが流れる。
【００１８】通常のメモリのホールド状態においてはフ
ラッシュクリア制御端子ＶC はオープン状態である。ト
ランジスタＱ3 のベースは抵抗Ｒを介して最低電位（Ｖ
ＥＥ）に接続され、トランジスタＱ4 のベースはリファ
レンス電位ＶR に接続されているため、トランジスタＱ
3 はオフしトランジスタＱ4 がオンする。したがってワ
ードボトム線（ＷＢ0 〜ＷＢl ）を介してホールド電流
ＩH の（ｌ＋１）×（ｍ＋１）倍の電流が流れ、メモリ
セルＭＣに書込まれたデータをホールドする。
ラッシュクリア制御端子ＶC はオープン状態である。ト
ランジスタＱ3 のベースは抵抗Ｒを介して最低電位（Ｖ
ＥＥ）に接続され、トランジスタＱ4 のベースはリファ
レンス電位ＶR に接続されているため、トランジスタＱ
3 はオフしトランジスタＱ4 がオンする。したがってワ
ードボトム線（ＷＢ0 〜ＷＢl ）を介してホールド電流
ＩH の（ｌ＋１）×（ｍ＋１）倍の電流が流れ、メモリ
セルＭＣに書込まれたデータをホールドする。
【００１９】次にフラッシュクリアを行うには、フラッ
シュクリア制御端子ＶC を高レベル（たとえば−０．８
Ｖ）にする。それに応答して、トランジスタＱ3 がオ
ン、トランジスタＱ4 がオフし、ホールド電流ＩH は遮
断される。これによりメモリセルＭＣの書込み情報が不
明確になる。すなわちフリップフロップ回路を構成する
対トランジスタが両方ともオンとオフの中間状態を示
す。
シュクリア制御端子ＶC を高レベル（たとえば−０．８
Ｖ）にする。それに応答して、トランジスタＱ3 がオ
ン、トランジスタＱ4 がオフし、ホールド電流ＩH は遮
断される。これによりメモリセルＭＣの書込み情報が不
明確になる。すなわちフリップフロップ回路を構成する
対トランジスタが両方ともオンとオフの中間状態を示
す。
【００２０】フラシュクリア前のメモリセルＭＣの状態
が第１の縦型ＮＰＮトランジスタＱN1がオフで第２の縦
型ＮＰＮトランジスタＱN2がオンの場合、フラシュクリ
アにより両トランジスタが中間状態になるが、第１の横
型ＰＮＰ負荷トランジスタＱP1に寄生する縦型ＰＮＰト
ランジスタＱP3のゲインが第２の横型ＰＮＰ負荷トラン
ジスタＱP2に寄生する縦型トランジスタＱP4のゲイン大
きいため第１の横型ＰＮＰ負荷トランジスタＱP1のエミ
ッタ電流、ひいては第２の縦型ＮＰＮトランジスタＱN2
を流れるベースおよびコレクタ電流が減少することにな
る。
が第１の縦型ＮＰＮトランジスタＱN1がオフで第２の縦
型ＮＰＮトランジスタＱN2がオンの場合、フラシュクリ
アにより両トランジスタが中間状態になるが、第１の横
型ＰＮＰ負荷トランジスタＱP1に寄生する縦型ＰＮＰト
ランジスタＱP3のゲインが第２の横型ＰＮＰ負荷トラン
ジスタＱP2に寄生する縦型トランジスタＱP4のゲイン大
きいため第１の横型ＰＮＰ負荷トランジスタＱP1のエミ
ッタ電流、ひいては第２の縦型ＮＰＮトランジスタＱN2
を流れるベースおよびコレクタ電流が減少することにな
る。
【００２１】この状態では第２の縦型ＮＰＮトランジス
タＱN2はオンからオフへ傾き第１の縦型ＮＰＮトランジ
スタＱN1はオフからオンへ傾くことになり、その後フラ
ッシュクリア制御端子ＶC をオープンに戻すとトランジ
スタＱ4 がオンをしてホールド電流ＩH を安定に流し第
１の縦型ＮＰＮトランジスタＱN1がオン、第２の縦型Ｎ
ＰＮトランジスタＱN2がオフの安定状態が得られる。こ
れによって、全セルが同時にフラッシュクリア（たとえ
ば０レベルの同一データ）されたことになる。
タＱN2はオンからオフへ傾き第１の縦型ＮＰＮトランジ
スタＱN1はオフからオンへ傾くことになり、その後フラ
ッシュクリア制御端子ＶC をオープンに戻すとトランジ
スタＱ4 がオンをしてホールド電流ＩH を安定に流し第
１の縦型ＮＰＮトランジスタＱN1がオン、第２の縦型Ｎ
ＰＮトランジスタＱN2がオフの安定状態が得られる。こ
れによって、全セルが同時にフラッシュクリア（たとえ
ば０レベルの同一データ）されたことになる。
【００２２】図４はフラッシュクリア制御端子ＶC とホ
ールド電流ＩH およびメモリセルの状態を示したタイミ
ングチャートである。フラッシュクリア制御端子ＶC に
入力信号が入ったあとホールド電流ＩH が遮断され、メ
モリセルは中間レベルを示すが負荷トランジスタの不均
衡により０レベルへと傾きかける。その後ホールド電流
ＩH が再び流れメモリセルの状態は急速に０レベルへと
移行する。
ールド電流ＩH およびメモリセルの状態を示したタイミ
ングチャートである。フラッシュクリア制御端子ＶC に
入力信号が入ったあとホールド電流ＩH が遮断され、メ
モリセルは中間レベルを示すが負荷トランジスタの不均
衡により０レベルへと傾きかける。その後ホールド電流
ＩH が再び流れメモリセルの状態は急速に０レベルへと
移行する。
【００２３】上述の第一の実施例ではフラッシュクリア
制御回路のトランジスタＱ4 のコレクタ端子に全ワード
ボトム線（ＷＢ0 〜ＷＢl ）を共通に接続しているが、
フラッシュクリア制御回路を複数個用いワードボトム毎
にトランジスタＱ4 のコレクタに接続するグループに分
けてもよい。
制御回路のトランジスタＱ4 のコレクタ端子に全ワード
ボトム線（ＷＢ0 〜ＷＢl ）を共通に接続しているが、
フラッシュクリア制御回路を複数個用いワードボトム毎
にトランジスタＱ4 のコレクタに接続するグループに分
けてもよい。
【００２４】また、図１においては酸化膜絶縁層１８に
より、図２においては酸化膜絶縁層２８により複数のメ
モリセル間で電気的な絶縁がなされる。図３のように、
ワード線を（ｌ＋１）本のワードトップ線（ＷＴ0 〜Ｗ
Ｔl ）と（ｌ＋１）本のワードボトム線（ＷＢ0 〜ＷＢ
l ）とし、ディジット線（Ｄ0 〜Ｄm ）を（ｍ＋１）本
として（ｌ＋１）×（ｍ＋１）のアレー状にキャッシュ
メモリを構成できる。
より、図２においては酸化膜絶縁層２８により複数のメ
モリセル間で電気的な絶縁がなされる。図３のように、
ワード線を（ｌ＋１）本のワードトップ線（ＷＴ0 〜Ｗ
Ｔl ）と（ｌ＋１）本のワードボトム線（ＷＢ0 〜ＷＢ
l ）とし、ディジット線（Ｄ0 〜Ｄm ）を（ｍ＋１）本
として（ｌ＋１）×（ｍ＋１）のアレー状にキャッシュ
メモリを構成できる。
【００２５】図５は本発明の第二の実施例の半導体記憶
回路装置の主要部、すなわち、メモリセルを構成するフ
リップフロップ回路の第１の縦型ＮＰＮトランジスタと
第１の横型ＰＮＰ負荷トランジスタの断面図である。図
５に示した主要部と対をなす第２の縦型ＮＰＮトランジ
スタと第２の横型ＰＮＰ負荷トランジスタは図２に示し
た第一の実施例の場合と同じに構成する。
回路装置の主要部、すなわち、メモリセルを構成するフ
リップフロップ回路の第１の縦型ＮＰＮトランジスタと
第１の横型ＰＮＰ負荷トランジスタの断面図である。図
５に示した主要部と対をなす第２の縦型ＮＰＮトランジ
スタと第２の横型ＰＮＰ負荷トランジスタは図２に示し
た第一の実施例の場合と同じに構成する。
【００２６】図５に示したとおり、本発明の第二の実施
例ではＰ型拡散層５３とＮ型エピタキシャル層５４とＰ
型拡散層５５とで第１の横型ＰＮＰ負荷トランジスタＱ
P1のエミッタ、ベース、コレクタがそれぞれ形成され、
Ｎ型拡散層５６，５７とＰ型拡散層５５とＮ型エピタキ
シャル層５４とで第１の縦型ＮＰＮトランジスタＱN1の
エミッタ、ベース、コレクタがそれぞれ形成されてい
る。Ｐ型基板５１上には、第１の縦型ＮＰＮトランジス
タＱN1が形成される領域下にＮ型低抵抗埋込層５２が設
けられているが、第１の横型ＰＮＰ負荷トランジスタＱ
P1のエミッタが形成されるＰ型拡散層５３の直下までは
この埋込層５２が延在していない。さらに第１の横型Ｐ
ＮＰ負荷トランジスタＱP1のエミッタをなすＰ型拡散層
５３の深さ（図５参照）を、対をなす第２の横型ＰＮＰ
負荷トランジスタＱP2のエミッタをなすＰ型拡散層２３
の深さ（図２参照）より深く形成する。この横型ＰＮＰ
負荷トランジスタＱP1と縦型ＮＰＮトランジスタＱN1と
でメモリセルの片側を構成する。メモリセルのもう一方
の片側は、上述のとおり、図２に示した構成の横型ＰＮ
Ｐ負荷トランジスタＱP2と縦型ＮＰＮトランジスタＱN2
とで構成する。
例ではＰ型拡散層５３とＮ型エピタキシャル層５４とＰ
型拡散層５５とで第１の横型ＰＮＰ負荷トランジスタＱ
P1のエミッタ、ベース、コレクタがそれぞれ形成され、
Ｎ型拡散層５６，５７とＰ型拡散層５５とＮ型エピタキ
シャル層５４とで第１の縦型ＮＰＮトランジスタＱN1の
エミッタ、ベース、コレクタがそれぞれ形成されてい
る。Ｐ型基板５１上には、第１の縦型ＮＰＮトランジス
タＱN1が形成される領域下にＮ型低抵抗埋込層５２が設
けられているが、第１の横型ＰＮＰ負荷トランジスタＱ
P1のエミッタが形成されるＰ型拡散層５３の直下までは
この埋込層５２が延在していない。さらに第１の横型Ｐ
ＮＰ負荷トランジスタＱP1のエミッタをなすＰ型拡散層
５３の深さ（図５参照）を、対をなす第２の横型ＰＮＰ
負荷トランジスタＱP2のエミッタをなすＰ型拡散層２３
の深さ（図２参照）より深く形成する。この横型ＰＮＰ
負荷トランジスタＱP1と縦型ＮＰＮトランジスタＱN1と
でメモリセルの片側を構成する。メモリセルのもう一方
の片側は、上述のとおり、図２に示した構成の横型ＰＮ
Ｐ負荷トランジスタＱP2と縦型ＮＰＮトランジスタＱN2
とで構成する。
【００２７】このメモリセルにおいて、Ｐ型拡散層５
３、Ｎ型エピタキシャ層５４、Ｐ型基板５１をそれぞれ
エミッタ、ベース、コレクタとなす寄生の縦型ＰＮＰト
ランジスタＱP3が形成され（図５参照）、Ｐ型拡散層２
３、Ｎ型エピタキシャル層２４、Ｐ型基板２１をそれぞ
れエミッタ、ベース、コレクタとなす寄生の縦型ＰＮＰ
トランジスタＱP4が形成される（図２参照）。
３、Ｎ型エピタキシャ層５４、Ｐ型基板５１をそれぞれ
エミッタ、ベース、コレクタとなす寄生の縦型ＰＮＰト
ランジスタＱP3が形成され（図５参照）、Ｐ型拡散層２
３、Ｎ型エピタキシャル層２４、Ｐ型基板２１をそれぞ
れエミッタ、ベース、コレクタとなす寄生の縦型ＰＮＰ
トランジスタＱP4が形成される（図２参照）。
【００２８】図５に示されるとおり、第１の横型ＰＮＰ
負荷トランジスタＱP1のＰ型拡散層５３の直下にはＮ型
低抵抗埋込層５２が存在しない。一方、図２に示される
とおり、Ｐ型拡散層２３の直下にＮ型低抵抗埋込層２２
が存在し、さらに第１の横型ＰＮＰ負荷トランジスタＱ
P1のエミッタをなすＰ型拡散層５３の深さを、対をなす
第２の横型ＰＮＰ負荷トランジスタＱP2のエミッタをな
すＰ型拡散層２３の深さより深く形成するため、第１の
横型ＰＮＰ負荷トランジスタＱP1に寄生する縦型ＰＮＰ
トランジスタＱP3の電流利得は、第２の横型ＰＮＰ負荷
トランジスタＱP2に寄生する縦型ＰＮＰトランジスタＱ
P4の電流利得より大きくなる。
負荷トランジスタＱP1のＰ型拡散層５３の直下にはＮ型
低抵抗埋込層５２が存在しない。一方、図２に示される
とおり、Ｐ型拡散層２３の直下にＮ型低抵抗埋込層２２
が存在し、さらに第１の横型ＰＮＰ負荷トランジスタＱ
P1のエミッタをなすＰ型拡散層５３の深さを、対をなす
第２の横型ＰＮＰ負荷トランジスタＱP2のエミッタをな
すＰ型拡散層２３の深さより深く形成するため、第１の
横型ＰＮＰ負荷トランジスタＱP1に寄生する縦型ＰＮＰ
トランジスタＱP3の電流利得は、第２の横型ＰＮＰ負荷
トランジスタＱP2に寄生する縦型ＰＮＰトランジスタＱ
P4の電流利得より大きくなる。
【００２９】図６は本発明の第三の実施例の半導体記憶
回路装置の主要部、すなわち、メモリセルを構成するフ
リップフロップ回路の第１の縦型ＮＰＮトランジスタと
第１の横型ＰＮＰ負荷トランジスタの断面図である。図
６に示した主要部と対をなす第２の縦型ＮＰＮトランジ
スタと第２の横型ＰＮＰ負荷トランジスタを図２に示し
た第一の実施例の場合と同じに構成する。
回路装置の主要部、すなわち、メモリセルを構成するフ
リップフロップ回路の第１の縦型ＮＰＮトランジスタと
第１の横型ＰＮＰ負荷トランジスタの断面図である。図
６に示した主要部と対をなす第２の縦型ＮＰＮトランジ
スタと第２の横型ＰＮＰ負荷トランジスタを図２に示し
た第一の実施例の場合と同じに構成する。
【００３０】図６に示したとおり、本発明の第三の実施
例ではＰ型拡散層６３とＮ型エピタキシャル層６４とＰ
型拡散層６５とで第１の横型ＰＮＰ負荷トランジスタＱ
P1のエミッタ、ベース、コレクタがそれぞれ形成され、
Ｎ型拡散層６６，６７とＰ型拡散層６５とＮ型エピタキ
シャル層６４とで第１の縦型ＮＰＮトランジスタＱN1の
エミッタ、ベース、コレクタがそれぞれ形成されてい
る。Ｐ型基板６１上には、第１の縦型ＮＰＮトランジス
タＱN1が形成される領域下から第１の横型ＰＮＰ負荷ト
ランジスタＱP1が形成される領域に延在してＮ型低抵抗
埋込層６２が設けられている。
例ではＰ型拡散層６３とＮ型エピタキシャル層６４とＰ
型拡散層６５とで第１の横型ＰＮＰ負荷トランジスタＱ
P1のエミッタ、ベース、コレクタがそれぞれ形成され、
Ｎ型拡散層６６，６７とＰ型拡散層６５とＮ型エピタキ
シャル層６４とで第１の縦型ＮＰＮトランジスタＱN1の
エミッタ、ベース、コレクタがそれぞれ形成されてい
る。Ｐ型基板６１上には、第１の縦型ＮＰＮトランジス
タＱN1が形成される領域下から第１の横型ＰＮＰ負荷ト
ランジスタＱP1が形成される領域に延在してＮ型低抵抗
埋込層６２が設けられている。
【００３１】さらに第１の横型ＰＮＰ負荷トランジスタ
ＱP1のエミッタをなすＰ型拡散層６３の深さ（図６参
照）を、対をなす第２の横型ＰＮＰ負荷トランジスタＱ
P2のエミッタをなすＰ型拡散層２３の深さ（図２参照）
より深く形成する。この横型ＰＮＰ負荷トランジスタＱ
P1と縦型ＮＰＮトランジスタＱN1とでメモリセルの片側
を構成する。メモリセルのもう一方の片側は、上述のと
おり、図２に示した構成の横型ＰＮＰ負荷トランジスタ
ＱP2と縦型ＮＰＮトランジスタＱN2とで構成する。
ＱP1のエミッタをなすＰ型拡散層６３の深さ（図６参
照）を、対をなす第２の横型ＰＮＰ負荷トランジスタＱ
P2のエミッタをなすＰ型拡散層２３の深さ（図２参照）
より深く形成する。この横型ＰＮＰ負荷トランジスタＱ
P1と縦型ＮＰＮトランジスタＱN1とでメモリセルの片側
を構成する。メモリセルのもう一方の片側は、上述のと
おり、図２に示した構成の横型ＰＮＰ負荷トランジスタ
ＱP2と縦型ＮＰＮトランジスタＱN2とで構成する。
【００３２】このメモリセルにおいて、Ｐ型拡散層６
３、Ｎ型エピタキシャ層６４、Ｐ型基板６１をそれぞれ
エミッタ、ベース、コレクタとなす寄生の縦型ＰＮＰト
ランジスタＱP3が形成され（図６参照）、Ｐ型拡散層２
３、Ｎ型エピタキシャル層２４、Ｐ型基板２１をそれぞ
れエミッタ、ベース、コレクタとなす寄生の縦型ＰＮＰ
トランジスタＱP4が形成される（図２参照）。
３、Ｎ型エピタキシャ層６４、Ｐ型基板６１をそれぞれ
エミッタ、ベース、コレクタとなす寄生の縦型ＰＮＰト
ランジスタＱP3が形成され（図６参照）、Ｐ型拡散層２
３、Ｎ型エピタキシャル層２４、Ｐ型基板２１をそれぞ
れエミッタ、ベース、コレクタとなす寄生の縦型ＰＮＰ
トランジスタＱP4が形成される（図２参照）。
【００３３】第１の横型ＰＮＰ負荷トランジスタＱP1の
エミッタをなすＰ型拡散層６３の深さを（図６参照）、
対をなす第２の横型ＰＮＰ負荷トランジスタＱP2のエミ
ッタをなすＰ型拡散層２３の深さより深く形成するため
（図２参照）、第１の横型ＰＮＰ負荷トランジスタＱP1
に寄生する縦型ＰＮＰトランジスタＱP3の電流利得は、
第２の横型ＰＮＰ負荷トランジスタＱP2に寄生する縦型
ＰＮＰトランジスタＱP4の電流利得より大きくなる。
エミッタをなすＰ型拡散層６３の深さを（図６参照）、
対をなす第２の横型ＰＮＰ負荷トランジスタＱP2のエミ
ッタをなすＰ型拡散層２３の深さより深く形成するため
（図２参照）、第１の横型ＰＮＰ負荷トランジスタＱP1
に寄生する縦型ＰＮＰトランジスタＱP3の電流利得は、
第２の横型ＰＮＰ負荷トランジスタＱP2に寄生する縦型
ＰＮＰトランジスタＱP4の電流利得より大きくなる。
【００３４】以上本発明の第二および第三の実施例を説
明したが、これらの実施例の動作は本発明の第一の実施
例と同様であるので説明を省略する。
明したが、これらの実施例の動作は本発明の第一の実施
例と同様であるので説明を省略する。
【００３５】また、複数のメモリセル間の電気的絶縁を
第二の実施例では酸化膜絶縁層５８（図５）により、第
三の実施例においては酸化膜絶縁層６８（図６）により
達成しているが、この電気的絶縁は第一の実施例（図
３）と同様に、ワード線を（ｌ＋１）本のワードトップ
線（ＷＴ0 〜ＷＴl ）と（ｌ＋１）本のワードボトム線
（ＷＢ0 〜ＷＢl ）とし、ディジット線（Ｄ0 〜Ｄm ）
を（ｍ＋１）本として（ｌ＋１）×（ｍ＋１）のアレー
状にキャッシュメモリを構成することによって達成する
こともできる。
第二の実施例では酸化膜絶縁層５８（図５）により、第
三の実施例においては酸化膜絶縁層６８（図６）により
達成しているが、この電気的絶縁は第一の実施例（図
３）と同様に、ワード線を（ｌ＋１）本のワードトップ
線（ＷＴ0 〜ＷＴl ）と（ｌ＋１）本のワードボトム線
（ＷＢ0 〜ＷＢl ）とし、ディジット線（Ｄ0 〜Ｄm ）
を（ｍ＋１）本として（ｌ＋１）×（ｍ＋１）のアレー
状にキャッシュメモリを構成することによって達成する
こともできる。
【００３６】
【発明の効果】以上説明したとおり、本発明の半導体記
憶回路装置は、メモリセルを構成する対の負荷トランジ
スタのうち片方の負荷トランジスタの電流利得を、寄生
縦型トランジスタを利用して大きくすることによりメモ
リセルの対のトランジスタ特性を非対称に設定する。そ
の後ホールド電流を一時遮断することによりメモリセル
の全データを同一値にできる。これによりメモリセルの
全セルを同時にフラッシュクリアすることができるとい
う効果を有している。
憶回路装置は、メモリセルを構成する対の負荷トランジ
スタのうち片方の負荷トランジスタの電流利得を、寄生
縦型トランジスタを利用して大きくすることによりメモ
リセルの対のトランジスタ特性を非対称に設定する。そ
の後ホールド電流を一時遮断することによりメモリセル
の全データを同一値にできる。これによりメモリセルの
全セルを同時にフラッシュクリアすることができるとい
う効果を有している。
【図１】本発明の第一の実施例である半導体記憶回路装
置のメモリセルを構成するフリップロップ回路の対トラ
ンジスタと負荷トランジスタの一方の片側の断面図であ
る。
置のメモリセルを構成するフリップロップ回路の対トラ
ンジスタと負荷トランジスタの一方の片側の断面図であ
る。
【図２】本発明の第一から第三の実施例の主要部を示す
図１、図５、図６と対をなす他方の片側のトランジスタ
と負荷トランジスタの断面図である。
図１、図５、図６と対をなす他方の片側のトランジスタ
と負荷トランジスタの断面図である。
【図３】本発明によるフラッシュクリア機能を持ったラ
ンダムアクセスメモリの回路結線図である。
ンダムアクセスメモリの回路結線図である。
【図４】フラッシュクリア制御端子とホールド電流とメ
モリセルの状態とを示したタイミングチャートである。
モリセルの状態とを示したタイミングチャートである。
【図５】本発明の第二の実施例である半導体記憶回路装
置のメモリセルを構成するフリップロップ回路の対トラ
ンジスタと負荷トランジスタの一方の片側の断面図であ
る。
置のメモリセルを構成するフリップロップ回路の対トラ
ンジスタと負荷トランジスタの一方の片側の断面図であ
る。
【図６】本発明の第三の実施例である半導体記憶回路装
置のメモリセルを構成するフリップロップ回路の対トラ
ンジスタと負荷トランジスタの一方の片側の断面図であ
る。
置のメモリセルを構成するフリップロップ回路の対トラ
ンジスタと負荷トランジスタの一方の片側の断面図であ
る。
１１，２１，５１，６１ Ｐ型基板 １２，２２，５２，６２ Ｎ型低抵抗埋込層 １３，２３，５３，６３ Ｐ型拡散層 １４，２４，５４，６４ Ｎ型エピタキシャル層 １５，２５，５５，６５ Ｐ型拡散層 １６，１７，２６，２７，５６，５７，６６，６７
Ｎ型拡散層 １８，２８，５８，６８ 酸化膜絶縁層 ＱN1 メモリセルを構成する第１の縦型ＮＰＮトラン
ジスタ ＱN2 メモリセルを構成する第２の縦型ＮＰＮトラン
ジスタ ＱP1 メモリセルを構成する第１の横型ＰＮＰ負荷ト
ランジスタ ＱP2 メモリセルを構成する第２の横型ＰＮＰ負荷ト
ランジスタ ＱP3 ＱP1に寄生する縦型ＰＮＰトランジスタ ＱP4 ＱP2に寄生する縦型ＰＮＰトランジスタ ＭＣ メモリセル ＷＴ0 ０番目のワードトップ線 ＷＢ0 ０番目のワードボトム線 ＷＴl ｌ番目のワードトップ線 ＷＢl ｌ番目のワードボトム線 ＶC フラッシュクリア制御端子 ＶR リファレンス電位 ＩH ホールド電流 Ｑ3 ，Ｑ4 電流切換型回路用トランジスタ ＩＥＥ 電流切換型回路の定電流 Ｒ 抵抗
Ｎ型拡散層 １８，２８，５８，６８ 酸化膜絶縁層 ＱN1 メモリセルを構成する第１の縦型ＮＰＮトラン
ジスタ ＱN2 メモリセルを構成する第２の縦型ＮＰＮトラン
ジスタ ＱP1 メモリセルを構成する第１の横型ＰＮＰ負荷ト
ランジスタ ＱP2 メモリセルを構成する第２の横型ＰＮＰ負荷ト
ランジスタ ＱP3 ＱP1に寄生する縦型ＰＮＰトランジスタ ＱP4 ＱP2に寄生する縦型ＰＮＰトランジスタ ＭＣ メモリセル ＷＴ0 ０番目のワードトップ線 ＷＢ0 ０番目のワードボトム線 ＷＴl ｌ番目のワードトップ線 ＷＢl ｌ番目のワードボトム線 ＶC フラッシュクリア制御端子 ＶR リファレンス電位 ＩH ホールド電流 Ｑ3 ，Ｑ4 電流切換型回路用トランジスタ ＩＥＥ 電流切換型回路の定電流 Ｒ 抵抗
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8229 H01L 21/331 H01L 27/102
Claims (6)
- 【請求項１】 第１および第２の縦型バイポーラトラン
ジスタのコレクタ領域とベース領域とを相互にたすきが
けに接続してなるフリップフロップ回路と、前記第１の
縦型バイポーラトランジスタに結合する負荷トランジス
タとなる第１の横型バイポーラトランジスタと、前記第
２の縦型バイポーラトランジスタに結合する負荷トラン
ジスタとなる第２の横型バイポーラトランジスタとを有
し、第１導電型の半導体基体上の第２導電型の半導体層
にこれらのバイポーラトランジスタを形成し、前記半導
体層の表面から内部に形成された第１導電型の第１およ
び第２の不純物領域をそれぞれ前記第１および第２の横
型バイポーラトランジスタのエミッタ領域とした半導体
記憶回路装置において、前記第１の不純物領域と前記半
導体層と前記半導体基体とからなり前記第１の横型バイ
ポーラトランジスタに寄生する寄生縦型バイポーラトラ
ンジスタの電流利得を、前記第２の不純物領域と前記半
導体層と前記半導体基体とからなり前記第２の横型バイ
ポーラトランジスタに寄生する寄生縦型バイポーラトラ
ンジスタの電流利得よりも大きくしたことを特徴とする
半導体記憶回路装置。 - 【請求項２】 前記第２導電型の半導体層で前記第１お
よび第２の縦型バイポーラトランジスタのコレクタ領域
および前記第１および第２の横型バイポーラトランジス
タのベースを形成し、前記半導体層の表面から内部に形
成された第１導電型の第３の不純物領域を前記第１の縦
型バイポーラトランジスタのベース領域および第１の横
型バイポーラトランジスタのコレクタ領域とし、前記半
導体層の表面から内部に形成された第１導電型の第４の
不純物領域を前記第２の縦型バイポーラトランジスタの
ベース領域および第２の横型バイポーラトランジスタの
コレクタ領域としたことを特徴とする請求項１記載の半
導体記憶回路装置。 - 【請求項３】 前記第１および第２の縦型バイポーラト
ランジスタをＮＰＮ型バイポーラトランジスタで、前記
第１および第２の横型バイポーラトランジスタをＰＮＰ
型バイポーラトランジスタでそれぞれ構成することを特
徴とする請求項１または請求項２記載の半導体記憶回路
装置。 - 【請求項４】 前記第２の横型バイポーラトランジスタ
の前記第２の不純物領域の下部には第２導電型低抵抗埋
込層が延在し、前記第１の横型バイポーラトランジスタ
の前記第１の不純物領域の下部には第２導電型低抵抗埋
込層が延在しないことを特徴とする請求項１、請求項２
または請求項３記載の半導体記憶回路装置。 - 【請求項５】 前記第１の横型バイポーラトランジスタ
の前記第１の不純物領域の深さが前記第２の横型バイポ
ーラトランジスタの前記第２の不純物領域の深さよりも
深く形成されていることを特徴とする請求項１、請求項
２、請求項３または請求項４記載の半導体記憶回路装
置。 - 【請求項６】 前記第１の横型バイポーラトランジスタ
の前記第１の不純物領域および前記第２の横型バイポー
ラトランジスタの前記第２の不純物領域の下部に第２導
電型低抵抗埋込層が延在し、前記第１の横型バイポーラ
トランジスタの前記第１の不純物領域の深さが前記第２
の横型バイポーラトランジスタの前記第２の不純物領域
の深さよりも深く形成されていることを特徴とする請求
項１、請求項２または請求項３記載の半導体記憶回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3271638A JP2979783B2 (ja) | 1991-10-21 | 1991-10-21 | 半導体記憶回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3271638A JP2979783B2 (ja) | 1991-10-21 | 1991-10-21 | 半導体記憶回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05110013A JPH05110013A (ja) | 1993-04-30 |
| JP2979783B2 true JP2979783B2 (ja) | 1999-11-15 |
Family
ID=17502851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3271638A Expired - Lifetime JP2979783B2 (ja) | 1991-10-21 | 1991-10-21 | 半導体記憶回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2979783B2 (ja) |
-
1991
- 1991-10-21 JP JP3271638A patent/JP2979783B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05110013A (ja) | 1993-04-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990817 |