JPS5840341B2 - 半導体デバイス - Google Patents

Description

【発明の詳細な説明】 本発明は、静的メモリセルを有する半導体デバイスに関
するものである。

この静的メモリセルは、静的メモリにおいて多数集積化
されるものであり、ベース領域とコレクタ領域とを交差
結合した２個のトランジスタを具え、コレクタ領域はダ
イオードを有する負荷素子に接続されている。

本発明は、さらに、このようなメモリセルを有する静的
メモリに関するものである。

このメモリセルは、たとえば、周知のフリップフロップ
により形成することができる。

この周知のフリップフロップは、コレクタが負荷素子を
経て共通ライン（たとえば供給ライン）に接続され、第
１エミツタ領域がたとえば電流源に共通に接続され、第
２エミツタ領域が読取／書込ラインに接続されている。

安定フリップフロップに対しては、準安定点におけるル
ープゲインがｌより大きいことが必要である。

エミッターベース接合の電流−電圧特性Ｔ ダンスＲが＝より大きくなければならないこと１ が分かる。

ここに、ｋはホルツマン定数であり、Ｔは絶対温度であ
り、ｑは基本電荷量であり、ｉは電流である。

動作中、セルを読取るためには、比較的大きい読取電流
たとえば１７７ＬＡを、呼出時間に関連して用いる。

これらの大きな読取電流に対し、比較的小さい抵抗を有
する負荷素子を用いることができる。

セルが読取られずに情報が記憶されたままである待機状
態では、できるだけ小さい電流を、電力消費の理由のた
めに、セルを経て伝える。

２つの矛盾する要求が負荷素子に課される。

すなわち比較的大きい読取電流に関連する低インピーダ
ンスと、比較的小さい待機電流に関連する高インピーダ
ンスとである。

実際には、負荷素子のインピーダンスを、線形抵抗が用
いられる場合に、約５の読取電流／待機電流比を得るこ
とができるように選ぶことができる。

明らかな理由のためにこの比に対して大きな値が要求さ
れるが、負荷素子として線形抵抗が用いられる場合には
前記比の大きな値を得ることかでキかい。

その理由は、醇ｌこ、非常ｌこすΔ７′ｉ−析杭芥正確
に作ることは技術的に困難であり、とりわけ、大きな抵
抗値に対しては、利用できる普通の電源電圧によって読
取電流が制限されることである。

非線形負荷素子を有するメモリセル、すなわち並列に配
置したダイオードを有する抵抗は、１９７６年のＩＥＥ
Ｅ国際ソ国際ソリッドステー１議路会議ｎｔｅｒｎａｔ
ｉｏｎａｌ Ｓｏｌ ｉｄ ５ｔａｔｅ Ｃ１ｒｏｕｉ
ｔｓ Ｃｏｎｆｅｒ−ｅｎｃｅ）において発行された哲
Ａ １０２４−Ｂｉ ｔＥＣＬ ＲＡＭ ｗｉｔｈ１５
−ｎｓ Ａｃｃｅｓｓ Ｔｉｍｅ ｎ（Ｒｏｎａ ｌ
ｄ Ｒａ ｔｈｂｏｎｅ等著）の１８８／１８９ページ
に記載されている。

待機電流は、比較的小さい値（１５μＡ）を有すること
ができる。

セルを読取るとき、電流の大部分はダイオードを経て通
過し、従って抵抗に対し高い値を選ぶことができ、この
ためダイオードが無い場合よりも小さい待機電流値を選
ぶことができる。

１９７８年のＩ ＥＥＥ国際国際ソリッドステー１会路
会議いて発行された予稿集ｅｅ Ａ ｈｉｇｈ−ｓｐｅ
ｅｄｌｏｗ−ｂｏｗｅｒ ４０９６Ｘ１−Ｂｉｔ
ｂｉｐｏｌａｒ ＲＡＭｎ （Ｈｏｔｔｅｒ等著）の
９８７９９ページによれば、このような負荷素子を用い
ることによって、約１０の読取電流／待機電流比を得る
ことができることが記載されている。

さらに、この文献によれば、負荷素子を経てＰＮＰトラ
ンジスタを接続することによって、待機電流のより以上
の減少（４μＡ）、従ってより以上の電力消費の減少を
得ることができる。

その結果、電力消費を相応的に増大させるという不所望
な結果を生じることなく、半導体本体中のメモリセルの
数をかなり増大させることができる。

上述の安定条件のために、これらセルにおける読取電流
／待機電流比を、任意に大きく選ぶことができる。

抵抗素子の他の欠点は、これら抵抗素子が半導体本体中
でかなりのスペースを占めること、および抵抗値が高く
なるに従ってスペースが大きくなることである。

抵抗素子の減少は、他の回路素子の電気特性と関連して
多くの場合困難であり、あるいは記憶装置の製造工程を
複雑にする。

米国特許第３５８５４１２号明細書は、負荷素子として
逆方向に接続されたショットキー・ダイオードを用いた
フリップフロップ回路を開示している。

このダイオードは、抵抗として動作するが普通の抵抗素
子と比べてあまりスペースを占めない。

しかし、これらダイオードは、線形抵抗の前述した欠点
を示す。

さらに、所望の逆電圧特性を有するショットキー・ダイ
オードを設ける結果、装置の製造工程がかなり複雑にな
る。

本発明の目的は、読取電流／待機電流比がこの種の公知
のセルにおける比よりも大きい前述した種類のメモリセ
ルを有する半導体デバイスを提供することにある。

本発明の他の目的は、コンパクトな構造を有し、通常の
製造工程によって同時に製造することのできるメモリセ
ルを有する半導体デバイスを提供することにある。

本発明は、メモリセルの分枝あたり、少なくともデバイ
スを動作させることのできる電流−電圧ｉｃｅ 範囲内で、電圧増幅度□が電流値とは完全にＶｂ ｅ あるいは少なくともほぼ完全に無関係である場合に、読
取電流／待機電流の大きな比が得られるという事実の認
識に特に基づいている。

本発明は、さらに、順方向の電流−電圧特性が係数 ｅｘｐ （ｑＶ／ｍｋＴ ）、ここにｍ＞１、を有する
整流接合を負荷素子として用いることにかつて、電流に
依存しない電圧増幅度を得ることができるという事実の
認識に特に基づいている。

本発明に係るメモリセルは、負荷素子がＰ−Ｎダイオー
ドを具え、このダイオードのアノード領域およびカソー
ド領域の少なくとも一方を多結晶シリコンとし、トラン
ジスタのコレクタ領域を、これらコレクタ領域と同じ導
電形の前記ダイオードの領域に導電的に接続したことを
特徴とするものである。

完全にあるいは部分的に多結晶物質から成るＰＮダイオ
ードは、順方向特性において指数係数ｑＶ／ｍｋＴ （
ｍ＞ １である）を有することが実験により証明されて
いる。

この量ｍは、通常の単結晶ダイオードに対するこの種の
ダイオードの変位を示す非理想的な（ｎ□ｎ−１ｄｅａ
ｌ ｉ ｔｙ ）係数である。

おそらく少数電荷キャリアの短寿命の結果、ｍ（単結晶
ダイオードではほぼｌに等しいものとすることができる
）は、１より大きく、製造によって一定範囲内でｍ ＝
２の近辺で変化させることができる。

このようなダイオードが負荷素子として用いられる場合
には、Ｖｃｅ 電圧増幅度□はほぼｍに等しく、従って電流ａｂ ｅ とはほぼ無関係であることを容易に見い出すことができ
る。

これを適用する範囲が多数のデカード（ｄｅｃａｄｅ
）にわたって拡がるので、待機電流として非常に低い値
を選ぶことができ、それにもかかわらず安定条件は満足
される。

その結果、セル内での電力消費を非常に小さく保つこと
ができる。

抵抗が必要でないため、各セルの寸法を非常に小さくす
ることができ、従って多数のセルをメモリに集積するの
に特に適している。

さらに、図面についての説明から明らかなように、ダイ
オードは、半導体技術において普通に用いられている製
造工程によって作ることができる。

トランジスタのコレクタ間の電位差ＪＶに対し、安定状
態で、−ｍｋＴ Ｉｎβ（少なくともＢ〉１０およびｍ
＞１．５の盪常の場合において）の近似が成り立つ。

ここにβはトランジスタの電流増幅率である。

ダイオードの係数ｍを、可能な妨害の一定に対してセル
の安定性を保持するのにＪＶが十分に大きくなるように
大きくしなければならない。

好適な実施例では、少なくとも１５０ｍＶ、好適には２
００〜４００ｍＶのトランジスタのコレクタ間の電位差
が存在するダイオードを負荷素子として用いる。

たとえば５００〜６００ｍＶの大きな電位差を避けるの
が好適である。

その理由は、この場合に、導通トランジスタが飽和して
、電荷蓄積の結果、セルの書込速度が減少するからであ
る。

ＡＶが約２５０ ｍＶのダイオードを有する構造で非常
に好適な結果が得られた。

電流増幅率βが約１０〜１００である普通のトランジス
タでは、約２に等しいｍ係数を有するダイオードが用い
られる。

ｍが１．５より小さいダイオードは使用しないのが望ま
しい。

その理由は、コレクタ間の電位差、従って２つの安定状
態間の論理レベルの差が多くの場合非常に小さくなるか
らである。

重要な実施例では、Ｐ−Ｎ接合の両側におけるダイオー
ドを、多結晶シリコン物質で形成する。

図面の試切から明らかとなるように、ダイオードは、単
結晶半導体本体内への活性領域の形成と同時に製造する
ことができる。

これは、活性領域の導電形とは反対の導電形の前に成長
させた多結晶シリコン層を経て製造する。

標準方法によってほぼ完全に製造することのできる他の
実施例では、ダイス−−ドのアノード領域およびカソー
ド領域の一方の領域を多結晶シリコン物質で形威し、他
方の領域を、ダイスートの多結晶部分よりもたとえば１
０倍高いドーピング濃度を有する半導体装置の単結晶部
分によって少なくともほぼ形成する。

このようなダイオードの特性は、多結晶ダイオードの特
性とは多くは異ならない。

その理由は、注入電荷キャリアの大部分が、ダイオード
の単結晶部分によって、ドーピングにおける濃度差の結
果、再結合率が比較的高い多結晶部分に注入されるから
である。

好適には、Ｐ−Ｎ接合上に金属層を設けることによって
、再結合率を増大させることができる。

本発明に係るメモリセルの第１の重要な実施例では、ト
ランジスタは、電源ラインに接続した２つのエミッタ領
域と、読取／書込ラインに接続した２つのエミッタ領域
とを具え、コレクタ領域を前記Ｐ−Ｎ接合を経て互いに
接続する。

動作方法が非常に簡単であるという利点を有するこのセ
ルは、原則として４本のラインを必要とする。

すなわち、２本の電源ラインすなわちワードラインと２
本の読取／書込ラインとである。

上述の構造と比べて、少し複雑に動作するが、１つのセ
ルあたり原則として３本のラインを必要とするという利
点を有する、本発明メモリセルの第２の重要な実施例で
は、各トランジスタが、他方のトランジスタのエミッタ
領域に接続した１つのエミッタ領域のみを有し、コレク
タ領域を、負荷素子として機能する前記Ｐ−Ｎダイオー
ドを経て別個の読取／書込ラインに接続する。

行および列に配列したこのようなメモリセルの表面隣接
マトリックスを有する半導体本体を具える半導体メモリ
において、前記表面が交差導体トラックのシステムを有
し、これら導体トラックは、前記読取／書込ラインを構
成し、且つメモリセルのそれぞれ行および列においてＰ
−Ｎ接合に接続されている。

１個のセルあたりのエミッタ領域が共通であるという事
実のために特にコンパクトな集積を好適な実施例におい
て得ることができる。

この好適な実施例では、トランジスタを、表面で見て、
各トランジスタのベース領域がコレクタ領域の下側に位
置しエミッタ領域がベース領域の下側に位置する逆トラ
ンジスタにより形成し、半導体本体が、この半導体本体
内を行または列に平行に延在し、同じ行または列に属す
るトランジスタの共通エミッタ領域を形成する第１導電
形の多数の並置され相互に分離された細条状領域を有す
ることを特徴とする。

トランジスタ自体を非常に小さくすることができ、且つ
、Ｐ−Ｎ接合が余分な製造工程を必要としないために重
要な利点を与える他の好適な実施例では、半導体本体の
表面が、トランジスタの領域で窓を有する絶縁層を有し
、これら窓は、トランジスタのベース領域を決定し、多
結晶シリコン層によって覆われており、この多結晶シリ
コン層は窓内であって前記絶縁層上にデポジットされベ
ース領域と同じ導電形であり、コレクタ領域を、導電形
がドーピングによって変化された絶縁層上に延在する部
分の下側に設け、導電形がドーピングによって変化され
ない部分と前記Ｐ−Ｎ接合を形成するのが好適である。

以下、本発明を実施例および図面に基いて詳細に詳明す
る。

第１図は、２個のトランジスタＴ１およびＴ２を有する
公知の種類の静的メモリセルの回路図である。

これらトランジスタのベース領域１およびコレクタ領域
２は、それぞれ交差状に相互接続されている。

コレクタ２は、負荷素子３を経て電源ラインＣ５ｕｐｐ
ｌｙ １ｉｎｅ） ４に接続されている。

この電源ラインは、メモリの場合にはワードラインとし
て用いられる。

各トランジスタは２個のエミッタ領域５および６を有し
、エミッタ領域５は（ワード）ライン１に接続され、エ
ミッタ領域６は書込／読取ライン８および９に接続され
ている。

最も普通の公知の構造では、負荷素子３は簡単に抵抗に
より構成されている。

動作中には、所望の読取速度に関係して読取るために比
較的大きい電流ｉがセルを流れ、待機状態では、電流消
費を制限するために小さい電流が流れる。

これらの異なる電流値は、後に明らかにするように、イ
ンピーダンス３に対して異なる所望値につながる。

開始条件は、分枝あたりの準安定点で、ゲインに対する
安定フリップフロップ回路に対して次式％式％ ここに、ＪＶｃおよび、（Ｖｂは、それぞれ、コレクタ
領域およびベース領域での電圧変動である。

トランジスタＴＩ、Ｔ２のエミッタベース接合に対し、
ダイに一ド方程式は、次のように近似される。

ここに、ｉｃはコレクタ電流、ｑは基本電荷量、Ｖｂｅ
はエミッタベース接合の順方向電圧、ｋはボルツマン定
数、Ｔは絶対温度である。

（２）式から、電流変動ｉに対する電圧変動ＪＶｂｅに
よって次式％式％ 負荷素子３が抵抗値Ｒの抵抗によって簡単に構成されて
いる場合に、（１）および（３）式から次のことがわか
る。

Ｒの最小値は電流に依存し、この意味において、大電流
に対し小さな抵抗値で十分であり、他方、小さな電流ｉ
に対して抵抗Ｒは大きくなければならない。

さらに実際には、トランジスタのコレクタ間の電位差は
普通好適には少なくとも１００〜１５０ｍＶであるため
、読取電流と待機電流との比は、通常は小さい（１０よ
り小さい）。

たとえば第１図に破線によって示されるように抵抗にダ
イオード１０を並列に接続することによって得ることの
できる非線形抵抗を用いて、前述したように、電力消費
を減少できることは知られている。

電流値が増大するときに微分抵抗が減少する非線形抵抗
素子に対し、読取電流／待機電流比のかなりの改善を行
なうことができる。

しかし読取電流／待機電流比のより以上の増大もしばし
ば要求される。

実装密度の点から、大きな抵抗値を有する抵抗素子は好
ましくない。

それは、半導体本体にかなり大きなスペースを占めるか
らである。

第２図は、本発明に係るフリップフロップセルの回路図
を示す。

抵抗３の代りに、セルは主にダイオード１１より成る負
荷素子を具えている。

これらダイオードのカソードは、トランジスタＴ１およ
びＴ２のコレクタ領域２に接続されており、アノードは
ワードライン４に接続されており、動作中ダイオードは
順方向にバイアスされる。

（１）式に示される安定条件に基づいて、エミッターベ
ース接合のインピーダンスよりも大きくなければならな
い十分に大きなインピーダンスを得るためには、ダイオ
ード１１のアノード領域およびカソード領域の少なくと
も１つを多結晶シリコンで作る。

この種のダイオードは、次式によって表わすことのでき
る（一定の範囲内で）電流−電圧特性を示す。

ここにｍ＞１である。

この場合、増幅に対しては（１）式から次式が成り立つ
ことがわかる。

ダイオード式（５）が適用される電流−電圧範囲内でＶ
ｃ ｅ は、電圧利得７い、は電流とほぼ無関係であり、１より
大きい。

従って、準安定点でループゲインが小よりも大きくなけ
ればならない安定条件が満たされる。

その中でこれを適用する範囲は一般に非常に大きい（５
〜６デカート）ので、電流は大きな範囲にわたって変化
しうる。

これは、読取電流を非常に大きくでき（１ｍＡ）、待機
電流を非常に小さくでき、１ｍＡのオーダに選ぶことさ
えもでき、それにもかかわらずセルは安定を保持できる
ことを意味している。

電流ｉが導通トランジスタを流れるとき、トランジスタ
の電流利得は、普通の値（たとえば少なくとも２０）を
示し、導通トランジスタに対するベース電流を形成する
ほぼｉ／βの電流が、非導通トランジスタに接続される
ダイオード１１を流れる。

トランジスタのコレクタ領域２間の電位差ｋＴ ＡＶが、 １ｎ／３に等しく、従って（少なくとも
１０のオーダで）電流にほとんど依存しないことが（５
）式から導かれる。

一定値の雑音にもかかわらずセルが安定に保たれるよう
に電位差バを太きくしなければならない。

従って、電流利得βの一定値に対し、バが少なくとも約
１５０ ｍＶ好適には少なくとも約２００ ｍＶである
ような係数ｍを有するダイオード１１を用いる。

量ｍの好適な値の上限は、特に、メモリセルの速度によ
って決定される。

飽和している導通トランジスタは、大きな電位差たとえ
ば５００〜６００ｍＶの電位差で底をつき（ｂｅｃｏｍ
ｂｏｔｔｏｍｅｄ ） 、書込速度が減少する。

従って、ダイオード１１のｍ係数は、βの一定値におい
て、コレクタ領域２間の電位差ＡＶがせいぜい５００
ｍＶであるような値を多くとも有するのが好適である。

ダイオードが少なくとも１．３のｍ係数を有するように
し、および３０〜１００のオーダのβを有する（従って
電位差Ｊ’ｌｌま約１５０〜２５０ ｍＶとなる）トラ
ンジスタでは約２に等しいｍ係数を有する実際の構造で
好適な結果が得られた。

第３図および第４図は、本発明に係るメモリの実際的な
実施例の一部のそれぞれ平面図および断面図である。

このデバイスは、Ｐ形すブストレート１３と上側表面１
５に接するエピタキシャル層１４より成る従来構造の半
導体本体１２を具えている。

多数の島１６を、エピタキシャル層内に形成し、メモリ
セルのトランジスタを有する２グループに配置する。

エピタキシャル層内で、島１６は絶縁領域１１で取囲ま
れている。

絶縁領域１１は、この場合層１４内に設けられたＰ影領
域により形成されるが、絶縁材料、たとえば半導体本体
内に沈積し、エピタキシャル層の局部酸化によって得ら
れる酸化シリコンで勿論構成することもできる。

島１６自体は、エピタキシャル層とサブストレートとの
界面に高トヒフＮ形埋込層１８と、高ドープＮ形コレク
タ接点領域１９すなわちトランジスタのコレクタ領域と
を構成する。

拡散またはイオン注入により、Ｐ形表面領域２０の形で
ベース領域を、Ｎ形表面領域２１．２２の形でエミッタ
領域を、島１６内に設ける。

表面１５を、トランジスタのエミッタ領域、ベース領域
、コレクタ領域との接点を与える窓を有する絶縁層２３
で被覆する。

第３図のトランジスタは非常に略図的に示していること
に注意すべきである。

たとえば、埋込層１８は図示せず、エミッタ領域２Ｌ２
２の形状、前記領域とワードラインとの間の接点の形状
は図示せず、ワードラインおよび読取／書込ラインは図
示していない。

Ｐ形多結晶シリコンの導体トラック２４のパターンを、
酸化物層２３上に形成する。

これらの導体トラックは、第２図について説明したよう
に、フリップフロップの負荷素子を形成するＰ−Ｎ接合
２５を経て、Ｎ形多結晶シリコンのコレクタ接続部２６
に移り変わる。

トラック２４は、第２図のライン４に相当するメモリの
ワードラインの１つを形成する。

第２図のラインγに相当するワードラインを、エミッタ
領域２２に接続された導体トランク２γにより形成し、
コレクタ接続部２６のように、Ｎ形多結晶シリコンから
構成することができる。

エミッタ領域２２を、列方向に延びる読取／書込ライン
２８，２９に接続する。

これらのラインは、中間酸化物層によってライン２４゜
２１から電気的に絶縁されるたとえばＭの配線の第２層
内に構成することができる。

トランジスタのベース領域２０とコレクタ領域１６との
交差接続部３０は、また、この配線の層内に製造するこ
とができる。

ワードライン２４および２１の多結晶シリコン材料は、
約６４０℃の温度で且つ低圧力（約０．５ｍｍｗ）でＳ
ｉ坊のデポジションによって公知のように形成する。

その成長速度は、約１００Ａ／分である。

このような環境で、多結晶シリコン物質が得られ、その
係数ｍは約２に等しかった。

しかし、製造条件を次のように変えることもできる。

すなわち、たとえば捕獲中心の粒度と濃度、およびｍ係
数も変化するように成長速度を変えることによって、多
結晶物質を単結晶シリコンと多少とも異ならせる。

一般に、一定の応用に最も好適な特性を有するダイオー
ドが得られるように、種々の製造パラメータを当業者は
容易に選ぶことができる。

第５図および第６図は、前述したメモリマトリックスの
変形実施例の平面図および断面図である。

これら図には、マトリックスの１つのメモリセルのみを
示すが、第５図に示されているメモリセルのメモリマト
リックを、前の実施例と同じように得ることができるこ
とは明らかである。

さらに、これら図では、前の実施例と同じ要素には同じ
番号を用いる。

前の実施例とは対照的に、アノード領域およびカソード
領域の一方のみが多結晶シリコンであり、他方の領域は
、半導体本体の単結晶部分によって少なくともほぼ形成
する。

このためには、多結晶ワードライン２４を、コレクタ領
域１６のすぐ上であって、トランジスタのコレクタ領域
１６に接する酸化物層２３内の窓領域に設ける。

前の実施例のようにＰ導電形である多結晶路２４は、多
結晶物質と単結晶物質とのほぼ界面領域にコレクタ領域
１６と共にＰ−Ｎ接合３１を形成する。

前の実施例におけるＰ−Ｎダイオード１１のように、こ
れらＰ−Ｎ接合は、メモリ素子の負荷素子を形成する。

適切なゲインを得るためには、ダイオードの単結晶カソ
ード側のドーピング濃度が高くなるように選ぶ。

好適には、多結晶アノード側におけるよりも少なくとも
１０倍高くなるようにする。

少なくともそれらがここで使用されるためには、このよ
うなダイオードの特性は、多結晶シリコンのアノードお
よびカソードの両方を含むダイオードと同じ特性をほぼ
有することがわかる。

これに対する説明は、アノードとカソードとの間の一定
の濃度差で、ダイオードを流れる電流の大部分（たとえ
ば９０饅）が、コレクタ１６から多結晶路２４に注入さ
れ、特にかなり大きな割合でそこに存在する再結合中心
の結果、再結合によって再び消滅する電荷キャリヤ（電
子）によって形成されるということである。

Ｐ−Ｎダイオード３１の領域で、従来回路では普通であ
り１０２０〜１０２１原子／ｄのドーピング濃度を有す
る高ドープ低抵抗コレクタ接点領域１９を設け、および
多結晶路２４のドーピング濃度を約１０１８〜１０１９
に選ぶことによって、所望の濃度差を非常に簡単に得る
ことができる。

ワードライン２４は、酸化物層内のコレクタ接点窓のす
ぐ上に設けられているので、セルの寸法を特に小さくす
ることができる。

ワードラインの抵抗を低く保つことが必要なこれら場合
には、導電性物質たとえばアルミニウムの層を、多結晶
路２４上に設けることができる。

しかし、ワードラインは、はぼ全部をアルミニウムとす
ることができ、Ｐ−Ｎ接合が形成される多結晶シリコン
の細条を局部的に有することもできる。

第１４図は、このような変形実施例の略図的平面図であ
る。

ワードラインを、ラインＷＬで略図的に示し、半導体本
体上を左から右に延在するＡ／のトラックによって形成
する。

Ｐ−Ｎダイオード２５を、コレクタ接点１９間にのみ延
在する多結晶シリコンの細条２４，２６内に形成する。

これら細条は、Ｍ細条ＷＬと接触するＰ影領域２４と、
コレクタ接点領域１９に接続され、たとえば酸化シリコ
ンの絶縁層によってワードラインＷＬから絶縁されるＮ
形部分２６とを有している。

これまで説明したメモリデバイスでは、各セルは少なく
とも４本のアドレスラインを有している。

すなわち、２本のビット／読取ラインと、セルの電源を
保証する２本のワードラインとである。

次の実施例は、メモリセルの電源を、ビットラインの１
つによって少なくとも部分的に与え、従って１個のセル
あたり４本のラインの代りに３本のラインのみで十分で
あり、このためメモリが半導体本体に占めるスペースを
さらに減少させることのできるメモリに関する。

３本のアドレスラインのみを有するこの種の公知のメモ
リセルは、特に、１９７８年のＩＥＥＥ国際ソ国際ソリ
ッドステー１議路会議て発行された刊行物ｅｅ ａ ｆ
ｏｕｒ ｄｅｖｉｃｅ ｂｉｐｏｌａｒ ｍｅｍｏｒｙ
ｃｅｌｌｎ（Ｒａｙｍｏｎｄ Ａ、Ｈｅａ ｌｄ著）
１０２〜１０３ページに開示されている。

これら公知のメモリセルは、交差結合インバータトラン
ジスタのコレクタドア７り内に、負荷素子として、ＮＰ
Ｎ形のコンプリメンタリ・トランジスタ、あるいはＮＰ
Ｎ形のコンプリメンタリ・トランジスタを有している。

本発明によれば、ポリ−ポリ（ｐｏｌｙ−ｐｏｌｙ ）
Ｐ−Ｎダイオードまたはポリ−モノ（ｐｏｌ ｙ−ｍｏ
ｎｏ ）Ｐ−Ｎダイオードを負荷素子として用いる。

その順方向特性は係数ｅｘｐ （ｑＶ／ｍｋＴ ）を有
しくここにｍはｌより大きい）、従って特に簡単かつコ
ンパクトな形状が再び得られる。

第７図は、マトリックス形状の一部の回路図である。

トランジスタＴ１〜Ｔ８のそれぞれは、電源ラインが少
なくとも部分的にビットラインの機能を満たすので、１
個のエミッタのみを有する。

電源ラインＸＬ１．ＸＬ２等は、ワードのセルのエミッ
タを電流源４０．４１に接続する。

ワードラインＸＨ１，ＸＨ２は、ダイオードＤＩ、Ｄ３
．Ｄ５゜Ｄγのアノードを、電圧源ＶＸ＋ ｓ ＶＸ２
等に接続する。

ラインＹ１ 、Ｙ２等は、同じように、セルを電圧源Ｖ
Ｙｔ −ＶＹ２等に列状に接続する。

さらに、これらＹラインを、簡単にするためにアンメー
タとして示す読取手段４２．４３に接続する。

デバイスは、たとえば、次のように動作する。

待機： 休止状態では、電圧Ｖｘと電圧りとは等しいものとする
。

セルは、２つの安定状態の一方にある。たとえば、トラ
ンジスタＴＩ 、Ｔ２およびダイオードＤＩ 、Ｄ２を
有するセルを一例として選ぶと、その位置に従って多少
の電流がダイλ−−ドＤ１を流れる。

すなわち、ベース電流（Ｔ２への）あるいはコレクタ電
流（ＴＩへの）である。

書込み： セ几めｔトランジスタＴ１が電流を流す状態にあるもの
とす右ｊｆ、Ｖ、を増大させ同時に■工１を減少させる
、従ってＴ１を流れるコレクタ電流が増大し、Ｔ１への
ベース電流が減少することによって、セルを異なる状態
にセットすることができる。

一定の電圧変動によって、Ｔ１へのベース電流が小さく
なって、十分な増幅の不足のためにトランジスタＴ１は
カットオフする。

トランジスタＴ２が導通するようになる。右側に隣接す
るセル（Ｔ３．Ｔ４）に対しては児のみを増大させ、隣
接セル（Ｔ５．Ｔ６）に対してはＶＹｌのみを増大させ
る。

電圧変動を適切に選ぶことによって、この半分の選択は
、前記セルを切換えるには不十分である。

書込みの間に電流ＩＸ１．■Ｘ２を増大させることは不
必要であるが、書込速度をそれによって増大させること
ができる。

読取り： あるセルを読取るときに、同じ列にある他のセルはＹラ
インを流れる全電流に寄与するので、電流源４０．４１
等によって、選択された行に他の行よりも一層大きな電
流を与えるのが好適である。

次に、関連するＹラインをかなり小さいベース電流が流
れるか、あるいは大きなコレクタ電流が流れるかを手段
４２によって検出することによって情報を読取ることが
できる。

この差を、■Ｘをへよりも高くすることによって特に強
調することができる。

一般原則として、全行は同時に読取られるが、ただ１個
のセルの情報を読取ることは、位置選択（ｐｏｓｔ−ｓ
ｅｌｅｃｔｉｏｎ）によって確保することができる。

一定のセルに情報を書込むために関連する凰ラインとＹ
ラインとの間に供給される電位差Ｒは、係数ｍおよびβ
に依存する。

次に示す表では、βの種々の値およびｍ＝２に対する、
コンピュータシミュレーションにより得られたＪＶの関
連値を示す。

これらの値は、解析的に決定される次の一般式を満足す
ることがわかる。

約３０のβの特定値に対して、この電圧は約５２ｍＶで
ある。

１個の単一セルの状態をその都度フリップオーバ（ｆｌ
ｉｐｏｖｅｒ）することのできる書込に対し、電圧上Ｊ
ＶをＸラインおよびＹラインに供給する。

このＪＶに対しては、たとえば４０ｍＶを選ぶことがで
きる。

従って、書込は次のように行なうことができる。

書込・１・■Ｘ１＝＋４０ｍＶ。ｖｙ１＝ ４０ ｍ
Ｖ−＋’Ｉ’２導通書込−〇ｎＶＸ１−−４０ｍＶ、■
Ｙ、＝＋４０ｍ■→Ｔ１導通 第８．第９．第１０図は、上述したメモリセルのマトリ
ックスを有する半導体デバイスの一部のそれぞれ平面図
、断面図である。

このデバイスは、Ｐ形シリコンのサブストレート４６と
、このサブストレート上にデポジットされたＮ形シリコ
ン層４１とを有する通常の構造の半導体本体４５を具え
ている。

Ｐ影領域４８によって互いに分離された多数の島４９を
、前記エピタキシャル層に形成し、第８図の平面図で左
側から右側に延在させる。

逆に動作するメモリセルのトランジスタのアドレスライ
ンＸＬＩ 、ＸＬ２’％に相当する高ドープ埋込Ｎ形領
域５０を、島４９とサブストレート４６との間に設ける
。

Ｐ影領域５１をＮ形島内に設けてトランジスタＴＩ 、
Ｔ２．Ｔ３等のベース領域を形成し、Ｎ桟表面領域５２
をＰ影領域５１内に設けて前記トランジスタのコレクタ
を形成する。

共通ワードラインｘＬに関連するメモリセルのトランジ
スタは、トランジスタが逆に用いられて、最下Ｎ影領域
５０はエミッタ領域として機能し、最上Ｎ影領域５２は
コレクタ領域として機能するという事実のために、共通
の島内に設けられていることに注意すべきである。

重要な他の利点に加えて、前記逆動作（１ｎｖｅｒ３
ｉｏｎ ）は、メモリマックスの特にコンパクトな構造
を許容する。

その理由は、前の実施例とは異なり、すべてのトランジ
スタが別個の島に設けられるからである。

第９図および第１０図の断面図に示すように、さらに、
高ドープＮ影領域７０を島内に設けてベース領域５１を
取囲み、−例として、表面から埋込領域５０まで下方に
延在させる。

知られているように、逆トランジスタの電流利得を前記
領域によって改善することができ、他方さらに、ベース
領域間の寄生ラテラルＰＮＰ作用を避けることができる
。

埋込領域（５０，ＸＬ）を、公知のように、図に示す半
導体デバイスの部分を越える島４９の縁部で接触させる
ことができる。

これを、第８図に接続ワイヤ５３によって略図的に示す
。

エミッタ領域５０のための接点は別として、トランジス
タＴＩ 、Ｔ２．Ｔ３等は、エピタキシャル層４１を覆
う酸化物層５４内に窓を有している。

この開口（第８図に５５で示す）を経て、ベース領域５
１およびコレクタ領域５２に電気的接続部を与える。

これらの電気的接続部を、それぞれ５６および５１で示
し、窓５５内に且つ酸化物層５４上にデポジットされた
それぞれＰ形シリコンおよびＮ形シリコンの層によって
形成する。

この種のトランジスタを製造する方法については後述す
る。

コレクタ接続部５１は、Ｐ−Ｎ接合５８を経てＰ形シリ
コン路５９に移り変わる。

Ｎ形シリコン接続部５１（少なくともこれら接続部が、
コレクタ領域５７のすぐ上の酸化物層５４内の窓５５中
に位置しない限りにおいて）、およびＰ形シリコン路５
９は多結晶構造とする。

従って、第１図の回路図中のダイオードＤに相当するＰ
−Ｎ接合５８は、これらがコレクタ負荷素子として簡単
に機能するのに適するような特性を示す。

多結晶路５７．５９を、気相からおデポジションあるい
は多結晶シリコン層の部分的酸化によって得られる絶縁
層６０によって覆う。

導体トラック６１を、酸化物層６０上に設け、マトリッ
クスの列方行に延在させ、窓６２を経て各セル内のダイ
オードの１つのＰ形シリコントラック５９に接続する。

第７図の回路図に示すＹラインに相当し且つ平面図には
略図的に示される路６１は、たとえばＭとすることがで
きる。

同様に、セルの他のダイオードにアノードとして関係す
るＰ形路５９を、マトリックスの列方向に対し横方向を
なす行方向に延在するＭ路６３によって接続する。

第１図のＸラインに相当し、第８図に略図的に示される
これら路は、Ｙライン６１と交差し、たとえば酸化シリ
コンまたは酸化アルミニウムまたは他の適切な誘電体の
中間層６４によって電気的に絶縁することができる。

第８図では、ｘＬラインＰ形多結晶シリコン物質５９と
の間の接点をドツトで示す。

多結晶シリコン層は、セル内の２個のトランジスタのコ
レクタ領域とベース領域との間の交差接続部を形成する
ために用いることもできる。

一方のトランジスタのコレクタ領域上の多結晶シリコン
がＮ形であり、他方のトランジスタＱつベース領域上の
シリコン５６がＰ形であるため、これら２つの多結晶層
５６．５７が互いに隣接して寄生Ｐ−Ｎ接合６５を形成
する場合には、たとえばＡｌの金属接続部６６は、多結
晶シリコン上に設けられ、異なる導電形の２つの部分５
６．５７を相互接続し、本実施例では、寄生Ｐ−Ｎ接合
を短絡する。

この半導体構造の製造については、ここではさらに説明
することを要しない一般的に知られた技術を用いること
ができる。

トランジスタの製造については、本願人の出願に係る特
開昭５３６４４８６号公報「半導体装置およびその製造
方法」に記載されており、その内容を参考として本願明
細書に記述する。

第１１〜１３図は、このようなトランジスタの製造段階
を示す。

第１１図は、サブストレート４６と層４１との間のＮ形
埋込層５０と図には示されていない高絶縁とを形成して
、Ｎ形エピタキシャル層４γをＰ形すブストレート上に
設けた後にトランジスタが形成される半導体本体の一部
の断面図である。

開口５５を、公知の写真製版法によって半導体本体の表
面の酸化物層５４内に形成する。

次に、トランジスタのベース領域を定める開口５５を、
シリコン層６１によって再び覆う。

このシリコン層は、エピタキシャル層４７上では単結晶
構造を示し、酸化物層５４上では多結晶構造を示す。

第８図の平面図に示す多結晶導体パターン５６．５７に
相当する路す７Ｓわちトラックを、シリコン層６１から
形成することができる。

シリコン層の残りの部分は、エツチングにより、あるい
は酸化によって酸化シリコンに変化させることによって
除去することができる。

次に、残りのシリコン層６１を、拡散法またはイオン注
入法によって、Ｐ形不純物たとえばホウ素によってドー
プすることができる。

酸化物層５４内の開口５５の領域では、ホウ素はエピタ
キシャル層４１内に入いり、そこにＰ形ベース領域を形
成する（第１２図）。

次に、シリコン層６Ｔを、マスキング層６Ｂで部分的に
覆う。

このマスキング層は、開口５５内に部分的に延在し、Ｐ
形多結晶路５９を形成する層６７の部分上にある。

次に、多結晶層６１の露出部分に、イオン注入によって
、Ｎ形不純物たとえば燐をドープする。

酸化物層内の窓５５の領域において、不純物は半導体本
体内に拡散し、そこにＮ形コレクタ領域５２を形成する
（第１３図）。

ベース領域５１とコレクタ領域５２との間のＰ−Ｎ接合
６９は、層６Ｔ内に延在し、この層をＮ形部分５γとＰ
形部分５６とに分ける。

これら部分は、それぞれコレクタ接続部およびベース接
続部を構成する。

Ｐ−Ｎ接合６９と同時に、負荷素子として機能するＰ−
Ｎ接合５８が、Ｎ形コレクタ接続部５γとＰ形細条５９
との間に形成される。

次に、気相からのデポジションあるいは多結晶シリコン
細条の酸化によって酸化物層６０を設け、その後にＭ路
翫およびＹを普通に形成することができる。

本発明は上述した実施例に限定されるものではなく、当
業者であれば本発明の範囲内で種々の変更を加えること
ができることは明らかである。

たとえば、種々の領域の導電形を反対にするこ。

とができ、ＮＰＮトランジスタの代りにＰＮＰ ）ラン
ジスタが用いられる。

高い実装密度を得るためには、最後の実施例のすべての
エミッタ領域を、１つの共通電流源に接続することがで
きる。

書込みについては多くは変更しない。

しかし、読取りの時に、全妨害寄与は信号よりも十分に
大きい。

それにもかかわらず読取ることができるようにするには
、動的読取増幅器を用いることができる。

この場合の動作は次のようになる。

すべてのＸラインが一定に保たれるならば、妨害寄与は
未知ではあるが一定である。

■Ｘ１を一定電圧だけ増大させることによって、非常に
小さいので接続されたセルの状態を変えることはできず
、トランジスタＴ２が導通すれば（−１ｎ）ラインＹの
電流が増大し、トランジスタＴ１が導通ずれば（・ｌ・
）電流は変化しない。

従って、読取増幅器は、不明の大きな直流電流に重畳さ
れた小さな変動に感応しなければならない。

最初の実施例におけるセルの読取りは、トランジスタの
コレクタに接続したダイオードによって公知のように行
なうこともできる。

【図面の簡単な説明】

第１図は公知のフリップフロップ・メモリセルの回路図
、第２図は本発明に係るフリップフロップ・メモリセル
の回路図、第３図は本発明に係るメモリセルの一部の平
面図、第４図は第３図に示すデバイスのＩＶ−ＩＶ線断
面図、第５図は本発明に係るメモリマトリックスの他の
実施例の一部の平面図、第６図は第５図に示すデバイス
のＶＩ−Ｖｌ線断面図、第７図は本発明の他の実施例に
基づくメモリの一部の回路図、第８図は第１図の回路図
に基づくメモリの一部の平面図、第９図は第８図に示す
デバイスのｌＸ−１）Ｉｎ線断面図、第１０図は第８図
に示すデバイスのＸ−Ｘ線断面図、第１１図〜第１３図
は第８図に示すメモリに用いられるトランジスタの製造
段階の断面図、第１４図は本発明に係るメモリセルのさ
らに他の実施例の平面図である。 １・・・・・・ベース領域、２・・・・・・コレクタ領
域、３・・・・・・負荷素子、４・・・・・・電源ライ
ン、５，６・・・・・・エミッタ領域、γ・・・・・・
ワードライン、８，９・・・・・・書込／読取ライン、
１０，１１・・・・・・ダイオード、１２゜４５・・・
・・・半導体本体、１３・・・・・・Ｐ形すブストレー
ト、１４・・・・・・エピタキシャル層、１５・・・・
・・上側表面、１６・・・・・・島、１１・・・・・・
絶縁領域、１８，５０・・・・・・Ｎ形埋込層、１９・
・・・・・Ｎ形コレクタ接点領域、２０・・・・・・Ｐ
形表面領域、２１．２２，５２・・・・・・Ｎ形表面領
域、２３，５４・・・・・・酸化物層、２４，２γ。 ６１・・・・・・導体トラック、２５，３１．５８・・
・・・・ＰＮ接合、２６・・・・・・コレクタ接続部、
２８．２９・・・・・・読取／書込ライン、３０・・・
・・・交差接続部、４０ｊ４１・・・・・・電流源、４
２，４３・・・・・・読取手段、５５．６２・・・・・
・窓、６５・・・・・・寄生Ｐ−Ｎ接合、６Ｂ・・・・
・・マスキンク層。

Claims (1)

1. 【特許請求の範囲】 １ ベース領域とコレクタ領域とを交差結合した２個の
   トランジスタを有する半導体本体を具えた、前記コレク
   タ領域をダイオードを有する負荷素子に接続した、静的
   メモリに多数集積されるメモリセルを有する半導体デバ
   イスにおいて、前記負荷素子がＰ−Ｎダイオードを具え
   、このダイオードのアノード領域およびカソード領域の
   少なくとも一方を多結晶シリコンとし、前記トランジス
   タのコレクタ領域を、これらコレクタ領域と同じ導電形
   の前記ダイオードの領域に導電的に接続したことを特徴
   とする半導体デバイス。 °２、特許請求の範囲第１項に記載の半導体デバイスに
   おいて、前記ダイオードの電流−電圧特性が、指数項（
   −ｇＭ−）を有し、ここにｑは基本電荷量、ｋＴ ｋはボルツマン定数、Ｔは絶対温度であり、ｍは室温で
   動作中に少なくとも１５０ ｍＶの電位差が前記コレク
   タ間に存在するような値とすることを特徴とする半導体
   デバイス。 ３ 特許請求の範囲第２項に記載の半導体デバイスにお
   いて、前記コレクタ間の電位差が１５０〜５００ ｍＶ
   であるダイオードを用いることを特徴とする半導体デバ
   イス。 ４ 特許請求の範囲第２項または第３項に記載の半導体
   デバイスにおいて、前記ｍを少なくとも約１．３とした
   ことを特徴とする半導体デバイス。 ５ ％許請求の範囲第２項に記載の半導体デバイスにお
   いて、量ｍを少なくとも約１．５に好適には少なくとも
   約２としたことを特徴とする半導体デバイス。 ６ 特許請求の範囲第１項から第５項のうちのいずれか
   一項に記載の半導体デバイスにおいて、前記Ｐ−Ｎ接合
   の両側におけるダイオードを、多結晶シリコン物質によ
   り構成したことを特徴とする半導体デバイス。 １ 特許請求の範囲第１項から第３項のうちのいずれか
   一項に記載の半導体デバイスにおいて、前記アノード領
   域およびカソード領域の一方のみを多結晶シリコン物質
   とし、他方の領域を前記半導体本体の単結晶部分により
   少なくともほぼ形成し、前記ダイオードの他方の単結晶
   領域内のドーピング濃度を、前記ダイオードの多結晶領
   域内のドーピング濃度よりも高くしたことを特徴とする
   半導体デバイス。 ８ ％許請求の範囲第７項に記載の半導体デバイスにお
   いて、前記ダイオードの単結晶領域内のドーピング濃度
   を、前記多結晶領域内のドーピング濃度の少なくとも約
   １０倍としたことを特徴とする半導体デバイス。 ９ 特許請求の範囲第１項から第８項のうちのいずれか
   一項に記載の半導体デバイスにおいて、前記トランジス
   タのコレクタを、負荷素子として機能する前記ダイオー
   ドを経て第１電源ラインに接続し、前記エミッタ領域を
   第２電源ラインに接続したことを特徴とする半導体デバ
   イス。 １０特許請求の範囲第９項に記載の半導体デバイスにお
   いて、前記各トランジスタが、読取／書込ラインに接続
   された第２エミツタ領域を具えることを特徴とする半導
   体デバイス。 １１ 特許請求の範囲第９項または第１０項に記載の半
   導体デバイスであってかつメモリセルのマトリックスシ
   ステムを具える半導体デバイスにおいて、各メモリセル
   に対する半導体本体が、並置され相互に絶縁された２つ
   の１導電形表面隣接島状領域を具え、これら島状領域の
   下側を第２導電形のサブストレートによって取囲み、ト
   ランジスタのコレクタ領域をそれぞれ形成する前記島状
   領域は、関連するトランジスタのベース領域を形成する
   第２導電形の表面領域を有し、トランジスタの前記エミ
   ッタ領域を形成する１導電形の表面領域を少なくとも有
   し、前記半導体本体の表面を、第２導電形の多結晶シリ
   コンのトラックを有する絶縁層で被覆し、このトラック
   を前記Ｐ−Ｎ接合および前記絶縁層内の窓を経て、前記
   トランジスタのコレクタ領域に接続したことを特徴とす
   る半導体デバイス。 １２特許請求の範囲第１１項に記載の半導体デバイスに
   おいて、前記多結晶シリコンのトラックは、前記コレク
   タ領域の接点窓上に設けられ、これらコレクタ領域と共
   に、多結晶シリコン物質と単結晶物質との間にほぼ前記
   Ｐ−Ｎ接合に一致する接合を形成することを特徴とする
   半導体デバイス。 １３特許請求の範囲第１２項に記載の半導体デバイスに
   おいて、前記接点窓の領域で、前記コレクタ領域が１導
   電形の高ドープ表面領域を有し、この表面領域は、この
   表面領域を取囲むコレクタ領域部分よりも高いドーピン
   グ濃度を有することを特徴とする半導体デバイス。 １４特許請求の範囲第１２項または第１３項に記載の半
   導体デバイスにおいて、前記多結晶シリコン上に、少な
   くとも前記コレクタ領域の接点窓上に、金属トラックを
   設けたことを特徴とする半導体デバイス。 １５特許請求の範囲第１１項に記載の半導体デバイスに
   おいて、前記絶縁層内の接点窓の領域で、前記トランジ
   スタのコレクタ領域を、１導電形の多結晶シリコンのト
   ラック部分に導電的に接続し、このトラック部分が、前
   記Ｐ−Ｎ接合を経て、前記接点窓のそばに位置する第２
   導電形の部分に移り変わることを特徴とする半導体デバ
   イス。 １６特許請求の範囲第１項から第８項のうちのいずれか
   一項に記載の半導体デバイスにおいて、各トランジスタ
   が、前記他方のトランジスタのエミッタ領域に接続され
   たエミッタ領域のみを有し、前記コレクタ領域を、負荷
   素子として機能する前記Ｐ−Ｎダイオードを経て別個の
   読取／書込ラインに接続したことを特徴とする半導体デ
   バイス。 １７％許請求の範囲第１６項に記載の半導体デバイスで
   あってかつ行および列に配夕１ルたメモリセルの表面隣
   接マ） ＩＪラックス有する半導体デバイスにおいて前
   記表面が、メモリセルのそれぞれ行および列においてＰ
   −Ｎ接合に接続された前記読取／書込ラインを形成する
   交差導体トラックのシステムを有することを特徴とする
   半導体デバイス。 １８％許請求の範囲第１１項に記載の半導体デバイスに
   おいて、前記トランジスタを、表面を見て、各トランジ
   スタのベース領域がコレクタ領域の下側に位置しエミッ
   タ領域がベース領域の下側に位置する逆トランジスタに
   より形成し、前記半導体本体が、この半導体本体内を行
   または列に平行に延在し、同じ行または列に属するトラ
   ンジスタの共通エミッタ領域を形成する第１導電形の多
   数の並置され相互に分離された細条状領域を有すること
   を特徴とする半導体テバイス。 １９特許請求の範囲第１γ項または第１８項に記載の半
   導体デバイスにおいて、前記半導体本体の表面が、トラ
   ンジスタの領域で窓を有する絶縁層を有し、これら窓は
   、トランジスタのベース領域を決定し、多結晶シリコン
   層によって覆われており、この多結晶シリコン層は窓内
   であって前記絶縁層上にデポジットされベース領域と同
   じ導電形であり、コレクタ領域を、導電形がドーピング
   によって変化された絶縁層上に延在する部分の下側に設
   け、導電形がドーピングによって変化されない部分と前
   記Ｐ−Ｎ接合を形成することを特徴とする半導体デバイ
   ス。 ２、特許請求の範囲第１９項に記載の半導体デバイスに
   おいて、各メモリセル内のコレクタ領域トベース領域と
   の間の交差接続部を多結晶シリコン層の部分によって形
   成し、この多結晶シリコン層内に、上側金属層によって
   短絡される半導体装置イス。