JPS5842559B2 - メモリセル - Google Patents

Description

【発明の詳細な説明】 本発明は半導体メモリ、特にマーシトトランジスタ（ｍ
ｅｒｇｅｄ ｔｒａｎｓｉｓｔｏｒ）を使用してかり縮
小寸法のランダムアクセス読取−書込メモリに構成出来
るメモリセルに関する。

技術の現状は、ＭＯ８記憶装置の実装密度に近いバイポ
ーラ配列を達成し得るような縮小寸法の読取−書込ラン
ダムアクセスメモリセル中にマーシトトランジスタを採
用している。

斯様なコンパクトなバイポーラメモリセルにするための
鍵は通常の抵抗性負荷の代わりに使用され逆作動すなわ
ちコレクターアップフリップフロップトランジスタ（ｉ
ｎｖｅｒｓｅｌｙ ｏｐｅｒａｔｅｄ、ｏｒ ｃｏｌｌ
ｅｃｔｏｒ−ｕｐ、 ｆｌｉｐ−ｆｌｏｐ ｔｒａｎｓ
ｉｓｔｏｒｓ）に電流を給電する電流注入トランジスタ
を使用することである。

この種のコンパクトなバイポーラメモリセルについては
文献「エレクトロニクス（Ｅｌｅｃｔｒｏｎｉｃｓ ）
Ｊ２月１４日、１９７２、頁８３〜８６に記載のシーク
フリートケイ・ウイードマン（Ｓ ｉｅｇｆｒｉｅｄ
Ｋ。

Ｗｉ ｅｄｍａ ｎ ） ｈよびホルストエツチ・ベル
カー（Ｈｏｒｓｔ Ｈ，Ｂｅｒｇｅｒ）著の「スーパー
インチグレイテッド メモリ シエアズ ファンクショ
ンオン デイフユーズド アイランド（Ｓｕｐｅｒ−ｊ
ｎｔｅｇｒａｔｅｄ Ｍｅｍｏｒｙ ５ｈａｒｅｓ Ｆ
ｕｎｃｔｉｏｎｓｏｎ Ｄｉｆｆｕｓｅｄ ｌ５ｌａｎ
ｄｓ）Ｊに記載されている。

この文献に開示されているメモリセルの欠点の一つは、
２対のマーシト トランジスタを具えるフリップフロッ
プまたは双安定装置にアクセスを行なうために２個の結
合トランジスタを必要とすることである。

従って、２個の結合トランジスタ、２個の電流注入トラ
ンジスタｐよび２個の逆作動フリップフロップトランジ
スタすなわち全体として６個のトランジスタが必要であ
る。

その上、セルにアクセスを行なうために電力ラインを含
めて４個のラインが必要である。

さらに小形のセルを達成するためにはトランジスタの個
数釦よびアクセスラインの個数の両者を低減することが
望ましい。

上述した従来のセルの他の欠点は、ビット数が４に、％
−よびそれ以上の大形配列の場合には、ある選択された
セルへの情報の書込みが情報の読取りを行なっている時
間期間に可能であるような動作をすることにある。

この異常な状態は記憶セルを読取−書取ラインに結合さ
せている結合トランジスタを多数有している大形配列に
生じ得る。

その理由はこれら結合トランジスタが選択されたセルを
その他方の状態にフリップ作動させるほど大電流を読取
−書込ラインから引き出し得るからである。

この情況を書込動作期間に選択されたセルは読取−書込
ラインに電流を供給しくｓｏｕｒｃｉｎｇ ）他方選択
されないセルが同一ラインからの電流を減流している（
ｓｉｎｋｉｎｇ）という点を留意することによって説明
することが出来る。

小形配列の場合には、選択されたセルのこの供給電流は
選択されないセルの減流電流よりも優勢であるが、大形
配列の場合には選択されないセルの減流電流が選択され
たセルの供給電流よりも優勢でありこの選択されたセル
をその他方の状態すなわち書込動作へとフリップ作動さ
せる。

本発明によれば、メモリセルは ａ）ｉｆ、第２ふ・よび第３アドレスラインと、ｂ）各
々がベース、エミッタ釦よびコレクタｉ子を有し、それ
らのベース端子をそれらのコレクタ端子に交差結合して
第１ふ・よび第２結合点を形成し卦よびそれらのエミッ
タ端子を前記第１アドレスラインに接続した第１釦よび
第２スイツチングトランジスタと、 Ｃ） ベース、工□ツタ釦よびコレクタ端子を有し、
そのベース端子を前記第１アドレスラインに接続し、そ
のエミッタ端子を前記第２アドレスラインに接続し卦よ
びそのコレクタ端子を前記第１結合点に接続した第１ソ
ーストランジスタと、ｄ） ベース、エミッタ釦よび
コレクタ端子を有し、そのベース端子を前記第１アドレ
スラインに接続し、そのエミッタ端子を前記第３アドレ
スラインに接続し卦よびそのコレクタ端子を前記第２結
合点に接続した第２ソーストランジスタとを具えるメモ
リセルにかいて、さらにダミーラインと、該ダミーライ
ン釦よび前記第１督よび第２アドレスライン間に接続さ
れ前記メモリセルの状態を検知するための検知装置とを
含み、該検知装置はダミートランジスタを含み、このダ
ミートランジスタはベース、エミッタ釦よびコレクタ端
子を有しそのベースｐよびコレクタ端子を前記第１アド
レスラインに接続し釦よびソノエミッタ端子を前記ダミ
ーラインに接続シ、釦よび前記検知装置はさらに前記第
３アドレスラインと前記ダミーラインとの間に接続させ
た１個の差動増幅器を含むことを特徴とする。

このメモリセルはダミーライン、ダミートランジスタち
・よびメモリセルの状態を検知するための差動増幅器を
備えて釦り、このようなダミートランジスタを使用して
いることにより、メモリセルの高速読取を与えることが
できる。

さらに本発明によればメモリは ａ）所定の方向に延在している複数個のアドレスライン
対を具え、各アドレスライン対は第１アドレスライン釦
よび第２アドレスラインを含み、ｂ）さらに前記アドレ
スライン対の各々に対し１個とした同じ複数個の第３ア
ドレスラインを具え、これら第３アドレスラインは前記
所定の方向を横切る方向に延在しおよび前記アドレスラ
イン対とで複数個のアドレスライン群を形成し、これら
アドレスライン群の各々は前記第１、第２および第３ア
ドレスラインの各々を１個含み、Ｃ）さらに前記アドレ
スライン群に隣接して配置しこれら群と相互接続した複
数個のメモリセルを具え、前記アドレスライン群の各１
個に対し１つのメモリセルがありおよび各メモリセルは
夫々異なるアドレスライン群を接続され、前記メモリセ
ルの各々は、 イ）各々がベース、エミッタ釦よびコレクタ端子を有し
、それらのベース端子をそれらのコレクタ端子に交差結
合して第１釦よび第２結合点を形成し釦よびそれらのエ
ミッタ端子を前記第１アドレスラインの１個に接続した
第１ｐよび第２スイツチングトランジスタと、口）ベー
ス、エミッタ卦よびコレクタ端子を有し、そのベース端
子を前記１個の第１アドレスラインに接続し、そのエミ
ッタ端子を前記第２アドレスラインの１個に接続しおよ
びそのコレクタ端子を前記第１結合点に接続した第１ソ
ーストランジスタと、 ハ）ベース、エミッタ釦よびコレクタ端子を有し、その
ベース端子を前記１個の第１アドレスラインに接続し、
そのエミッタ端子を前記第３アドレスラインの１個に接
続しふ−よびそのコレクタ端子を前記第２結合点に接続
した第２ソーストランジスタとを 具えるメモリに釦いて、さらにダミーラインと、該ダミ
ーライン、複数個の前記第１アドレスライン釦よび複数
個の前記第２アドレスライン間に接続され前記メモリセ
ルの状態を検知するための検知装置とを含み、該検知装
置は複数個のダミートランジスタを含み、これら各ダミ
ートランジスタはベース、工□ツタｐよびコレクタ端子
を有しそのベースおよびコレクタ端子を前記第１アドレ
スラインの１つに接続しｐよびそのエミッタ端子を前記
ダミーラインに接続し、釦よび前記検知装置はさらに複
数個の差動増幅器を含み、該差動増幅器の各々を前記第
３アドレスラインの１つと前記ダミーラインとの間に夫
々接続させたことを特徴とする。

このメモリはダミーライン、（メモリセル−行尚り１個
の）ダミートランジスタ釦よびアドレッシングされたセ
ルの状態を検出するための差動増幅器を備え、このダミ
ートランジスタと差動増幅器とを使用していることによ
りメモリセルの高速読取を実現することができる。

メモリセルの各列を１つの第３アドレスライン（Ｙアド
レスライン）に接続し、これら第３アドレスラインの全
てをマルチプレクシング手段を介して単一の差動増幅器
に接続してもよいし或いは専用の個別の差動増幅器に夫
々直続接続してもよく、この後者の接続状態では各第３
アドレスライン毎に１個の差動増幅器を設ける必要があ
る。

以下、図面により本発明の実施例につき説明する。

第１図は本発明の特徴を具体化したバイポーラメモリセ
ル１０の概要を示す回路図である。

このメモリセル１０は４個のトランジスタ１２，１４゜
１６．１８と３個のアクセスラインすなわち以下アドレ
スラインと称せられるライン２０，２２゜２４とを具え
る。

さらに図にはアドレスラインではなくむしろ出力回路の
一部分であり以下ダミーラインと称せられる第４ライン
２６を示しである。

一対のライン２０，２２はＸアドレスラインであり、第
３ライン２４はｙアドレスラインである。

従って、ｋ個の水平列と同様にに個の垂直桁で配列した
マ） ＩＪラックス列のメモリセル１０には各各に個の
水平方向に延在している２個のＸアドレスライン２０，
２２と同様にに個の垂直方向に延在しているｙアドレス
ライン２４とがある。

以下の説明の便宜のために、これら２個のＸアドレスラ
インのうちライン２０を上側Ｘアドレスラインと称し、
捷たライン２２を下側Ｘアドレスラインと称して区別す
る。

一対のトランジスタ１２．ｔ５−よび１４はスイッチン
グ又はフリップフロップ装置として機能し、他方の一対
のトランジスタ１６釦よび１８はスイッチングトランジ
スタ１２および１４に電力を供給する電流源として機能
しおよびアクセスまたは結合手段としてこれによりアド
レスライン２０゜２２．２４とスイッチングトランジス
タ１２卦よび１４との間でデジタル情報を伝達する手段
として［する。

説明を容易にするためにトランジスタ１６釦よび１８を
ソーストランジスタと称する。

２個のスイッチングトランジスタ１２釦よび１４のエミ
ッタを下側Ｘアドレスライン２２に直接共通に接続する
。

この接続点を共通結合点と称し得る。

スイッチングトランジスタ１２卦よび１４のコレクタお
よびベースを２個の追加の結合点２８釦よび３０で交差
結合する。

ｙアドレスライン２４と下側Ｘアドレスライン２２との
間でソーストランジスタ１６を一方のスイッチングトラ
ンジスタ１２のベースと直列に接続し、上側釦よび下側
Ｘアドレスライン２０゜２２０間で他方のソーストラン
ジスタ１８を他方のスイッチングトランジスタ１４のベ
ースと直列に接続する。

特に、ソーストランジスタ１６はそのベースを下側アド
レスライン２２に直接接続し、そのエミッタをｙアドレ
スライン２４に直接接続し釦よびそのコレクタを一方の
結合点３０に直接接続している。

他方のソーストランジスタ１８はそのベースを下側Ｘア
ドレスライン２２に直接接続シ、その工□ツタを上側Ｘ
アドレスライン２０に直接接続し訃よびそのコレクタを
他方の結合点２８に直接接続している。

本発明のメモリセルの重要な特徴の一つは４個ｆｆのト
ランジスタと３個だけのアドレスラインが存在すること
にある。

これは上述したような多くの機能を果すソーストランジ
スタ１６および１８を有することによって釦よびメモリ
セル選択のための手段を提供し並びにスイッチングトラ
ンジスタ１２．！、−よび１４に電力を供給するという
多くの機能を果すアドレスライン２０ 、２２ 、２４
を有することによって、成し遂げることが出来るメモリ
セルは最少個数のラインすなわち１個のＸアドレスライ
ンと１個のｙアドレスラインを採用しており、これらを
任意のＸｉ−よびｙアドレッシング動作に使用して書込
動作期間にセルの状態を変えることが出来る。

これを成し遂げる一方法は書込動作の期間にマ） ＩＪ
ラックスメモリセルに供給する電流を割り当てて他のい
ずれのセルの状態を乱すことなく選択されたセルのみに
書込みを行なうようにすることである。

セルに選択を確実に適切に行なうためには、電流利得の
限定範囲捷たはセルに電力を供給するため定められた電
流比と関係するβ値を定めることが必要である。

定める必要のある主要な基準はＸあ−よびｙアドレスラ
インで供給される電流の比が２個の選択されたラインを
除いたアドレスラインの全ての交差対土のスイッチング
トランジスタのβよりも小さい必要があることｐよびこ
の２個の選択されたライン上では電流比はβよりも大き
い必要があることであり、このため任意の選択されない
セルの状態に影響を及ぼすことなく選択されたセルを所
望の状態へとしいることが出来る。

予備状態（スタンバイコンディション） メモリセル１０の動作の理解に当り、先ずセル１０が予
備状態にありしかも予備ソース電流Ｉｓを上側Ｘアドレ
スライン２０からソーストランジスタ１８へ供給し、同
様な予備ソース電流Ｉｓをｙアドレスライン２４からソ
ーストランジスタ１６へ供給するとする。

！た、下側Ｘアドレスライン２２には基準電圧レベルＶ
ＲＢＦよりもわずかに上の、例えば基準電圧レベルＶＲ
Ｆ３Ｆよりも１００ないし２００ミリボルト高い好適な
低い正の電圧を供給するとする。

今、ソーストランジスタ１８からの予備ソース電流■ｓ
がスイッチングトランジスタ１４のベースに達すると、
その場合には他方のソーストランジスタ１６からの予備
ソース電流Ｉｓの全てがこの同じトランジスタ１４のコ
レクタに流れ他方のスイッチングトランジスタ１２には
電流は流れない。

すなわち、トランジスタ１４がオンとなりトランジスタ
１２がオフとなる。

これとは逆に、ソーストランジスタ１６からの予備ソー
ス電流Ｉｓの全てがスイッチングトランジスタ１２０ベ
ースに達すると、その時には、ソーストランジスタ１８
からの予備ソース電流Ｉｓの全てがスイッチングトラン
ジスタ１２のコレクタに流れ、スイッチングトランジス
タ１４には電流は流れない。

その時にはトランジスタ１２はオンとなりトランジスタ
１４はオフとなる。

書込動作 スイッチングトランジスタ１４がオンで、あると、この
トランジスタはそのコレクタ回路に予備ソース電流Ｉｓ
のβ倍寸での電流を引き出すことができ、他方のスイッ
チングトランジスタ１２がオンであると、このトランジ
スタは同様にそのコレクタ回路に予備ソース電流Ｉｓの
１倍１での電流を引き出すことが出来る。

ここで使用されるように、ソーストランジスタと合体さ
れる■２Ｌスイッチングトランジスタのβすなわち有効
電流利得はメジヤード（ｍｅａｓｕｒｅｄ）ＮＰＮスイ
ッチングトランジスタのコレクタアップ電流利得（ｃｏ
ｌｌｅｃｔｏｒ ｕｐ ｃｕｒｒｅｎｔ ｇａｉｎ）で
あり、一方うチラルＰＮＰソートトランジスタはそのＰ
領域を有し、これはＮＰＮ）ランジスタから分離されて
いるがエピタキシャル層に短絡シている（ＮＰＮ工□ツ
タ釦よびＰＮＰベース）。

従って、ＮＰＮスイッチングトランジスタの電流利得は
ラテラルＰＮＰ）ランジスタへ注入される電流に基づき
低減する。

との書込動作の説明にかいてはスイッチングトランジス
タ１２卦よび１４は同一のβすなわち有効電流利得を有
するものとする。

今、スイッチングトランジスタ１４がオンにあり、これ
はそのコレクタ回路にβＸＩ８の電流を流すことのみ出
来る場合には、β×Ｉｓの過剰の電流がオンにあるスイ
ッチングトランジスタ１４のコレクタ回路に供給される
場合には、この過剰Ｎ流が他方のトランジスタ１２のベ
ースに流レテこれをオンとし最終的にソーストランジス
タ１６釦よび１８からの電流の全てがトランジスタ１２
を経て流れ、トランジスタ１４を経て電流は流れなくな
ってこのトランジスタ１４をオフにしてし１う。

上述のプロシージャは、例えばトランジスタ１２をオン
としトランジスタ１４をオフとすることによってメモリ
セルに「１」を書込むという書込動作を表わしている。

この場合、オンにあるトランジスタ１４にこのトランジ
スタが処理し得る以上の電流を供給しこれによりトラン
ジスタ１２をオンにさせこれにより今度はトランジスタ
１４をオフにさせることによってメモリセル１０に書込
みを行なった。

この説明の目的のために、トランジスタ１２がオンにあ
りトランジスタ１４がオフにある時に「月がセルに記憶
されるものとする。

上述した処から明らかなように１．値Ｉｓの電流を上側
Ｘアドレスライン２０に供給することによりｐよびβＸ
ＩＳよりも大きい値の電流をＸアドレスライン２４に供
給することによりある選択されたメモリセル１０に書込
みを行なうことが出来ること明らかである。

しかしながら、値Ｉｓの電流をマトリックスの各Ｘアド
レスラインに供給し釦よびβ×■ｓよりも大きい値の電
流を選択されたＸアドレスラインに供給すると、この選
択されたＸアドレスラインに沿う各セルに書込みが行な
われる。

選択されなかったセルに対する書込みを阻止すると共に
これら選択されなかったセルにＸアドレスツインから値
Ｉｓの予備ソース電流を供給するには、選択されたＸア
ドレスラインからの電流をβＸＩＳ以下のある値に低減
することが必要であるがこの場合には尚も予備ソース電
流Ｉｓよりもあるファクタｎ倍だけ大きいｙアドレス電
流を供給することが必要である。

数学的に云えば、ｎＩｓ〈βＩｓ−またはｎ〈βである
。

さらに書込みのためのある特定のセルを選択するために
、選択されたＸアドレスラインの電流をあるファクタだ
け減少させて選択されたＸアドレスラインの電流のβ倍
の電流よりも大きい書込み電流を選択されたＸアドレス
ラインに得ることが必要である。

選択されたｙラインと同様に、選択されたＸライン電流
を予備電流とあるファクタｍで関係付けることが出来る
。

ここで」〉８捷たはｍ〈βとする。ｒｒＪ’ 従って、ｎＩ。

がＸアドレスラインに対する書込型ｓ 流であり、−がＸアドレスラインに対する書込型ｓ 流であると、その場合にはｎＩ３＋面＞β釦よびｎｍ＞
βである。

ｎｉ−よびｍに関する制限は同じであるので、簡単化し
得るが、必らずしもｎ−ｍとする必要はない。

第２図は予備動作期間にかける４×４７） ＩＪラック
スＸｉ−よびＸアドレスラインの電流供給コンディショ
ンを示し、第３図は書込動作期間にかけるｘ、％−よび
Ｘアドレスラインの電流供給コンディ＋ ジョンを示す。

電圧レベルＶＲＥＦは基準電圧レベルＶＲＥＦよりもわ
ずかに高い例えば１００〜２００ミリボルト高い電圧を
示す。

これら図は上述した説明を要約したものであり、自明な
ことである。

予備動作期間には、全てのＸアドレスライン２０釦よび
Ｘアドレスライン２４はほぼ同じ予備電流Ｉｓをマトリ
ックスのセルに供給すると云える。

「１」の書込動作期間には、選択されたＸアドレｓ スライン２０は−の書込電流を供給し、選択されたＸア
ドレスライン２４はｎＩｓの書込電流を供給し、選択さ
れなかったＸアドレスラインの全ては同じ予備ソース電
流Ｉｓを供給する。

従って、論理値「１」を記憶する必要がある場合には、
トランジスタ１２がオンになる。

これに対し、「ｏ」の書込動作期間には、選択されたＸ
アドレスライン２０はｐＩｓの書込電流を供給し、選択
されたｓ Ｘアドレスライン２４は一〇書込電流を供給し、選択さ
れなかったｘ釦よびＸアドレスラインの全ては同じ予備
ソース電流Ｉｓを供給する。

ここで上述したｎｉ−よびｍの場合と同様に、ｒ Ｌ−
よびｐをｒくβふ・よびｐくβでｒｐ＞βのようなファ
クタとする。

従って、論理値「Ｏ」を記憶する必要がある場合にはト
ランジスタ１４がオンとなる。

次に与える不等式は明らかである二不等式は類似してい
るので、ｎ ＝ｍ−ｐ ＝ ｒととることによって全て
の書込動作に対して同一ファクタを使用することが可能
である。

従って、適当な書込動作に対する不等式は ｎ２〉β釦よびｎ〈β 読取動作 第４図につき読取動作を説明する。

マ） ＩＪラックスメモリセル１０に記憶したデータを
読取るため、各ｙアドレスライン２４は予備状態にかけ
る場合と同じくこれに供給される予備ソース電流Ｉｓを
有する。

予備状態と変わっている点は、選択された下側Ｘアドレ
スライン２２はその電圧し＋ ベルＶＲＥＦを１００〜２００ミリボルトだけ減少した
電圧レベルＶＲ，ＥＦを有すること、選択された上側Ｘ
アドレスラインには一層大きい電流■ＲＥＡＤを供給す
るとと釦よび選択されない上側Ｘアドレスラインには低
い電流ＩＳを供給することである。

これら電流を選定してセルへの供給電流をほぼ平衡状態
に保持する。

一般に、使用出来る読取信号に関してはＩ は全て
の■８電流の和よりもＥＡＤ 大きいことが必要である。

その正確な値は選択された下側Ｘアドレスラインで使用
される電圧減少に依存する。

選択された下側Ｘアドレスライン２２を前にはある基準
電圧レベルＶＲＥＦよりも１００〜２００ミリボルト高
いレベルに保持していたが、今はこれを基準電圧レベル
ＶＲＢＦに低減している。

例えば、基準電圧レベルＶＲＢＦが１ボルトとすると、
選択された下側アドレスラインを１ボルトに低減し、選
択されない全ての下側Ｘアドレスラインを１．１ないし
１．２ボルトという高い電位に維持することになる。

これら特定の電圧値は一例にすぎず、説明のために与え
られたものである。

電圧の他の絶対値を使用することが出来るが、最良動作
のためには、電圧差は１００〜２００□リボルトの範囲
内となるのが普通である。

選択された下側Ｘアドレスライン２２の電圧を所定量だ
け低減するとき、そのライン２２に接続した各セル１０
に影響を及ぼしてし１う。

選択されたライン２２に接続している各セル１０のソー
ストランジスタ１６はそのベースを下側Ｘアドレスライ
ンに接続されてふ・す、ベース電圧を低減するとエミッ
タ電圧も約同量だけ低減する。

選択された下側Ｘアドレスライン２２に接続したソース
トランジスタの全ては他のソーストランジスタ１６より
も多くの電流をｙアドレスライン２４から引き出す。

下側Ｘアドレスライン上での１００ないし２００ミリボ
ルトの電圧低減により、所定のｙアドレスライン２４に
沿う選択されたソーストランジスタ１６がそのライン２
４によって供給された電流の５０％以上を確実に引き出
すことになる。

さて、ある選択されたセル１０中のスイッチングトラン
ジスタ１４０オンオたはオフ状態を検知することが必要
である。

このスイッチングトランジスタ１４の状態によってソー
ストランジスタ１６が影響されるので、所定のｙアドレ
スライン２４を選択してソーストランジスタ１６の導電
率の差を請判ることによってこの検知を行なうことが出
来る。

スイッチングトランジスタ１４がオン状態である時、選
択された下側Ｘアドレスライン２２と選択されたｙアド
レスライン２４との間の電圧すなわちソーストランジス
タ１６のエミッターベースダイオード電圧はスイッチン
グトランジスタがオフ状態にある時よりも低い。

しかしながら、この電圧差はこのソーストランジスタの
工□ツターペースダイオード電圧の微小パーセントにす
き゛ないかもしれず従って検出が困難であるかもしれな
い。

従って、ソーストランジスタ１６のエミッターベースダ
イオード電圧を検知するよりはむしろ選択されたｙアド
レスライン２４とダミーライン２６との間の電圧を比較
することが好ましい。

ダミーライン２６をダミートランジスタ３２に接続し、
このトランジスタはスイッチングトランジスタ１４がオ
ンにある時ダミートランジスタ１６の動作をシュミレー
ト作動する。

云い換えれば、これはコレクタ釦よびベースが短絡回路
となった時ソーストランジスタ１６をシュミレイト作動
する。

従って、ダミートランジスタ３２はそのエミッタをダミ
ーライン２６に接続し、そのベースおよびコレクタを下
側Ｘアドレスラインに一緒に接続する。

今、ｙアドレスライン２４とダミーライン２６との間の
電圧差が高速読取を与える。

ｙアドレスライン２４と、ダミーライン２６との間に接
続した差動増幅器３４は出力端子３６のデータを読取る
ための好適な装置を提供する。

第４図はメモリセル１０のマトリックスと読取期間のラ
インの状態とを示す図である。

ダミーライン２６を下側Ｘアドレスライン２２の各々に
供給させたマトリックスの一側に位置させた場合を示し
ている。

ｙアドレスライン２４の各々を図示のように同時読取の
ためその専用の個別差動増幅器３４に結合するか捷たは
選択読取のため単一の差動増幅器３４にマルチプレクス
結合する。

読取動作期間にｙアドレスライン電流のほとんどを選択
されたＸアドレスライン２２のセルに供給するので、平
衡を失なった状態の電流に基づいてセルが書込１れない
ようにＸアドレスライン電流を調節する必要がある。

次にＸアドレスライン２０に電流を自動的に再分配する
回路につき説明する。

第５図に示すように、共通のＸアドレスライン電流源３
８は複数個の分離トランジスタ４０のエミッタの各々の
電流を並列に供給する。

これら分離トランジスタはＸアドレスライン２０釦よび
２２の各対に対して１偏設けである。

各分離トランジスタ４０のコレクタをその夫々の上側Ｘ
アドレスライン２０に接続し、ベースを下側Ｘアドレス
ライン２２に一定直流電圧源３９を経て接続する。

従って、選択された下側Ｘアドレスライン２２の電圧を
低減させた時ｙアドレスライン２４に接続したソースト
ランジスタ１６が一層多くの電流を流すと同様な方法で
、分離トランジスタ４０は共通電流源３８から一層多く
の電流を選択された上側Ｘアドレスライン２０釦よびこ
れに接続したソーストランジスタ１８に向け、従っであ
る選択されたセル１０の両ソーストランジスタ１６釦よ
び１８への電流を平衡させる。

このＸアドレスライン２０を書込動作のために選択した
時には勿論第５図の回路を減結合するか又はその効果を
変更させる。

電圧減３９は零に等しいか又はそれよりも大きい任意の
電圧にし得る。

これを０．２Ｖｔたはそれ以上の電圧に設定しよって分
離トランジスタ４０が深い飽和を回避するようにするこ
とが好適であろう。

この電流分配機能を実現する多くの回路を設けることが
出来る。

第５図と同じ機能を有する簡単な回路を第６図に示す。

ここでＰＮＰ）ランジ゛スタ４０を使用する代わりにト
ランジスタ６４ｐよび６６で形成した複合ＰＮＰ）ラン
ジスタを使用している。

電圧源３９を、トランジスタ６６０ベースに直列に接続
した２個のダイオード６８釦よび７０と一層高い電位（
例えば５■の給電圧）の電圧源Ｖ。

Ｃにトランジスタのベースを接続した抵抗７２とを使用
することによって、達成する。

電流軸が常に電流■８よりもはるかに太きいように抵抗
７２を選定する限り、比較的一定の電圧がこれら２個の
ダイオードの両端間に存在して電圧源の効果を達成する
。

以下に示す表を参照して６４Ｘ６または４に配列に対す
る動作コンディションの一例につき説明する。

電流は総合ライン電流釦よびセル当りのソース電流の両
者として与える。

上述の表から、前述したこの実施例の場合には各スイッ
チングトランジスタ１２釦よび１４は７〈β〈４９の範
囲内のβが必要となることが判かる。

書込電流を変えることによって、他のβ範囲を使用する
ことが出来る。

例えば、書込電流を選択してトランジスタ１４をオンと
した時ｙ書込電流が予備電流の５倍の電流であり釦よび
Ｘ書込電流が予備電流の１倍の電流であると、その時に
はβの受容可能範囲は５くβ（２５である。

従って広い範囲の装置パラメータが可能である。

メモリセル１０のレイアウトの代表例を第７図１よび第
８図に示す。

Ｐ型基板４１中に互いに分離した埋込拡散炉領域２２ａ
によって下側Ｘアドレスライン２２を設ける。

この埋込領域２２ ａの幅は２個のセル１０にわたるも
のである。

この埋込領域２２ａの直ぐ上にＮ形エピタキシャル層ま
たは領域４２があり、その中に酸化分離領域４４を成長
し得る。

酸化分離領域４４はエピタキシャル層４２へ十分に深く
延在して埋込領域２２ａの横方向の末端部と接触し得る
。

Ｎ影領域４２内に２個のＰ十領域４６訃よび４８を離間
してこれと２個のＰＮ接合を形成する。

Ｐ十領域４８内のＮ十領域５０はこれとＰＮ接合を形成
する。

Ｐ＋、Ｎ、Ｐ十形領域４６，４２釦よび４８はソースト
ランジスタ１６を構成するＰＮＰＮアラルトランジスタ
のエミッタ、ベース、コレクタ素子を夫々形成し、Ｎ、
Ｐ＋、Ｎ十形領域４２ 、４８ 、５０はスイッチング
トランジスタ１２を構成するＮＰＮバーチカルトランジ
スタのエミッタ、ベース、コレクタ素子を夫々形成する
。

領域４２と４８との間の接合はソーストランジスタ１６
のベース−コレクタ接合とスイッチングトランジスタ１
２の工□ツターベース接合とに供すること明らかである
。

埋込領域２２ａの横方向の末端部間の途中に配置されエ
ピタキシャル層４２の表面１で延在しているＮ領域４２
のＮ領域５２は埋込拡散層２２ａに関して表面接点とし
て供する。

尚、この拡散層２２ａは下側Ｘアドレスライン２２であ
る。

２個の酸化絶縁領域５４すなわちＮ十領域５２各側上の
埋込領域２２ａに１で延在している領域はその一方の側
のトランジスタ１２釦よび１６と他方の側の次のセル１
０の他の対のトランジスタ１４．１）−よび１８との間
の分離を与える。

第８図に示すように、次のセル１０の他方の対のトラン
ジスタ１４釦よび１８をトランジスタ１２卦よび１６に
対して採用したと同様の方法で形成する。

従って、Ｐ十領域７４ａ、Ｎ領域４２ａ、Ｐ十領域６２
ａがＰＮＰソーストランジスタ１８のエミッタ、ベース
釦よびコレクタを夫々形成し、Ｎ領域４２ａ、Ｐ十領域
６２ａ、Ｎ十領域６０ａがＮＰＮスイッチングトランジ
スタ１４の工□ツタ、ベース、コレクタを夫々形成する
。

この場合、他のＩ２Ｌ回路と同様に、ＮＰＮコレクタは
表面Ｎ十領域５０捷たは６０である。

第７図に示す平面図は４個のトランジスタ１２゜１４．
１６，１８を単一セル内に一緒に群とし得る方法を示す
図である。

２個のスイッチングトランジスタ１２釦よぴ１４を並べ
、２個のソーストランジスタ１６釦よび１８をスイッチ
ングトランジスタ１２あ・よび１４の対角線上で対向す
る端部と隣接させて位置させる。

これらスイッチングトランジスタ１２．ｚ−よび１４は
これらが互いに垂直断面中に反転像として現われてコレ
クタおよびベースの交差結合を容易にし得るように配列
する。

例えば、導体５６はトランジスタ１２のベース４８をト
ランジスタ１４のコレクタ６０に接続し、他の導体５８
はトランジスタ１２のコレクタ５０をトランジスタ１４
のベース６２に接続する。

又、図示の隣接セルにかいて、導体５６ａはトランジス
タ１２０ベース４８ａにトランジスタ１４のコレクタ６
０ａに接続し、導体５８ａはトランジスタ１２のコレク
タ５０ａをトランジスタ１４０ベース６２ａに接続する
。

ｙアドレスライン２４を一方のソーストランジスタ１６
のエミッタ領域４６に接続し、上側Ｘアドレスライン２
０を他方のソーストランジスタ１８のエミッタ領域７４
に接続する。

同じ電気回路を実現するため種々の他のレイアウトを使
用することが出来る。

この回路を、拡散分離プロセスで捷たはＰ−エピタキシ
ャル層で実現し得るようにプロセスさえも変えることが
出来る。

さらに、この回路を、全てのｐｉ−よびＮ層を反対にし
釦よび全ての電圧釦よび電流源の極性を反対にすること
によってバーチカルＰＮＰスイッチングトランジスタお
よびラテラルＮＰＮソーストランジスタで実現すること
さえも出来る。

これらの場合に釦いても、動作は本質的には上述した場
合と同様である。

また、本発明のメモリセルを、下側Ｘアドレスラインに
電流源を使用しふ・よびｙアドレス釦よび上側Ｘアドレ
スラインに電圧源を使用することによって、動作させる
ことが可能である。

書込原理は同じ１１であるが、選択されたセルに書込を
行なうために必要な電流差を達成するために電圧を変動
させる。

斯様な動作機構に卦いて、予備動作期間にｙアドレスラ
インに供給する電流よりも多いか又は少ない電流を上側
Ｘアドレスラインに供給して高速の容易な読取サイクル
を達成することが好適であることが判かる。

アドレスラインの微小電圧差が大きい電流変化を生じさ
せ得、このため電流差を容易に達成することが出来る。

！！た、選択されたｙアドレスラインとダミーテアドレ
スラインとの電圧が同一の状態を保持する時に生じ得る
大きな電流差（１０＠〜５０優）を検出するように読取
動作を設計することが出来る。

要約すると、多くの静止セルの場合よりも少ない装置を
使用しｐよびこれら装置を合体して著しく小型とし得る
形態を生じさせた半導体メモリセルにつき説明した。

他のセルよりもより少ないパーツ釦よびラインを以って
行なう動作はあるパーツの組合わせた機能を介して可能
である。

捷た、選択ラインを使用してセル情報を書込んだりセル
から情報を読取ったりすることはもとよりセルに電力を
供給する。

このことはセル当り必要とされるラインの個数を低減す
る。

その結果標準的なフォトリゾグラフィック法ｐよび２μ
のミスアライメントルールで１ ｍ１１２よりも小さい
区域を占有し得るメモリセルを得る。

これは４に、％−よび１６にのランダムアクセスメモリ
を直ちに実現可能とし得る。

本発明によるメモリによれば、選択、書込及び読取の各
動作を著しく簡単となし得ると共にこれらの動作の信頼
性を著しく高めることが出来る。

尚、本発明は上述した実施例にのみ限定されるものでは
なく、本発明の範囲を逸脱することなく多くの変形捷た
は変更を行ない得ること明らかである。

【図面の簡単な説明】

第１図は本発明によるメモリセル釦よびセンシング回路
を示す線図、第２図は予備状態期間に本発明のメモリセ
ルのマトリックスに供給する電流を示す線図、第３図は
書込状態期間に本発明のメモリセルのマトリックスに供
給する電流を示す線図、第４図は読取状態期間に本発明
のメモリセルのマトリックスに供給する電流を示す線図
、第５図はメモリセルのマ） ＩＪラックス予備ｐよび
読出状態期間にライン電流を平衡化する装置を設けた本
発明の他の実施例を示す線図、第６図は予備卦よび読出
状態期間にライン電流を平衡化する他の回路を示す線図
、第７図は本発明によるメモリセルのレイアウトを示す
平面図、第８図は第７図の８−８線に沿って取った断面
図である。 １０・・・・・・メモリセル。 １２，１４・・・・・・トランジスタ（又はスイッチン
グ或いはフリップフロップ装置）、１６，１Ｂ・・・・
・・トランジスタ（又は電流源）、２０，２２・・・・
・・アクセスライン（又はＸアドレスライン）、２２ａ
・・・・・・埋込拡散炉領域、２４・・・・・・アクセ
スライン（又はｙアドレスライン）、２６・・・・・・
第４ライン（又はダミーライン）、２８゜３０・・・・
・・結合点、３２・・・・・・ダミートランジスタ、３
４・・・・・・差動増幅器、３６・・・・・・出力端子
、３８・・・・・・共通Ｘアドレスライン、３９・・・
・・・直流電圧源、４０・・・・・・分離トランジスタ
、４１・・・・・・Ｐ形基板、４２．４２ａ・・・・・
・Ｎ形エピタキシャル層又は領域、４４・・・・・・酸
化分離領域、４６，４Ｂ、６２ａ。 ７４ａ・・・・・・Ｐ十領域、４８ａ・・・・・・ベー
ス、５０゜６０．６０ａ・・・・・・Ｎ十領域、５６，
５６ａ、５Ｂ。 ５８ａ・・・・・・導体。

Claims (1)

1. 【特許請求の範囲】 １ ａ）第１、第２および第３アドレスラインと、ｂ）
   各々がベース、エミッタ卦よびコレクタ端子を有し、そ
   れらのベース端子をそれらのコレクタ端子に交差結合し
   て第１．！＝−よび第２結合点−を形成し釦よびそれら
   の工□ツタ端子を前記第１アドレスラインに接続した第
   １，１＝−よび第２スイツチングトランジスタと、 Ｃ） ベース、工□ツタ卦よびコレクタ端子を有し、
   そのベース端子を前記第１アドレスラインに接続し、そ
   のエミッタ端子を前記第２アドレスラインに接続しふ・
   よびそのコレクタ端子を前記第１結合点に接続した第１
   ソーストランジスタと、ａ） ベース、工□ツタ卦よ
   びコレクタ端子を有し、そのベース端子を前記第１アド
   レスラインに接続し、そのエミッタ端子を前記第３アド
   レスラインに接続し釦よびそのコレクタ端子を前記第２
   結合点に接続した第２ソーストランジスタとを具えるメ
   モリセルにかいて、さらにダミーラインと、該ダミーラ
   イン釦よび前記第３アドレスライン間に接続され前記メ
   モリセルの状態を検知するための検知装置とを含み、該
   検知装置はダミートランジスタを含み、このダミートラ
   ンジスタはベース、エミッタ釦よぴコレクタ端子ヲ有し
   そのベース卦よびコレクタ端子を前記第１アドレスライ
   ンに接続し釦よびそのエミッタ端子を前記ダミーライン
   に接続し、卦よび前記検知装置はさらに前記第３アドレ
   スラインと前記ダミーラインとの間に接続させた１個の
   差動増幅器を含むことを特徴とするメモリセル。 ２、特許請求の範囲１記載のメモリセルにかいて、前記
   スイッチングトランジスタは第１導電形でありｐよび前
   記ソーストランジスタは前記第１導電形とは反対の第２
   導電形であることを特徴とするメモリセル。 ３ ａ）所定の方向に延在している複数個のアドレス
   ライン対を具え、各アドレスライン対は第１アドレスラ
   イン釦よび第２アドレスラインを含み、 ｂ）さらに前記アドレスライン対の各々に対し１個とし
   た同じ複数個の第３アドレスラインを具え、これら第３
   アドレスラインは前記所定の方向を横切る方向に延在し
   釦よび前記アドレスライン対とで複数個のアドレスライ
   ン群を形成し、これらアドレスライン群の各々は前記第
   １、第２ち・よび第３アドレスラインの各々を１個含み
   、Ｃ）さらに前記アドレスライン群に隣接して配置しこ
   れら群と相互接続した複数個のメモリセルを具え、前記
   アドレスライン群の各１個に対し１つのメモリセルがあ
   りおよび各メモリセルは夫々異なるアドレスライン群を
   接続され、前記メモリセルの各々は、 イ）各々がベース、工□ツタ卦よびコレクタ端子を有し
   、それらのベース端子をそれらのコレクタ端子に交差結
   合して第１．！、−よび第２結合点を形成しおよびそれ
   らのエミッタ端子を前記第１アドレスラインの１個に接
   続した第１、ｔ５−よび第２スイツチングトランジスタ
   と、口）ベース、エミッタ釦よびコレクタ端子を有し、
   そのベース端子を前記１個の第１アドレスラインに接続
   し、その工□ツタ端子を前記第２アドレスラインの１個
   に接続し釦よびそのコレクタ端子を前記第１結合点に接
   続した第１ソーストランジスタと、 ハ）ベース、エミッタおよびコレクタ端子を有し、その
   ベース端子を前記１個の第１アドレスラインに接続し、
   そのエミッタ端子を前記第３アドレスラインの１個に接
   続しおよびそのコレクタ端子を前記第２結合点に接続し
   た第２ソーストランジスタとを具えるメモリにかいて、
   さらにダミーラインと、該ダミーライン釦よび複数個の
   前記第３アドレスライン間に接続され前記メモリセルの
   状態を検知するための検知装置とを含み、該検知装置は
   複数個のダミートランジスタを含み、これら各ダミート
   ランジスタはベース、エミッタ卦よびコレクタ端子を有
   しそのベースｐよびコレクタ端子を前記第１アドレスラ
   インの１つに接続、シ釦よびそのエミッタ端子を前記ダ
   ミーラインに接続し、ｐよび前記検知装置はさらに複数
   個の差動増幅器を含み、該差動増幅器の各々を前記第３
   アドレスラインの１つと前記ダミーラインとの間に夫々
   接続させたことを特徴とするメモリ。 ４ 特許請求の範囲３記載のメモリに釦いて、さらに選
   択された１個の前記第２アドレスラインおよび選択され
   た１個の前記第３アドレスラインを除いた前記第２釦よ
   び第３アドレスラインの全てに予備電流Ｉｓを供給する
   ための装置と、前記選択された第２アドレスラインに書
   込電流Ｉｓ／ｍを供給するための装置と、前記選択され
   た第３アドレスラインに書込電流ｎｆｓを供給するため
   の装置とを含み、ここでｍ、％＞よびｎはＩより犬きく
   し釦よび前記スイッチングトランジスタの各々の有効電
   流利得βよりも小さくシ卦よびｍｎ＞βであることを特
   徴とするメモリ。 ５ 特許請求の範囲３記載のメモリにふ−いて、さらに
   前記第２，１＝−よび第３アドレスラインに供給される
   電流比は前記２個の選択されたアドレスラインを除いた
   アドレスラインの全ての交差対土のスイッチングトラン
   ジスタの有効電流利得βよｌｌ−さくしかも前記２個の
   選択されたアドレスライン上では前記電流比は前記有効
   電流利得βよりも大きくなるように前記第２釦よび第３
   アドレスラインに電流を供給することによって選択され
   たセルを書込むための装置を含むことを特徴とするメモ
   Ｉ几 ６ 特許請求の範囲３記載のメモリにかいて、読取期間
   に前記第１アドレスラインの各々に対して、書込期間に
   これら第１アドレスラインの各々に印加される電位とは
   異なっている電位を選択的に印加しよって選択された第
   １アドレスラインに接続したメモリセルのソーストラン
   ジスタの全てが残ジのソーストランジスタに比べて増大
   した電流を前記第３アドレスラインから引出し、それに
   より前記選択されたメモリセルの夫々の状態の表示を与
   えるための装置を含むことを特徴とするメモｉ几