DE4106155C2 - - Google Patents

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Description

Die vorliegende Erfindung bezieht sich auf einen dynamischen RAM nach dem Oberbegriff des Anspruchs 1 sowie Betriebsverfahren für einen solchen.
Mit der Entwicklung der Halbleitertechnologie werden Halblei­ terspeicher in zunehmendem Maße in verschiedenen Bereichen eingesetzt.
Einer dieser Halbleiterspeicher ist ein dynamischer RAM, der einen Kondensator zur Datenspeicherung benutzt. Dynamische RAM lassen sich grob in zwei Arten abhängig von der Speicher­ zellenstruktur einteilen. Eine Art einer Speicherzelle weist einen Kondensator und einen Transistor auf und wird Zelle vom Eintransistor/Einkondensator-Typ genannt. Eine Speicherzelle des anderen Typs besitzt drei Transistoren und einen Konden­ sator und wird Zelle vom Dreitransistor/Einkondensator-Typ genannt. Dynamische RAM besitzen eine hohe Integrationsdichte im Vergleich mit statischen RAM, und ihr Einsatz ist in vielen Bereichen beliebt, in denen große Speicherkapazitäten benötigt werden. Einer der Bereiche, in denen derartige Halb­ leiterspeicher eingesetzt werden, ist die Bildverarbeitung. Im Bereich der Bildverarbeitung wird Bildinformation in digi­ taler Form verarbeitet. Wenn es allerdings gewünscht wird, digitale Bildinformationen mit hoher Geschwindigkeit zu ver­ arbeiten, werden Halbleiterspeicher benötigt, die das Ein­ schreiben von Daten und das Auslesen von Daten getrennt durchführen. Ein solcher Halbleiterspeicher ist ein dynami­ scher RAM, der mit einer Datenschreibleitung und einer ge­ trennten Datenleseleitung versehen ist.
Das Schemadiagramm in Fig. 1 zeigt ein Beispiel der Gesamt­ struktur eines herkömmlichen dynamischen RAM. Der in Fig. 1 gezeigte dynamische RAM ist ein serieller Zugriffsspeicher und ist derart aufgebaut, daß die Adresse der Speicherzelle, in die Daten einzuschreiben oder von der Daten auszulesen sind, sukzessive erhöht oder erniedrigt wird.
Wie in Fig. 1 gezeigt, umfaßt der herkömmliche dynamische RAM ein Speicherzellenfeld 1 mit einer Mehrzahl von in M Zeilen und N Spalten angeordneten Speicherzellen und einen Schreib- Zeilen/Spaltenzeiger 2 zum Erzeugen von Daten-Schreibadressen WW und WP zum Bezeichnen einer Speicherzelle im Speicher­ zellenfeld 1, in die Daten einzuschreiben sind, als Reaktion auf ein Schreib-Freigabesignal WE (write enable), ein Schreibadressen-Rücksetzsignal WRST und ein Schreib-Taktsi­ gnal WCK. Der herkömmliche dynamische RAM umfaßt ferner einen Lese-Zeilen/Spaltenzeiger 3 zum Erzeugen von Daten-Le­ seadressen RW und RP zum Bezeichnen einer Speicherzelle, aus der Daten gelesen werden sollen, als Reaktion auf ein Lese- Freigabesignal RE (read enable), ein Leseadreß-Rücksetzsignal RRST und ein Lese-Taktsignal RCK. Ein Schreib-Steuerkreis 4 wird als Reaktion auf das Lese-Freigabesignal WE aktiviert, um interne Schreibdaten zu erzeugen, die von außen angelegten Schreibdaten DI entsprechen, um diese zur adressierten Speicherzelle zu übertragen. Ein Lese-Steuerkreis 5 wird als Reaktion auf das Lese-Freigabesignal RE aktiviert, um Daten aus der adressierten Speicherzelle auszulesen und so externe Lesedaten DO zu erzeugen.
Wenn sich das Schreib-Freigabesignal WE im aktivierten Zu­ stand befindet, dient der Schreib-Zeilen/Spaltenzeiger 2 dazu, die Schreibadressen WW, WP sukzessive als Reaktion auf das Schreib-Taktsignal WCK zu erhöhen oder erniedrigen. Wenn das Schreibadressen-Rücksetzsignal WRST in einen aktivierten Zustand versetzt wird, wird der Schreib-Zeilen/Spaltenzeiger 2 initialisiert, so daß die Schreibadresse auf einen ur­ sprünglichen Wert zurückgesetzt wird, z. B. auf die Adresse "0", und das Schreiben von Daten in eine Speicherzelle wird verhindert. Zusätzlich bestimmt das Schreib-Taktsignal WCK den Zeitpunkt zum Einschreiben von Daten in eine Speicher­ zelle, d. h. den Zeitpunkt zum Hineinbringen von von außen angelegten Schreibdaten ins Innere der Vorrichtung. Die Schreibadresse WW bezeichnet die einer Zeile entsprechenden Speicherzellen, die einem Daten-Schreibvorgang im Speicher­ zellenfeld 1 unterzogen werden sollen, und die Schreibadresse WP bezeichnet die einer Spalte entsprechenden Speicherzellen, die einem Daten-Schreibvorgang im Speicherzellenfeld 1 unter­ zogen werden sollen.
Wenn sich das Lese-Freigabesignal RE in einem aktivierten Zu­ stand befindet, dient der Lese-Zeilen/Spaltenzeiger 3 dazu, die Leseadressen RP, RW sukzessive als Reaktion auf das Lese- Taktsignal RCK zu erhöhen oder zu erniedrigen. Wenn sich das Leseadreß-Rücksetzsignal RRST in einem aktiven Zustand befin­ det, wird der Lese-Zeilen/Spaltenzeiger 3 initialisiert, so daß die Leseadresse auf einen ursprünglichen Wert zurückge­ setzt wird, z. B. auf die Adresse "0", und das Lesen von Da­ ten aus einer Speicherzelle wird verhindert. Das Lese-Taktsi­ gnal RCK bestimmt den Zeitpunkt zum Lesen von Daten aus der Speicherzelle, d. h. den Zeitpunkt zum Ausgeben der gelesenen Daten DO nach außen aus der Vorrichtung heraus. Zusätzlich bestimmt die Leseadresse RW die einer Zeile im Speicherzel­ lenfeld 1 entsprechenden Speicherzellen, während die Lese­ adresse RP die einer Spalte im Speicherzellenfeld 1 entspre­ chenden Speicherzellen bezeichnet.
Der Schreib-Steuerkreis 4 kann lediglich einen Eingabepuffer aufweisen, der von außen angelegte Schreibdaten DI direkt empfängt, um aus diesen interne Schreibdaten zu erzeugen, oder er kann den Eingabepuffer und einen Lesekreis mit großer Treiberwirkung aufweisen, der vom Eingabepuffer ausgegebene Daten empfängt, um einen weiteren Puffervorgang derselben durchzuführen und um die verarbeiteten Daten auf die interne Schreibdaten-Übertragungsleitung (ausgewählte Spalte) zu übertragen.
Im allgemeinen beinhaltet der Lese-Steuerkreis 5 einen Lese­ treiber zum Erkennen und Verstärken von aus einer ausgewähl­ ten Speicherzelle ausgelesenen Daten sowie einen Ausgabepuf­ fer zum Erzeugen von externen Lesedaten DO als Reaktion auf ein Ausgabesignal des Lese-Treiberkreises.
Das Schaltbild in Fig. 2 zeigt einen Hauptbereich des dynami­ schen RAM von Fig. 1 bezogen auf das Einschreiben von Daten. Der dynamische RAM in Fig. 2, in den Daten einzuschreiben und aus dem Daten auszulesen sind, wird als Beispiel mit einem Datenbit dargestellt.
Der Aufbau eines dynamischen RAM vom solchen Dreitransistor/Einkondensator-Typ wird im technischen Artikel "Introduction to MOS LSI Design", von J. Maber, übersetzt von T. Sugano et al., veröffentlicht von Sangyo Tosho Kabushiki Kaisha, 20. 4. 1984, Fig. 5.28, beschrieben.
Wie in Fig. 2 gezeigt, sind eine Schreib-Zeilenleitung WW und eine Lese-Zeilenleitung RW entlang der Zeilenrichtung des Speicherzellenfeldes 1 angeordnet. Eine Schreib-Zeilenadresse WW wird auf die Schreib-Zeilenleitung WW übertragen, während eine Lese-Zeilenadresse RW auf die Lese-Zeilenleitung RW übertragen wird. Drei Schreib-Zeilenleitungen RW sind in Fig. 2 gezeigt, und ebenso sind drei Lese-Zeilenleitungen RW in derselben Figur gezeigt.
Die Schreib-Zeilenleitung WW und die Lese-Zeilenleitung RW sind allerdings nur beispielhaft für betreffende Zeilenlei­ tungen gezeigt. Im weiteren wird eine Beschreibung mit Signalleitungen und auf den Signalleitungen übertragenen Signalen mit identischen Bezugszeichen vorgenommen.
Eine Schreib-Bitleitung WB zum Übertragen von internen Schreib- und eine Lese-Bitleitung RB zum Übertragen von inter­ nen Lesedaten sind in einer Spaltenrichtung des Speicherzel­ lenfeldes angeordnet. Die Bitleitungen WB und RB sind eben­ falls beispielhaft für entsprechende Bitleitungen in Fig. 2 gezeigt.
Eine Speicherzelle 100 liegt am Kreuzungspunkt der Zeilenlei­ tung WW (oder RW) mit der Bitleitung WB (oder RB). Um eine Einbitspeicherzelle auszuwählen, ist ein AND-Kreis 150 für jede Speicherzelle vorgesehen. Der AND-Kreis 150 besitzt eine Eingangsleitung, die eine Schreibadresse (ein Schreibzeilen­ auswahlsignal) WW empfängt, während die andere Eingangslei­ tung eine Schreib-Spaltenadresse (ein Schreibspaltenauswahl­ signal) WP empfängt. Zusätzlich erzeugt der AND-Kreis 150 ein Wortauswahlsignal WW′.
Jede der Speicherzellen 100 weist die Struktur des Dreitran­ sistor/Einkondensator-Typs auf und umfaßt n-Kanal-MOS-Transi­ storen (n-Kanal isolierte Gate-Feldeffekttransistoren, nach­ folgend als "nMOS-Transistoren" bezeichnet) 11, 12, 13 sowie einen Kondensator 14. Der Kondensator 14 dient zum Speichern von Information in Form der gespeicherten elektrischen La­ dung. Der nMOS-Transistor 11 wird in den ON-Zustand als Reak­ tion auf das Wort-Auswahlsignal WW′ versetzt, um den Konden­ sator 14 mit der Schreib-Bitleitung WB zu verbinden. Der nMOS-Transistor 13 empfängt an einem Gate die im Kondensator 14 gespeicherte Information (Ladungspotential), um die im Kondensator 14 gespeicherte Information zu verstärken. Zu­ sätzlich wird der nMos-Transistor 12 als Reaktion auf die Lese-Zeilenadresse (Lesezeilenauswahlsignal) eingeschaltet, um ein Ausgangssignal des verstärkenden nMOS-Transistors 13 auf die Lese-Bitleitung RB zu übertragen.
Um Schreibdaten zu einer ausgewählten Speicherzelle zu über­ tragen, sind nMOS-Transistoren Q1, Q2 vorgesehen, die als Re­ aktion auf das Schreibspaltenauswahlsignal WP in einen lei­ tenden Zustand versetzt werden und die Schreibbitleitung WB mit einer internen Datenübertragungs-Signalleitung IL verbin­ den.
Um beim Lesen die einer Spalte entsprechenden Speicherzellen auszuwählen, sind nMOS-Transistoren Q3, Q4 vorgesehen, die als Reaktion auf die Lesespaltenadresse (Lesespaltenaus­ wahlsignal) RP in einen ON-Zustand versetzt werden und dazu dienen, eine entsprechende Lesebitleitung RB mit einer internen Lesedaten-Übertragungssignalleitung OL zu verbinden.
Die interne Schreibdaten-Übertragungssignalleitung IL ist mit einem Schreib-Treiberkreis 40 zum Erzeugen von internen Schreibdaten als Reaktion auf von außen angelegte Schreibda­ ten versehen. Der Schreib-Treiberkreis 40 könnte selbst ein Eingangspuffer sein oder kann eine Schaltung zum Puffern ei­ nes Ausgangssignals des Eingangspuffers darstellen, um daraus interne Schreibdaten zu erzeugen. Der Schreib-Treiberkreis 40 umfaßt einen p-Kanal-Feldtransistor vom isolierten Gatetyp (nachfolgend lediglich "pMOS-Transistor" genannt) T1 und einen nMOS-Transistor T2 und bildet so einen CMOS-Inverter. Der Schreib-Treiberkreis 40 dient zum Invertieren eines Schreibdatensignals DI zum Übertragen auf die interne Schreibdaten-Übertragungssignalleitung IL.
Die interne Lesedaten-Übertragungssignalleitung OL ist mit einem Ausgabetreiber verbunden, in welchem die internen Lese­ daten erkannt und verstärkt werden und als externe Lesedaten DO an eine außen angeschlossene Vorrichtung über einen Ausga­ bepuffer ausgegeben werden. Anschließend wird eine Beschrei­ bung von dessen Betrieb vorgenommen.
Es wird der Fall angenommen, daß Daten entsprechend logisch "1" in eine Speicherzelle 100 an der Position der n-ten Zeile und k-ten Spalte eingeschrieben sind. Es wird angenommen, daß logisch "1" dem durch "H" bezeichneten Potential entspricht, was im wesentlichen dem Potential der Betriebsspannung Vcc entspricht, während logisch "0" dem durch "L" bezeichneten Potentialniveau entspricht, welches im wesentlichen dem Niveau einer zweiten Betriebsspannung Vss wie dem Erdpotential entspricht.
Die Schreibdaten DI mit logisch "0" werden zu Beginn an eine Eingangsleitung des Schreib-Treiberkreises 40 gelegt. Dieser Schreib-Treiberkreis 40 weist einen Inverter auf und dient zum Übertragen von internen Schreibdaten logisch "1" auf der internen Schreibdaten-Übertragungssignalleitung IL.
Der Schreib-Zeilen/Spaltenzeiger 2 reagiert auf das Schreib- Taktsignal WCK und erhöht das Schreibspaltenauswahlsignal WPk auf "H", so daß der nMOS-Transistor Q1 eingeschaltet wird. Folglich werden die internen Schreibdaten mit logisch "1" auf der internen Schreibdaten-Übertragungssignalleitung IL auf die Schreibbitleitung WBk übertragen.
Dann wird ein Schreibzeilen-Auswahlsignal WWn auf einer Schreibzeilen-Leitung WWn auf "H" erhöht. Da das Schreibspal­ tenauswahlsignal WPk mit "H" bereits an einer der Eingangs­ leitungen des AND-Kreises 150 anliegt, wird ein Schreib-Wort­ signal WW′n mit "H" von dem AND-Kreis 150 ausgegeben, so daß ein an der Position der n-ten Zeile und der k-ten Spalte be­ findlicher Transistor 11 im Speicherzellenfeld 100 in einen ON-Zustand versetzt wird. Daher wird eine Elektrode (Speicherknoten) N des Kondensators 14 mit der Schreib-Bit­ leitung WBk verbunden und das interne Schreibsignal logisch "1" wird geschrieben bzw. in dem Kondensator 14 gespeichert. Folglich wird das Potential am Speicherknoten N des Kondensa­ tors 14 auf das Niveau der Versorgungsspannung Vcc geladen.
In jeder der Speicherzellen an anderen Zeilen und Spalten be­ findet sich ein Ausgangssignal eines entsprechenden AND-Krei­ ses 150 auf "L"-Potential, und der Transistor 11 in jeder der Speicherzellen wird in einem OFF-Zustand gehalten. Folglich wird das versehentliche Schreiben von Daten in andere Speicherzellen verhindert. Anschließend fallen das Schreib­ zeilenauswahlsignal WWn und das Schreibspaltenauswahlsignal WPk auf "L". Der Schreibbetrieb des internen Schreibsignals von logisch "1" in die Speicherzelle ist durch die oben be­ schriebene Operation abgeschlossen.
Wenn das Schreiben interner Schreibdaten mit logisch "0" in eine Speicherzelle gewünscht wird, wird ein Signal mit lo­ gisch "1" zur Eingangsleitung des Schreib-Treiberkreises 40 übertragen, und dieselbe Operation wie oben beschrieben wird erneut ausgeführt. Im folgenden wird der Lesebetrieb von Da­ ten aus der Speicherzelle anhand eines Beispiels beschrieben, in welchem Daten aus einer Speicherzelle ausgelesen werden, die an der Position der n-ten Zeile und der k-ten Spalte an­ geordnet ist.
Ein Lesezeilenauswahlsignal auf einer Lesezeilenleitung RWk wird zuerst auf "H" angehoben. Folglich werden Daten in Speicherzellen, die einer Zeile entsprechen und die mit der Lesezeilenleitung RWk verbunden sind, über entsprechende Le­ sebitleitungen RB übertragen. Wenn Daten von logisch "1" im Kondensator 14 der Speicherzelle gespeichert sind, befindet sich der verstärkende Transistor 13 in einem ON-Zustand. In diesem Fall ist eine Lesebitleitung RBk mit dem Erdpotential Vss über den nMOS-Transistor 12 verbunden, und die internen Lesedaten logisch "0" werden auf die Lesebitleitung RBk über­ tragen.
Wenn Daten mit logisch "0" im Kondensator 14 der Speicher­ zelle gespeichert sind, befindet sich der Transistor 13 in einem OFF-Zustand, und das Potentialsignal auf der Lesebit­ leitung RBk nimmt das Niveau der Versorgungsspannung Vcc ent­ sprechend logisch "1" an. Obwohl dies nicht deutlich in Fig. 2 gezeigt ist, ist die Lesebitleitung RB mit einem Vorbele­ gungstransistor versehen, um die Lesebitleitung RB auf das Niveau der Versorgungsspannung Vcc vorzubelegen. Jede Lese­ bitleitung RB ist daher auf das Niveau der Versorgungsspan­ nung Vcc vor dem Lesen von Daten vorbelegt.
Nach der Bestimmung des Potentialsignals auf der Lesebitlei­ tung RB wird ein Lesespaltenauswahlsignal RPk auf "H" angeho­ ben. Folglich wird der nMOS-Transistor Q3 eingeschaltet und die Lesebitleitung RBk mit der internen Lesedaten-Übertra­ gungssignalleitung OL verbunden, so daß das Potentialsignal auf der Lesebitleitung RBk auf die interne Lesedaten-Übertra­ gungssignalleitung OL übertragen wird. Das Potentialsignal auf der internen Lesedaten-Übertragungssignalleitung OL wird vom Ausgabe-Treiberkreis erkannt und verstärkt und dann als externes Lesedatensignal DO an eine außen angeschlossene Vor­ richtung über den Ausgabepuffer übertragen.
Eine Schreib-Zeilen/Spaltenadresse und Lese-Zeilen/Spalten­ adresse werden in Reaktion auf das Schreibtaktsignal WCK und das Lesetaktsignal RCK erzeugt. Die Taktsignale WCK und RCK steuern auch den Zeitpunkt zum Einschreiben von Daten in eine Speicherzelle und zum Lesen von Daten aus dieser. Wenn daher die Zeitpunkte der Taktauslösung (Zeitpunkt zum Auslösen der Zeilen/Spaltenauswahl und zum Schreiben/Lesen von Daten in und aus einer Speicherzelle) zwischen dem Schreibtaktsignal WCK und dem Lesetaktsignal RCK so festgelegt sind, daß sie sich voneinander unterscheiden, kann das Einschreiben von Daten in und das Lesen von Daten aus derselben Speicherzelle im wesentlichen gleichzeitig durchgeführt werden. Es ist daher möglich, einen dynamischen RAM zu erhalten, der asynchron und unabhängig den Datenschreibbetrieb in und den Datenlesebetrieb aus der Speicherzelle durchführen kann.
Da es sich bei dem erwähnten dynamischen RAM um einen seriel­ len Zugriffsspeicher handelt, wird jede von einer ersten zu einer m-ten innerhalb einer ersten Spalte angeordnete Speicherzelle sukzessive ausgewählt, und anschließend wird jede im Bereich von der ersten Zeile bis zur m-ten Zeile in­ nerhalb einer zweiten Spalte angeordnete Speicherzelle suk­ zessive ausgewählt. Wenn dieser Vorgang wiederholt wird, um eine an der Position der m-ten Zeile und der n-ten Spalte an­ geordnete Speicherzelle auszuwählen, wird er erneut durchge­ führt, um eine Speicherzelle auszuwählen, die an der Position der ersten Zeile und der ersten Spalte angeordnet ist. Dieser dynamische RAM kann auch als ein LIFO (Last in, First out)- Speicher oder ein FIFO (First-in, First-out)-Speicher arbei­ ten.
Eine Mehrzahl von Speicherzellen ist mit einer einzelnen Schreibbitleitung WB verbunden. Wenn der dynamische RAM z. B. eine Speicherkapazität von 4160 Worten (1 Wort entspricht 8 Bit) aufweist, sind im Speicherzellenfeld die Speicherzellen in 130 Zeilen×32 Spalten angeordnet (1 Spaltengröße ent­ spricht 8 Bit) und 130 Speicherzellen sind mit jeder Schreib­ bitleitung verbunden.
Die Schreibbitleitung WB weist daher eine deutliche parasi­ täre Kapazität auf, und es gibt auch den Leitungswiderstand. Um den Einfluß durch diese RC-Verzögerung durch die parasi­ täre Kapazität und den Leitungswiderstand zu kompensieren und um das Potentialsignal auf der Schreibbitleitung WB mit hoher Geschwindigkeit ändern zu können, ist es notwendig, für den Schreib-Treiberkreis 40 eine große Treiberwirkung vorzusehen. Wenn es gewünscht wird, die internen Schreibdaten auf die Schreibbitleitung WB mit Hilfe eines derartigen Schreib-Trei­ berkreises 40 wie oben beschrieben zu übertragen, besteht eine Möglichkeit, daß Daten von logisch "1", die in einer Speicherzelle gespeichert sind, zerstört werden. Im folgenden wird eine detaillierte Beschreibung über die Gründe oder Um­ stände des beschriebenen Sachverhaltes gegeben.
Eine teilweise Schnittansicht in Fig. 3 zeigt den Aufbau ei­ ner einzelnen Speicherzelle, in Verbindung mit dem Schreiben von Daten. In Fig. 3 umfaßt ein Schreib-Speicherzellen­ transistor 11 ein p⁻ Halbleitersubstrat 200 mit einer niedrigen Störstellenkonzentration, n⁺ Störstellenbereiche 201, 202, die in vorbestimmten Bereichen auf dem p⁻ Halblei­ tersubstrat 200 gebildet sind, einen Gateisolationsfilm 205, der auf der Oberfläche des Halbleitersubstrats 200 zwischen den Störstellenbereichen 201 und 202 gebildet ist, sowie eine Gateelektrode 203, die z. B. aus Polysilicium besteht, und die auf dem Gateisolationsfilm 205 gebildet ist.
Der Störstellenbereich 201 ist mit der Schreibbitleitung WB über eine z. B. aus Aluminium gebildete Verdrahtungsschicht verbunden. Die Gateelektrode 203 ist mit der Schreibwortlei­ tung (Ausgangsleitung des AND-Kreises 150) WW′ über eine Ver­ bindungszwischenschicht, die z. B. aus Aluminium gebildet ist, verbunden.
Der Kondensator 14 in jeder der Speicherzellen umfaßt das Halbleitersubstrat 200, einen auf dem Halbleitersubstrat 200 gebildeten Kondensatorisolationsfilm 206 und eine Elektroden­ schicht 204, die aus z. B. Polysilicium gebildet ist, und die auf dem Kondensatorisolationsfilm 206 gebildet ist. Das Halb­ leitersubstrat 200 bildet eine Elektrode des Kondensators 14, und die Elektrodenschicht 204 bildet einen Speicherknoten des Kondensators 14. Die Elektrodenschicht 204 ist elektrisch mit den Störstellenbereichen 202 über die z. B. aus Aluminium ge­ bildete Verbindungszwischenschicht N verbunden.
Das Halbleitersubstrat 200 ist mit dem Erdpotential Vss über einen p⁺ Störstellenbereich 207 mit hoher Störstellenkonzen­ tration, der auf einem vorbestimmten Bereich des Halbleiter­ substrats 200 gebildet ist, und eine aus z. B. Aluminium ge­ bildete Verbindungszwischenschicht 211 vorgespannt.
Um betreffende Zellen auf dem Oberflächenbereich zwischen dem Transistor 11 und dem Kondensator 14 elektrisch voneinander zu trennen, wird ein Feldisolationsfilm 210 für die Zellen­ isolierung gebildet.
Im Aufbau der Speicherzelle mit dem Feldeffekttransistor vom isolierten Gatetyp ist ein parasitärer bipolarer Transistor Tp gebildet, in welchem der Störstellenbereich 201 als Emit­ ter wirkt, der Störstellenbereich 202 als Kollektor wirkt und das Halbleitersubstrat 200 als Basis wirkt.
Es wird jetzt angenommen, daß Daten logisch "0", d. h. ein Signal mit Potential Vss, auf die Schreibbitleitung WB durch den Schreib-Treiberkreis 40 übertragen werden. Die Schreib­ bitleitung WB weist sowohl die parasitäre Induktivität als auch die parasitäre Kapazität und den Leitungswiderstand auf. Durch das Existieren der parasitären Kapazität und Induktivi­ tät kommt es zu einigen Unterschwüngen, wie in Fig. 4 ge­ zeigt, wenn das Potential auf der Schreibbitleitung WB von "H" auf "L" fällt, wodurch das Zeitintervall erzeugt wird, während dem das Potential auf der Schreibbitleitung WB niedriger als das Potential Vss wird. Das Ausmaß des Über­ schwingens kann deutlich sein, da, wie oben erwähnt, die Treiberwirkung des Treibers 40 hoch ist. Außerdem sind Vor­ richtungen bekannt, um die Induktivität von Treiberleitungen zu verringern, um so das Ausmaß des Nachschwingsignals zu re­ duzieren.
Da das Potentialniveau des Halbleitersubstrats 200 gleich dem des Erdpotentials Vss ist, ist der Basis-Emitter-Übergang des parasitären bipolaren Transistors Tp durch die oben beschrie­ benen Unterschwinger in Vorwärtsrichtung vorgespannt, so daß der Basisstrom von der Basis des parasitären bipolaren Tran­ sistors Tp zu dessen Emitter fließt und der parasitäre bipo­ lare Transistor Tp eingeschaltet wird.
Entsprechend wird, selbst wenn das Potential an der Gateelek­ trode 203 "L" ist, was dem Niveau des Erdpotentials Vss in einer nicht ausgewählten Speicherzelle entspricht, die Si­ gnalleitung im Speicherknoten N auf die Schreibbitleitung WB über den parasitären bipolaren Transistor Tp abgeleitet, wenn Daten logisch "1" in dem Speicherknoten N gespeichert sind. Daher wird, wenn Daten logisch "1" im Kondensator der nicht ausgewählten Speicherzelle gespeichert sind, ein Ladungspo­ tential am Speicherknoten N verringert.
Wenn das Ladungspotential am Speicherknoten N niedriger als die Schwellspannung des verstärkenden Transistors 13 wird, wird der beim Lesen von Daten einzuschaltende Transistor 13 ausgeschaltet, und fehlerhafte Daten werden ausgelesen.
Je mehr der dynamische RAM mit hoher Geschwindigkeit arbeitet und je mehr die Kapazität der Speichervorrichtung erhöht wird, desto größer wird der Effekt der parasitären Induktivi­ tät, so daß der Unterschwinger im Potentialsignal auf der Schreibbitleitung WB entsprechend größer erscheint.
Sogar wenn das Ladungspotential des Kondensators 14 die Schwellspannung des Transistors 13 nicht übersteigt, lecken die im Kondensator 14 gespeicherten elektrischen Ladungen in die Schreibbitleitung WB durch das Einschalten des parasitä­ ren bipolaren Transistors, was durch den oben beschriebenen Unterschwinger bewirkt wird, so daß die Eigenschaft, elektri­ sche Ladungen in der Speicherzelle zu halten, beeinträchtigt wird.
Wenn es gewünscht wird, Daten mit logisch "0" in eine Speicherzelle einzuschreiben, fällt das Potential auf der Schreibbitleitung WB von "H" auf "L" in Fig. 4. Dies zeigt, daß wenn der dynamische RAM ein serieller Zugriffspeicher ist, die internen Schreibdaten während des vorhergehenden Schreibzyklus Daten von logisch "1" werden und folglich die internen Daten von logisch "0" zur Schreibbitleitung WB übertragen werden, da jede in einer einzelnen Spalte angeord­ nete Speicherzelle (Schreibbitleitung) sukzessive angespro­ chen wird.
Ein dynamischer RAM, in welchem die Schreibbitleitung auf "H"-Potential oder das Zwischenpotentialniveau vor dem Ein­ schreiben von Daten vorbelegt wird, ist eine Alternative zu einem derartigen seriellen Zugriffsspeicher wie oben be­ schrieben. Der oben beschriebene Unterschwung wird auf dieser Bitleitung stattfinden, wenn interne Schreibdaten auf die Schreibbitleitung geschrieben werden.
Um das Lecken von Speicherladungen durch derartige oben be­ schriebene Unterschwünge zu verhindern, wird überlegt, das Potential am Substrat 200 auf ein negatives Potential VBB vorzuspannen. Dieser dynamische RAM ist allerdings im allge­ meinen auf demselben Substrat mit anderen logischen Schalt­ kreisen integriert. Wenn die Vorspannung VBB am Substrat 200 angelegt wird, wird der logische Schaltkreis bei hohen Ge­ schwindigkeiten nicht mehr arbeiten, da die Schwellspannung des MOS-Transistors durch den Back-Gate-Vorspannungseffekt (back gate bias effect, Substrateffekt) erhöht wird. Es ist nicht wünschenswert, einen VBB-Generator auf dem Chip vorzu­ sehen angesichts des Platzbedarfs auf dem Chip, des Strom­ verbrauchs und des Kosten/Leistungsverhaltens.
Ein derartiges Lecken der Datenladungen durch die Unter­ schwünge passiert auch in der Speicherzelle vom Eintran­ sistor/Einkondensatortyp.
Es ist ein Ziel der vorliegenden Erfindung, einen verbesser­ ten dynamischen RAM zu schaffen, der überlegene Speichereigen­ schaften für elektrische Ladungen aufweist, stabil und hochgradig zuverlässig arbeitet und in welchem keine Fehlfunktion aus Nachschwingen auf einer Bitleitung oder einer Treiberleitung auftritt.
Der dynamische RAM entsprechend der vorliegenden Erfindung weist die Merkmale des Anspruchs 1 auf.
Zweckmäßige Ausgestaltungen ergeben sich aus den Unteransprüchen dazu.
Die Impedanzvorrichtung umfaßt vorzugsweise einen Feld­ effekttransistor mit isoliertem Gate, der als Widerstand zwi­ schen dem ersten Potential und seinem Anordnungspunkt verbun­ den ist.
Außerdem erlaubt es der dynamische RAM entsprechend der vor­ liegenden Erfindung vorzugsweise, die Schwellspannung, die eine Übergangsspannung von einem OFF-Zustand zu einem ON-Zu­ stand des verstärkenden Schalttransistors in einer Speicher­ zelle vom Dreitransistor/Einkondensatortyp definiert, weiter in Richtung des ersten Potentials zu verschieben.
Wenn jede der Speicherzellen nMOS-Transistoren aufweisen, entspricht das erste Potential dem Niveau der Versorgungs­ spannung Vcc.
Bei dem zuerst erwähnten dynamischen RAM übersteigt das Potential einer (Schreib-)Bitleitung mit Nachschwingen nicht das zweite Potential, denn das Niveauschiebeelement erlaubt es, das Potentialsignal der dem zweiten Niveau entsprechenden Schreibdaten in Richtung des ersten Potentials zu schieben, selbst wenn das Nachschwingen im Potentialsignal beim Schrei­ ben von Daten auf die (Schreib-)Bitleitung erfolgt. Daher ist der Basis-Emitter-Übergang eines parasitären bipolaren Transistors in jeder der Speicherzelle immer in umgekehrter Richtung vorgespannt, so daß der parasitäre Transistor sicher in einem OFF-Zustand gehalten wird. Folglich wird verhindert, daß die im Kondensator jeder Speicherzelle gespeicherten Signalladungen auf die interne Schreibdatenübertragungslei­ tung oder eine Bitleitung lecken.
Da das Potentialniveau, das den internen Schreibdaten auf dem zweiten Niveau entspricht, in Richtung des ersten Potentials durch das Niveau-Schiebeelement geschoben wird, wird auch das Niveau eines im Kondensator einer Speicherzelle gespeicherten Potentials zum Zeitpunkt eines Speicherns von Daten mit zweitem Niveau ebenfalls entsprechend verschoben. Da die Schwellspannung des Verstärkerelements in einer Speicherzelle vom Dreitransistor/Einkondensatortyp in Richtung des ersten Potentials verschoben wird, um das Verschieben des Potential­ niveaus von Daten des zweiten Niveaus zu kompensieren, wird nicht nur eine Verringerung des Rauschabstandes beim Lesen von Daten verhindert, sondern auch ein fehlerhaftes Auslesen von Daten aus einer Speicherzelle.
Die in einem dynamischen RAM entsprechend einer Ausgestaltung vorgesehene Impedanzvor­ richtung dient dazu, das erste Potential zu einem Punkt zu übertragen, an welchem es durch deren innere Impedanz abge­ leitet wird. Daher wird das Potential, das logisch "0" auf der (Schreib-)Bitleitung entspricht, auf das Niveau verscho­ ben, was durch das Verhältnis der Impedanz der Impedanzvor­ richtung zum Einschaltwiderstand eines entladenden Transi­ stors bestimmt wird, der im Schreib-Treiberkreis enthalten ist und auf das zweite Potentialniveau auflädt. Dieses erste Potential ist das logisch "1" entsprechende Potential und ge­ stattet es, das Potential von logisch "0" ein wenig von lo­ gisch "0" auf "1" zu verschieben. Folglich kann, selbst wenn das Nachschwingen, d. h. der Unterschwung in der Schreib-Bit­ leitung (interne Schreibdatenübertragungsleitung) beim Schreiben von Daten auftritt, diese (Schreib-)Bitleitung auf dem Potential gehalten werden, das den parasitären bipolaren Transistor in einem OFF-Zustand hält, wodurch ein Lecken der Signalladungen aus dem Kondensator jeder Speicherzelle zur (Schreib-)Bitleitung verhindert wird.
Wenn die Impedanzvorrichtung durch einen Feldeffekttransistor mit isoliertem Gate gebildet wird, der als Widerstand verbun­ den ist, kann dessen Widerstand in Abhängigkeit von der Größe des Transistors, wie z. B. der Breite und Länge des Gates, gebildet werden, und das niedrigstmögliche Potential durch das Nachschwingen auf der Schreibbitleitung kann auf den op­ timalen Wert gesetzt werden. Da die Impedanzvorrichtung durch den Feldeffekttransistor mit isoliertem Gate gebildet wird, kann der dynamische RAM die Impedanzvorrichtung, die ein effizientes Justieren des Potentials mit minimaler Fläche er­ laubt, in denselben Produktionsschritten benutzen.
Da die Impedanzvorrichtung es außerdem erlaubt, das zweite Niveau der internen Schreibdaten in Richtung des ersten Niveaus zu verschieben, wird das im Kondensator jeder Speicherzelle gespeicherte Potential, das den Daten des zwei­ ten Niveaus entspricht, in Richtung des ersten Potentials verschoben. Zu diesem Zeitpunkt wird die Schwellspannung des verstärkenden Transistors der Speicherzelle vom Dreitran­ sistor/Einkondensatortyp in Richtung des ersten Potentials verschoben und kompensiert das verschobene Ladungspotential, was den Daten des zweiten Niveaus im Kondensator einer Speicherzelle entspricht, wodurch ein ausreichender Rauschab­ stand sichergestellt wird.
Betriebsverfahren für einen dynamischen RAM entsprechend der Erfindung weisen die Merkmale des Anspruchs 7 bzw. 8 auf. Anspruch 9 beschreibt eine zweckmäßige Ausgestaltung von Anspruch 7.
Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigt
Fig. 1 ein Blockdiagramm mit einem Beispiel der Gesamtstruktur eines herkömmlichen dyna­ mischen RAM;
Fig. 2 ein Schaltbild mit einem Hauptteil des dynamischen RAM nach Fig. 1;
Fig. 3 eine Schnittansicht mit dem Aufbau einer Speicherzelle des dynamischen RAM;
Fig. 4 ein Signalpulsdiagramm, welches Änderungen im auf Schreibbitleitungen des herkömmli­ chen dynamischen RAM angelegten Potenti­ alsignals zeigt;
Fig. 5 ein Schema der Anordnung der Speichervor­ richtung entsprechend der vorliegenden Erfindung;
Fig. 6 ein Schaltbild eines wesentlichen Teils eines dynamischen RAM entsprechend einer Ausführungsform der vorliegenden Erfin­ dung;
Fig. 7 ein Signalpulsdiagramm, welches Änderungen eines an eine Schreibbitleitung des dyna­ mischen RAM nach Fig. 6 angelegten Poten­ tialsignals zeigt;
Fig. 8 ein Schaltbild eines wesentlichen Teils eines dynamischen RAM entsprechend einer anderen Ausführungsform der vorliegenden Erfindung;
Fig. 9 ein Signalpulsdiagramm das Abweichungen des an eine Schreibbitleitung des dynami­ schen RAM nach Fig. 8 angelegten Potenti­ alsignals zeigt;
Fig. 10 ein Diagramm mit einem spezifischen Bei­ spiel eines Impedanzelements;
Fig. 11 die Gesamtstruktur der Speichervorrichtung entsprechend noch einer weiteren Ausfüh­ rungsform der vorliegenden Erfindung; und
Fig. 12 eine besondere Anordnung des wesentlichen Teils der in Fig. 11 gezeigten Vorrich­ tung.
Die Fig. 5 zeigt das Prinzip der Anordnung der Speichervor­ richtung entsprechend der vorliegenden Erfindung. Wie in Fig. 5 gezeigt, erzeugt der interne Einschreibedatengenerator DG interne Einschreibedaten DIN als Reaktion auf von außen ange­ legte Einschreibedaten DI. Der Potentialschieber LS hebt das Niveau von Daten mit "L" um ein vorbestimmtes Potential in Richtung "H". Geschobene (angehobene) Einschreibedaten des Niveauschiebers LS werden auf die Schreibbitleitung WB über­ tragen.
Wie aus dieser Anordnung ersichtlich, wird selbst, wenn das Unterschwingen auf der Ausgangsleitung des Niveauschiebers LS entsteht, das kleinste Niveau des Unterschwingers oberhalb des Substratpotentials oder Erdpotentials gehalten, um den parasitären Transistor vom Einschalten abzuhalten.
Das Schaltbild in Fig. 6 zeigt den Aufbau eines wichtigen Teils eines dynamischen RAMs entsprechend einer Ausführungs­ form der vorliegenden Erfindung, bezogen auf das Einschreiben von Daten. Zwei Bitspeicherzellen 100a und 100b sind bei­ spielhaft in Fig. 6 dargestellt. Die den im herkömmlichen dy­ namischen RAM von Fig. 2 entsprechenden Teile werden durch gleiche Bezugszeichen gekennzeichnet. Die in jeder der Speicherzellen 100a und 100b enthaltenen Bauteile werden durch dieselben Bezugszeichen gekennzeichnet, die für die Speicherzellen benutzt wurden.
Wie in Fig. 6 gezeigt, enthält ein Schreib-Treiberkreis 40′ zum Erzeugen von internen Schreibdaten einen Inverter IV zum Invertieren von Schreibdaten DI und eine Schaltung zum Erzeu­ gen der internen Schreibdaten als Reaktion auf die Schreibda­ ten DI und ein Ausgangssignal des Inverters IV. Diese Schal­ tung besitzt einen pMOS-Transistor T1 sowie nMOS-Transistoren T2, T3 und T4. Der Transistor T1 ist mit einem Leitungsan­ schluß mit einer ersten Versorgungsspannung Vcc verbunden, mit seinem Gate mit dem Ausgang des Inverters IV verbunden und mit dem anderen Leitungsanschluß mit einer internen Schreibdatenübertragungssignalleitung IL verbunden.
Ein Leitungsanschluß des Transistors T2 ist mit der internen Schreibdatenübertragungssignalleitung IL verbunden, das Gate ist mit einem Knoten NW verbunden, und der andere Leitungsan­ schluß ist mit einer zweiten Versorgungsspannung (Erdpotential) Vss verbunden. Außerdem ist ein Leitungsan­ schluß des Transistors T3 mit der internen Schreibdatenüber­ tragungssignalleitung IL verbunden, dessen anderer Leitungs­ anschluß mit dem Knoten NW verbunden und sein Gate mit dem Ausgang des Inverters IV verbunden. Ein Leitungsanschluß des Transistors T4 ist mit dem Knoten NW verbunden, dessen Gate wird mit den Schreibdaten DI versorgt, und der andere Lei­ tungsanschluß ist mit dem Erdpotential Vss verbunden.
Die Schwellspannung jedes der verstärkenden Transistoren 13a und 13b, die in den Speicherzellen 100a bzw. 100b vorgesehen sind, wird in Richtung eines ersten Potentials verschoben, d. h. einer Versorgungsspannung Vcc, von der Schwellspannung je­ des der anderen MOS-Transistoren. Das Verschieben der Schwellspannung jedes der verstärkenden Transistoren 13a und 13b wird verwirklicht, indem die Störstellendichte, die in den Kanalbereich jedes der Transistoren 13a und 13b injiziert wird, bei der Herstellung des dynamischen RAM gesteuert wird. Wie aus dem Stand der Technik bekannt ist, drückt sich die Schwellspannung Vth eines MOS-Transistors und eine Dotie­ rungsdichte an der Oberfläche eines Kanalbereichs wie folgt aus:
wobei
VFB: Flatband-Spannung,
k: Boltzmann-Konstante,
T: absolute Temperatur,
q: elektrische Ladung eines Elektrons,
N: Dotierungsdichte,
nI: freie Elektronendichte eines Eigenhalbleiters,
εs: Dielektrizitätskonstante eines Eigenhalbleiters,
CO: Kapazität eines MOS-Kondensators zwischen Gate­ elektrode und Halbleiter pro Einheit.
Wie aus dem Ausdruck zu sehen ist, kann die Schwellspannung eines MOS-Transistors gesteuert werden, indem die Konzentra­ tion von dotierten Störstellen verändert wird, um eine ge­ wünschte Schwellspannung der Transistoren 13a und 13b zu er­ halten.
Eine Beschreibung wird anschließend vom Betrieb gegeben.
Zu Anfang wird ein Fall angenommen, bei dem sich die Schreib­ daten DI auf logisch "1" befinden. Ein Signal logisch "0", d. h. ein Signal von "L", wird aus dem Inverter IV ausgege­ ben, so daß der pMOS-Transistor T1 und der nMOS-Transistor T4 in einen ON-Zustand versetzt werden, während der nMOS-Tran­ sistor T3 in einen OFF-Zustand versetzt wird. Ein Potential am Knoten NW wird auf das Niveau das Erdpotentials Vss durch das Einschalten des Transistors T4 gebracht, und der Tran­ sistor T2 wird in einen OFF-Zustand versetzt. Folglich wird ein Signal mit dem Niveau der Versorgungsspannung Vcc, d. h. die internen Schreibdaten mit logisch "1", durch den pMOS- Transistor T1 zur internen Schreibdatenübertragungssignalleitung IL übertragen.
Dann werden die Auswahlsignale WP und WW′ nacheinander auf "H" erhöht, so daß Daten logisch "1" in eine ausgewählte Speicherzelle geschrieben werden und das Spannungsniveau am Knoten N (Na oder Nb) eines Kondensators in der ausgewählten Speicherzelle wird auf die Versorgungsspannung Vss gebracht.
Als nächstes wird ein Fall betrachtet, bei dem sich die Schreibdaten DI auf logisch "0" befinden. In diesem Fall wer­ den Daten logisch "1", d. h. ein Signal "H", vom Inverter IV ausgegeben, so daß der pMOS-Transistor T1 und der nMOS-Tran­ sistor T4 in einen OFF-Zustand versetzt werden, während der nMOS-Transistor T3 in einen ON-Zustand versetzt wird. Die Transistoren T2 und T3 sind miteinander in Darlingtonschal­ tung verbunden. Wenn sich folglich das Potential an der in­ ternen Schreibdatenübertragungssignalleitung IL auf "H" be­ findet, wird das diesem "H" entsprechende Potential an das Gate des nMOS-Transistors T2 über den nMOS-Transistor T3 übertragen, so daß der Transistor T2 eingeschaltet ist. Folg­ lich wird die interne Schreibdatenübertragungssignalleitung IL durch den Transistor T2 entladen, wobei das Potentialsi­ gnal von "H" auf "L" fällt, und Daten logisch "0" werden zur internen Schreibdatenübertragungssignalleitung IL übertragen.
Wenn die Spannung zwischen Gate und Source des nMOS-Transi­ stors T2 dessen Schwellspannung Vth erreicht, wird der nMOS- Transistor T2 in einen OFF-Zustand versetzt, so daß das Ent­ laden der Signalleitung IL gestoppt wird. Folglich wird das auf der internen Schreibdatenübertragungssignalleitung IL und einer Schreibbitleitung WB erreichte Potential wie folgt aus­ gedrückt:
ΔV = Vss + V1 + Vth
≃ 0.7 V
wobei V1 die Spannung zwischen Drain und Source des Transi­ stors T3 ist, die durch den Einschaltwiderstand des Transi­ stors T3 verursacht wird, und Vth ist die Schwellspannung des Transistors T2. Im allgemeinen ist die Amplitude des Unter­ schwingers im Potential deutlich kleiner als ΔV, wie in Fig. 7 gezeigt, wobei der Unterschwinger auf der Schreibbitleitung WB erscheint. Daher verbleibt die Spannung zwischen Basis und Emitter eines parasitären Bipolartransistors Tp in der Speicherzelle in einem umgekehrten Vorspannungszustand, selbst wenn ein beliebiger Unterschwinger auf diese Schreib­ bitleitung WB beim Schreiben logisch "0" erscheint. Folglich leckt von der elektrischen Ladung, die in einem Kondensator jeder nicht ausgewählten Speicherzelle gespeichert ist, nichts auf die Schreibbitleitung.
Ein Schreibwortsignal WW′ wird dann auf "H" angehoben, und die internen Schreibdaten, die logisch "0" entsprechen, werden in eine entsprechend ausgewählte Speicherzelle eingeschrieben, so daß das Potential am Speicherknoten N des Kondensators in der ausgewählten Speicherzelle auf das Niveau von ΔV ge­ bracht wird.
Der Datenlesebetrieb wird in derselben Art wie im herkömmli­ chen Beispiel ausgeführt. In diesem Fall wird die Schwell­ spannung Vth′ des verstärkenden Transistors 13 (13a, 13b) auf einen Wert gesetzt, der die Niveauverschiebung in ΔV der Da­ ten logisch "0" kompensiert. Selbst wenn die Daten logisch "0" im Niveau verschoben wurden, genügt daher die Schwell­ spannung Vth′ des verstärkenden Transistors 13 und ΔV der folgenden Relation:
Vth′ < ΔV
Der Transistor 13 wird daher sicher in einen ON-Zustand oder OFF-Zustand entsprechend der gespeicherten Daten gebracht (das am Speicherknoten N geladene Potential), so daß ein feh­ lerhaftes Lesen von Daten vermieden wird.
Die Schwellspannung Vth′ der Transistoren 13a und 13b sollte so festgelegt werden, daß sie einen ausreichenden Geräuschab­ stand sicherstellt. Wenn das Verschiebungspotential 0,5 V be­ trägt und die Schwellspannung eines gewöhnlichen MOS-Transi­ stors 0,6 V, kann der Anstieg der Schwellspannung der MOS- Transistoren 13a und 13b um 0,4 V bis 0,6 V ausreichend sein, um einen zufriedenstellenden Geräuschabstand zu erhalten.
Wenn der Unterschied zwischen der Höhe der Potentialverschie­ bung ΔV und der Schwellspannung Vth′ einen Wert annimmt, der dem eines konventionellen dynamischen RAM entspricht, kann der Geräuschabstand beim Lesen von Daten in der Größenordnung des Geräuschabstandes in einem herkömmlichen Speicher bewegt werden. Es ist daher möglich, die Verringerung des Ge­ räuschabstandes zu verhindern und den Datenlesevorgang stabil und sicher auszuführen.
Bei der oben beschriebenen Ausführungsform werden die Schreibdaten DI im Logikniveau zu internen Lesedaten inver­ tiert, die auf einer Lesebitleitung RB erscheinen. Wenn daher ein Inverter auf der vorhergehenden Stufe des Schreib-Trei­ berkreises 40′ vorgesehen ist oder ein Inverter auf einem Pfad zwischen einer Eingangsleitung eines Ausgabetreibers und einer Ausgangsleitung der Speichervorrichtung vorgesehen wird, können Lesedaten DO, die den Schreibdaten DI entspre­ chen, erhalten werden.
Es wird ebenfalls angenommen, daß der Inverter IV zwischen der Eingangsleitung (DI) und dem Gate des Transistors T4 an­ geordnet ist und daß die Schreibdaten TI direkt an die Gates der Transistoren T1 und T3 im Aufbau des Schreib-Treiberkrei­ ses nach Fig. 6 angelegt werden. Der logische Zusammenhang zwischen den internen Schreibdaten und den internen Leseda­ ten, der derselbe wie im herkömmlichen dynamischen RAM nach Fig. 2 ist, kann erreicht werden, während der Niveauschiebe­ vorgang der Schreibdaten erfolgt.
Der Schreib-Treiberkreis 40′ ist Teil eines in Fig. 1 gezeig­ ten Schreibsteuerkreises 4 und kann selbst einen Eingabepuf­ fer darstellen oder kann ein vom Eingabepuffer verschiedener Treiberkreis sein. Im besonderen kann dies eine Vorrichtung sein, die direkt die internen Schreibdatenübertragungsleitun­ gen treibt (eingeschlossen die interne Schreibdatenübertra­ gungssignalleitung IL und die Schreibbitleitung WB).
Im Schreibtreiberkreis 40′ wird die Potentialverschiebung durch in Darlington-Schaltung verbundene Transistoren er­ reicht, die das Entladen der internen Schreibdatenübertra­ gungsleitung vornehmen. Derselbe vorteilhafte Effekt der oben beschriebenen Ausführungsform kann allerdings durch eine be­ liebige Schaltung erreicht werden, solange die Schaltung das den Daten logisch "0" entsprechende Potential verschiebt.
Die Fig. 8 zeigt den Aufbau eines Hauptteils eines dynami­ schen RAM entsprechend einer anderen Ausführungsform dieser Erfindung. Bei der folgenden Beschreibung wird angenommen, daß ein Schreibzeilenauswahlsignal sowohl ein Schreibzei­ lenadreßdecodiersignal WW als auch Schreibwortsignal WW′ ein­ schließt, und es wird angenommen, daß eine interne Schreibda­ tenübertragungsleitung sowohl eine interne Schreibdatenüber­ tragungssignalleitung IL als auch eine Schreibbitleitung WB einschließt. Der in Fig. 8 gezeigte dynamische RAM beinhaltet ein erstes Impedanzelement R1, das zwischen einem ersten Po­ tential wie der Versorgungsspannung Vcc und der internen Schreibdatenübertragungssignalleitung IL vorgesehen ist, so­ wie ein zweites Impedanzelement R2, das zwischen der Versor­ gungsspannung Vcc und der Schaltbitleitung WB verbunden ist. Diese Impedanzelemente R1, R2 weisen angemessene Impedanz­ werte auf. Der Datenschreib-Treiberkreis 40 hat denselben Aufbau wie der in Fig. 2 gezeigte. Im folgenden wird eine Be­ schreibung seiner Funktion vorgenommen.
Es wird ein Fall angenommen, bei dem Schreibdaten DI sich auf logisch "1" befinden, was dem Potential "H" entspricht. Fer­ ner wird angenommen, daß sich ein Spaltenauswahlsignal WP auf "H" befindet und ein Transistor QP sich in einem leitenden Zustand befindet. Bei diesem Fall wird das Potential, was durch das Verhältnis der Impedanzen jeder der Impedanzele­ mente R1, R2 zum Einschaltwiderstand des im Schreibtreiber­ kreis 40 enthaltenen Transistors T2 bestimmt, auf die Schreibbitleitung WB als Daten mit logisch "0" übertragen. Mit anderen Worten, wenn die Impedanzwerte der Impedanzele­ mente R1, R2 als R1 bzw. R2 angenommen werden und der Ein­ schaltwiderstand des Transistors T2 auch als R angenommen wird, ergibt sich das Potential, was den Daten logisch "0" entspricht, durch den folgenden Ausdruck, denn der Widerstand der Schreibbitleitung WB ist im wesentlichen vernachlässig­ bar.
ΔV = R · Vcc/(R1//R2 + R)
wobei Vss gleich Null ist. Das logisch "0" entsprechende Po­ tentialniveau auf der Schreibbitleitung WB wird durch ΔV von der Spannung Vss erhöht. Dieser Wert von ΔV kann nach Belie­ ben auf den gewünschten Wert eingestellt werden, indem die Impedanzwerte der Impedanzelemente R1, R2 eingestellt werden.
Die Schreibbitleitung WB besitzt die Streuinduktivität L und parasitäre Kapazität C, wie in den herkömmlichen Beispielen. Wenn sich ein Ausgabesignal des Schreib-Treiberkreises 40 mit hoher Geschwindigkeit ändert, wird ein Unterschwingen durch das Nachschwingen entstehen. Das niedrigste erreichbare Po­ tential dieses Unterschwingers wird allerdings um ΔV durch die Impedanzelemente R1, R2 angehoben. Das Potential auf der Schreibbitleitung WB kann daher höhergehalten werden als das Erdpotential Vss, wie in Fig. 8 gezeigt, welcher Unterschwung auch erscheint. Es ist daher möglich, den Basis-Emitter-Über­ gang des in Fig. 3 gezeigten parasitären Bipolartransistors Tp immer in einem umgekehrt vorgespannten Zustand zu halten, so daß der Transistor Tp zu jedem Zeitpunkt in einem OFF-Zu­ stand gehalten werden kann. Folglich werden keine in einer nicht ausgewählten Speicherzelle 100a gespeicherte Signalla­ dungen auf die Schreibbitleitung WB übertragen, selbst wenn Information entsprechend logisch "1" bereits in einem Konden­ sator 14a einer nicht ausgewählten Speicherzelle 100a gespei­ chert ist. Das logisch "1" entsprechende Potential, das vor­ her hineingeschrieben wurde, bleibt daher sicher erhalten.
Das Vorsehen der Impedanzelemente R1 und R2 erlaubt es, das Potentialniveau von logisch "0" um ΔV zu erhöhen. Folglich wird das Ladungspotential (das Potential am Knoten N), was logisch "0" entspricht, im Kondensator 14 der Speicherzelle ebenfalls zu ΔV. Wenn dieses Potential ΔV, das im Kondensa­ tor gespeichert ist, höher als die Schwellspannung Vth des Transistors 13 (13a, 13b) wird, befindet sich der Transistor 13 immer in einem ON-Zustand, unabhängig von den Logikzustän­ den "1" und "0", so daß Daten nicht korrekt ausgelesen werden können. Es ist daher notwendig, das logisch "0" entsprechende Potentialniveau auf einen Wert zu setzen, der niedriger ist als die Schwellspannung Vth des Transistors 13 (13a, 13b).
Als ein derartiges Impedanzelement können beliebige Impedanz­ vorrichtungen benutzt werden, wie z. B. ein Polysilicium um­ fassender Widerstand. Die Anordnung zum Einrichten des Impe­ danzwertes auf den effizientesten und optimalen Wert wird in Fig. 10 gezeigt.
Wie in Fig. 10 gezeigt, wird als Impedanzelement ein nMOS- Transistor vorgesehen, dessen Gate und Drain mit einem Span­ nungsversorgungspotential Vcc als einem ersten Potential ver­ bunden sind und dessen Source mit einer internen Schreibda­ tenübertragungssignalleitung IL oder Schaltbitleitung WB ver­ bunden ist. Wenn ein Feldeffekttransistor vom isolierten Ga­ tetyp derart als Widerstand verbunden ist, kann er als Last­ vorrichtung mit einem bestimmten Widerstandswert verwendet werden.
Wenn ein Feldeffekttransistor vom isolierten Gatetyp als ein Impedanzelement verwendet wird, besitzt dieser Lasttransistor dieselbe Struktur wie die in der Speicherzelle enthaltenen MOS-Transistoren und ist ebenfalls Änderungen in den Charak­ teristiken ausgesetzt, die den von einen dynamischen RAM bil­ denden Transistoren entsprechen, mit Änderungen von Bauteil­ parametern, Änderungen der Versorgungsspannung und Änderungen in der Umgebungstemperatur oder dgl. während der Herstel­ lungsschritte des dynamischen RAM. Es ist daher möglich, die Änderungen in diesen Parametern zu kompensieren, so daß das Potential, das optimal logisch "0" auf der Schreibbitleitung WB entspricht, übertragen wird, selbst wenn derartige Parame­ ter wie die oben erwähnten verändert werden.
Wenn Polysilicium als Lastwiderstand, d. h. als Impedanzele­ ment verwendet wird, benötigt der Polysiliciumwiderstand eine größere Fläche und erschwert das Einrichten seiner optimalen Werte (wegen Variationen in den Produktionsparametern, Be­ triebsparametern usw., wie oben beschrieben). Wenn allerdings ein nMOS-Transistor als Impedanzelement eingesetzt wird, kann der Impedanzwert (Einschaltwiderstand) einfach auf den opti­ malen Wert gesetzt werden, indem die Größe des Transistors, wie seine Gatelänge, seine Gatebreite usw. angepaßt werden, und auch eine für das Impedanzelement benötigte Fläche kann durch den nMOS-Transistor minimiert werden. Es ist daher mög­ lich, ein Impedanzelement zu erhalten, welches das Potential­ signal auf der Schaltbitleitung WB einfach und korrekt be­ richtigen kann, ohne daß eine durch das Impedanzelement im Speicher benötigte Fläche vergrößert wird.
Die Impedanzelemente R1 und R2 werden nicht für die Zuleitung von beiden der internen Schreibdatenübertragungssignalleitun­ gen IL und der Schreibbitleitung WB benötigt.
Es ist möglich, denselben vorteilhaften Effekt wie in der oben beschriebenen Ausführungsform zu erreichen, selbst wenn das Impedanzelement nur für eine der internen Schreibdaten­ übertragungssignalleitung IL oder der Schreibbitleitung WB vorgesehen ist.
Da außerdem der n-Kanal-MOS-Transistor als Impedanzelement genutzt wird, kann ein p-Kanal-MOS-Transistor als Lasttransi­ stor benutzt werden. Außerdem ist es auch möglich, denselben vorteilhaften Effekt wie in der oben beschriebenen Ausfüh­ rungsform zu erreichen, wenn die Speicherzelle aus p-MOS- Transistoren gebildet ist.
Wenn eine Realisierung der Potentialverschiebung der Schreib­ daten durch das oben beschriebene Impedanzelement gewünscht wird, muß die Schwellspannung jedes der verstärkenden Transi­ storen 13a, 13b in den Speicherzellen größer als das Potenti­ alniveau (Vss +ΔV) sein, was logisch "0" entspricht. Es wird allerdings in Betracht gezogen, daß das logisch "0" entspre­ chende Potentialniveau durch Rauschen erhöht wird, wodurch eine Fehlfunktion der verstärkenden Transistoren 13a, 13b be­ wirkt wird. Es ist vorteilhaft, die Schwellspannung jedes der verstärkenden Transistoren 13a, 13b so ausreichend hoch zu wählen, daß ein befriedigender Rauschabstand sichergestellt wird.
Wenn der Umfang der Verschiebung der Schwellspannung Vth je­ des der verstärkenden Transistoren 13a, 13b im wesentlichen der Verschiebung ΔV des Potentialniveaus, das Daten logisch "0" entspricht, kann ein Geräuschabstand sichergestellt wer­ den, der in derselben Größenordnung wie in einem herkömmli­ chen dynamischen RAM liegt. Sein genauer Wert ist entspre­ chend mit Schaltungsparametern und Betriebscharakteristiken auf einen angemessenen Wert zu setzen. Selbst in dem Fall, daß ein Unterschwinger auf der Schreibbitleitung WB erzeugt wird, können Daten ohne diesen Einfluß erhalten werden. Zu­ sätzlich ist die Schwellspannung jedes der verstärkenden Transistoren 13a, 13b so gewählt, daß ein ausreichender Ab­ stand bezogen auf das verschobene Potentialniveau der logisch "0" entsprechenden Daten sichergestellt wird. Eine Verringe­ rung des Rauschabstandes kann daher verhindert werden, und ein stabiler, fehlerfreier und hochgradig zuverlässiger dyna­ mischer RAM kann erreicht werden.
Bisher wurde eine Beschreibung eines seriellen Zugriffsspei­ chers als dynamischer RAM in der oben beschriebenen Ausfüh­ rungsform vorgenommen. Allerdings ist die vorliegende Erfin­ dung nicht notwendigerweise auf einen derartigen seriellen Zugriffsspeicher beschränkt. Ein dynamischer RAM, der eine Speicherzelle vom dynamischen Typ aufweist, wobei Information in einem Kondensator gespeichert wird und getrennte Schreib- und Lesepfade vorgesehen sind, kann denselben vorteilhaften Effekt wie die oben beschriebene Ausführungsform aufweisen.
Weiterhin können, als Alternative zum Transistor QP, der auf das Spaltenauswahlsignal WP zum Verbinden der internen Schreibdatenübertragungssignalleitung IL mit der Schreibbit­ leitung WB reagiert, Transistoren vorgesehen werden, die einen Logikkreis zum Auswählen eines Betriebsmodus bilden, oder ein Decoderkreis zum Auswählen einer gewünschten Adresse oder weitere Einrichtungen können seriell vorgesehen sein. Sogar bei diesem Aufbau ist derselbe vorteilhafte Effekt wie in der oben beschriebenen Ausführungsform erreichbar.
Außerdem wurde die Beschreibung eines seriellen Zugriffs­ speichers vorgenommen, bei dem das Einschreiben von Daten und das Auslesen von Daten auf Bitbasis erfolgte. Wenn aller­ dings ein dynamischer RAM, der Speicherzellen vom Dreitransi­ stor/Einkondensatortyp aufweist und auch getrennt angeordnete Datenschreib- und Lesepfade aufweist, eingesetzt wird, kann derselbe vorteilhafte Effekt wie in der oben beschriebenen Ausführungsform erreicht werden.
Bei der oben beschriebenen Ausführungsform umfaßt eine Spei­ cherzelle drei Transistoren und einen Kondensator. Die vor­ liegende Erfindung kann auch auf eine Speicherzelle Anwendung finden, die Speicherzellen vom Eintransistor/Einkondensatortyp aufweist, was im folgenden beschrieben wird.
Wie in Fig. 11 gezeigt, umfaßt eine Halbleiterspeichervor­ richtung entsprechend noch einer anderen Ausführungsform der Erfindung ein Speicherzellenfeld 401 mit einer Mehrzahl von in M Zeilen und N Spalten angeordneten Speicherzellen.
Die Speichervorrichtung umfaßt auch einen Zeilendecodierer 402 zum Decodieren von außen angelegter Zeilenadressen, um ein Zeilenauswahlsignal zur Auswahl einer Zeile im Speicher­ zellenfeld 401 zu erzeugen. Die Speichervorrichtung enthält ferner einen Spaltendecodierer 403 zum Decodieren von außen angelegter Spaltenadressen, um ein Spaltenauswahlsignal zur Auswahl einer Spalte im Speicherzellenfeld 401 zu erzeugen.
Wenn die Speichervorrichtung von einem Typ ist, bei dem ein Wort n Bits umfaßt, wählt das Spaltenauswahlsignal n Spalten im Speicherzellenfeld 401 zur gleichen Zeit aus bzw. bezeich­ net diese. In der folgenden Beschreibung allerdings wird an­ genommen, daß ein Wort bei der in Fig. 11 gezeigten Speicher­ vorrichtung ein Bit umfaßt.
Zusätzlich ist ein Zeilenadreßpuffer üblicherweise vorgese­ hen, um von außen angelegte Zeilenadressen für den Zeilende­ codierer 402 zu puffern, und ein Spaltenadreßpuffer ist eben­ falls vorgesehen, um von außen angelegte Spaltenadreßsignale für den Spaltendecodierer 403 zu puffern. Aus Gründen der Vereinfachung wird allerdings angenommen, daß diese Adreßpuf­ fer in den entsprechenden Decodierern 402 und 403 enthalten sind.
Die Speichervorrichtung enthält ferner ein Spaltenauswahlgat­ ter 404, um eine ausgewählte Spalte mit einer Lese/Schreibdatenleitung 409 als Reaktion auf ein Spaltenaus­ wahlsignal des Spaltendecodierers 403 zu verbinden, einen Einschreibkreis 405 zum Erzeugen interner Einschreibdaten, die von außen angelegten externen Einschreibdaten (Eingabedaten) DIN entsprechen, sowie eine Leseverstärker­ schaltung 406 zum Verstärken von aus einer ausgewählten Speicherzelle ausgelesenen Daten und zum Erzeugen von exter­ nen Auslesedaten (Ausgabedaten) DOUT.
Die Speichervorrichtung enthält ferner einen Potentional­ schiebekreis 410 zum Erhöhen des Niveaus von "L"-Daten in Richtung des "H"-Niveaus um ein angemessenes Potential.
Im Betrieb wählt der Zeilendecodierer 402 eine Zeile im Speicherzellenfeld 401 als Reaktion auf eine von außen ange­ legte Zeilenadresse, und der Spaltendecodierer 403 wählt eine Spalte im Feld 401 als Reaktion auf eine von außen angelegte Spaltenadresse. Eine in der ausgewählten Zeile und der ausge­ wählten Spalte angeordnete Speicherzelle wird mit der Lese/Schreibdatenleitung 409 über das Spaltenauswahlgatter 409 verbunden. Beim Schreiben von Daten wird der Einschreibe­ kreis 405 aktiviert, um interne Einschreibedaten zu erzeugen, die den Eingabedaten DIN entsprechen. Die internen Einschrei­ bedaten werden dann zur ausgewählten Speicherzelle über den Niveauschiebekreis 410 und das Spaltenauswahlgatter 404 transportiert, um in der Speicherzelle gespeichert zu werden.
Beim Lesen von Daten wird der Leseverstärkerkreis 406 akti­ viert, um Daten auf der Lese/Schreibdatenleitung 409 aus der gespeicherten Speicherzelle zu erkennen und zu verstärken und ein Ausgabesignal DOUT zu erzeugen.
Beim Lesen von Daten wird der Einschreibekreis 405 deakti­ viert, so daß seine Ausgangsleitung hochohmig wird.
Ein Leseverstärkerkreis 406 kann deaktiviert oder aktiviert beim Schreiben von Daten sein, jeder Fall ist denkbar, wenn der Dateneingangsanschluß und der Datenausgangsanschluß ge­ trennt vorgesehen sind. Wenn ein gemeinsamer Anschluß für Eingabedaten und Ausgabedaten vorgesehen ist, wird der Lese­ verstärkerkreis 406 beim Schreiben von Daten deaktiviert.
Die Fig. 12 zeigt eine spezielle Anordnung der in Fig. 11 ge­ zeigten Vorrichtung.
Wie in Fig. 12 gezeigt, umfaßt der Zeilendecodierer 402 m Ausgangsleitungen, die mit entsprechenden Wortleitungen WL1 bis WLm verbunden sind.
Das Speicherzellenfeld 401 umfaßt Speicherzellen M11 bis Mmm, die in m Zeilen und n Spalten angeordnet sind. Die Speicher­ zellen Mi1 bis Min sind mit der Wortleitung WLi verbunden, wobei i eine beliebige Integerzahl zwischen 1 und m ist. Die Speicherzellen M1j bis Mmj sind mit der Bitleitung Bj verbun­ den, wobei j eine beliebige Integerzahl zwischen 1 und n ist.
Die Speicherzellen einer Zeile sind mit einer Wortleitung verbunden, während die Speicherzellen einer Spalte mit einer Bitleitung verbunden sind.
Jede der Speicherzellen M11 bis Mmn umfaßt einen Kondensator Cÿ zum Speichern von Information in Form von elektrischen Ladungen und einen Transfertransistor Tÿ zum Verbinden des Kondensators Cÿ mit der Bitleitung Bj, der auf ein Zeilen­ auswahlsignal Wli reagiert. Es wird darauf hingewiesen, daß das Zeilenauswahlsignal mit demselben Bezugszeichen versehen wird wie eine Wortleitung.
Das Spaltenauswahlgatter 404 umfaßt eine Mehrzahl von Spal­ tengattertransistoren ST1 bis STn, einen für jede Bitleitung B1 bis Bn. Der Spaltengatetransistor STj wird eingeschaltet, um die Bitleitung Bj mit der Lese/Schreibdatenleitung 409 als Reaktion auf das Spaltenauswahlsignal CSj des Spaltendecodie­ rers 403 zu verbinden. Dieser wiederum enthält n Ausgangslei­ tungen CS1 bis CSn zum Erzeugen eines Spaltenauswahlsignals.
Beim Schreiben von Daten werden eine Wortleitung und eine Bitleitung als Reaktion auf ein Zeilenauswahlsignal bzw. ein Spaltenauswahlsignal ausgewählt. Dann werden die internen Einschreibdaten, die in der ausgewählten Speicherzelle zu speichern sind, auf die ausgewählte Bitleitung übertragen.
In diesem Fall besitzt der Einschreibkreis 405 eine große Treiberwirkung, so daß ein Unterschwingen des Potentials auf der ausgewählten Bitleitung geschieht, wie in Fig. 4 gezeigt. Diese Situation wird im folgenden betrachtet.
Es wird jetzt angenommen, daß die Wortleitung WL1 durch den Zeilendecodierer 402 und die Bitleitung B1 durch den Spalten­ decodierer 403 ausgewählt werden. Wenn interne Einschreibda­ ten von logisch "L" vom Einschreibkreis 405 über den Spalten­ gatetransistor ST1 auf die Bitleitung B1 übertragen werden, werden Daten von logisch "L" in die Speicherzelle MC11 einge­ schrieben. Wenn ein Unterschwingen des Potentials auf der Bitleitung B1 wie in Fig. 4 gezeigt erscheint, wird der para­ sitäre Transistor des ausgeschalteten Transfertransistors Tm1 eingeschaltet, um die gespeicherten Datenladungen im Konden­ sator Cm1 zu entladen, denn die Speicherzelle Mÿ besitzt dieselbe Querschnittsstruktur wie in Fig. 3 gezeigt. Das Ent­ laden von gespeicherten Daten durch das Unterschwingen wird ebenfalls in anderen mit der Bitleitung B1 verbundenen Speicherzellen bewirkt, was eine Verschlechterung der Daten­ halteeigenschaften mit sich bringt und im schlimmsten Fall eine Datenumkehr von "H" zu "L".
Obwohl dies nicht klar in Fig. 12 gezeigt wird, ist ein Lese­ verstärker für jede Bitleitung Bj vorgesehen, um Speicherzel­ lendaten wiederherzustellen. Dieser Leseverstärker erkennt und verstärkt Daten auf der zugeordneten Bitleitung und hält diese fest. Beim Schreiben von Daten sind die Leseverstärker für die betreffenden Bitleitungen B1 bis Bn aktiviert, und dann wird der Einschreibkreis 405 aktiviert, um interne Ein­ schreibdaten auf eine ausgewählte Bitleitung über einen ein­ geschalteten Spaltengatetransistor zu übertragen. Der Ein­ schreibkreis 405 besitzt eine größere Treiberwirkung als die Datenhaltefähigkeit dieser Leseverstärker, um das Potential auf der ausgewählten Bitleitung entsprechend den Einschreib­ daten zu gestalten.
Bei einer derartigen Situation wird, wenn Daten mit "H" durch einen Leseverstärker auf der ausgewählten Bitleitung gehalten werden, die Übertragung von Daten mit "L" durch den Ein­ schreibkreis 405 zum Unterschwingen auf der ausgewählten Bit­ leitung führen.
Zusätzlich führt das Schreiben von Daten mit "L" durch den Einschreibkreis 405 in die ausgewählte Speicherzelle, die Da­ ten von "L" speichert, ebenfalls zum Unterschwingen, denn der Einschreibkreis 405 entlädt die Lese/Schreibdatenleitung 409 vom Zwischenpotential auf Erdpotential. Dies ist der Fall, wenn sich die Lese/Schreibdatenleitung 409 auf einem Zwi­ schenpotential vor dem Schreiben von Daten befindet.
Außerdem wird bei einem schnellen Zugriffsmodus, wie einem statischen Spaltenmodus oder einem Seitenmodus, bei dem ver­ schiedene Spalten nacheinander ausgewählt werden, während eine Wortleitung ausgewählt bleibt, durch das Schreiben von Daten mit "L" nach dem Schreiben von "H"-Daten das Unter­ schwingen auf der Lese/Schreibdatenleitung 409 bewirkt, wel­ ches dann auf die ausgewählte Bitleitung übertragen wird, selbst wenn die ausgewählte Speicherzelle vorher Daten von "L" gespeichert hat.
In jedem dieser Fälle besitzt der Einschreibkreis 405 eine große Treiberwirkung, um die Lese/Schreibdatenleitung 409 und die Bitleitungen B1 bis Bn zu laden und zu entladen. Das Un­ terschwingen wird unvermeidbar auf den Bitleitungen B1 bis Bn erzeugt, um das Datenhaltevermögen der Speichervorrichtung zu verschlechtern und um fehlerhaftes Datenlesen durch ein er­ niedrigtes "H"-Niveau oder eine Umkehrung von gespeicherten Daten von "H" zu "L" zu bewirken.
Um das Einschalten eines parasitären Transistors in einem Transfertransistor Tj durch das Unterschwingen zu vermeiden, werden Impedanzelement R0 bis Rn an der Ausgangsleitung des Einschreibkreises 405 und an betreffenden Bitleitungen B1 bis Bn vorgesehen, um das Anheben des Potentials von "L"-Daten zu bewirken, wie in Fig. 12 gezeigt. Das Ausmaß ΔV des Anhebens des Potentials von "L"-Daten auf einer Bitleitung Bj bestimmt sich durch denselben Ausdruck wie den für die in Fig. 7 ge­ zeigte Anordnung, d. h.
ΔV = R · Vcc/(R0//Rj + R)
wobei R der Einschaltwiderstand eines in der Ausgangsstufe des Einschreibpuffers 405′ für den Einschreibkreis 405 vorge­ sehenen Schiebetransistors (Pull-Down-Transistor) ist und Rj ein Widerstandswert des Impedanzelements Rj ist. Es wird an­ genommen, daß der Gleichstromwiderstand der Lese/Schreibdatenleitung 409 und der entsprechenden Bitlei­ tungen B1 bis Bn verglichen mit R und Rj vernachlässigbar ist.
Durch eine derartige Anordnung kann das Potential auf einer ausgewählten Bitleitung so festgelegt werden, daß es über dem Substratpotential Vss liegt, sogar wenn das Unterschwingen erzeugt wird, so daß jeder parasitäre Transistor zuverlässig ausgeschaltet gehalten werden kann und ein Lecken von gespei­ cherten Datenladungen einer Speicherzelle auf eine Bitleitung vermieden werden kann.
Als Impedanzelemente kann jede Art von ohmschem Widerstand eingesetzt werden, wie z. B. Polysiliciumdiffusionswider­ stände, bei denen Polysilicium mit Störstellen dotiert ist, oder ein als Widerstand verbundener MOS-Transistor, wie in Fig. 12 gezeigt.
Bei der in Fig. 12 gezeigten Anordnung ist ein Impedanzele­ ment sowohl an der Ausgangsleitung des Einschreibpuffers 405′ als auch einer Bitleitung Bj vorgesehen. Das Impedanzelement kann allerdings auch entweder an der Ausgangsleitung des Ein­ schreibpuffers 405′ oder an betreffenden Bitleitungen B1 bis Bn vorgesehen sein.
Zusätzlich kann der Einschreibpuffer 405′ eine Niveauschiebe­ vorrichtung wie in Fig. 7 gezeigt aufweisen, ohne daß er ein Impedanzelement besitzt, solange der Puffer 405′ einen hoch­ ohmigen Ausgang als Reaktion auf das Steuersignal W beim Da­ tenlesen besitzt.
Obwohl bei der in Fig. 12 gezeigten Speichervorrichtung das Lesen und das Schreiben von Daten unter gemeinsamer Benutzung der Lese/Schreibdatenleitung 409 vorgenommen wird, können au­ ßerdem ein Lesepfad und ein Schreibpfad getrennt vorgesehen werden.
Es wurde eine Beschreibung eines dynamischen RAM vorgenommen, bei dem jeder der Transistoren in den Speicherzellen durch den nMOS-Transistor in der oben beschriebenen Ausführungsform dargestellt wird. Selbst wenn allerdings die Speicherzellen pMOS-Transistoren als Alternative umfassen, kann dieselbe Wirkung wie bei der beschriebenen Ausführungsform erreicht werden, wenn die Spannungspolarität umgekehrt wird.
Entsprechend der vorliegenden Erfindung kann, wie oben be­ schrieben, selbst bei Nachschwingen beim Schreiben von Daten auf die (Schreib-)Bitleitung mit dem darauf entstehenden Nachschwingen das erreichbare Potential des Unterschwunges auf solch ein Potentialniveau gesetzt werden, daß der mit der Speicherzelle existierende parasitäre Bipolartransistor immer in einem OFF-Zustand gehalten wird. Folglich wird verhindert, daß die in den Kondensatoren der Speicherzellen gespeicherten elektrischen Ladungen auf die (Schreib-)Bitleitung lecken. Es ist daher möglich, einen hochgradig zuverlässigen dynami­ schen RAM zu erhalten, der Daten stabil behält.
Wenn Feldeffekttransistoren vom isolierten Gatetyp als Wider­ stände verbunden sind, um als Impedanzelement eingesetzt zu werden, können diese Impedanzelemente gebildet werden, indem dieselben Herstellungsschritte wie die für die Speicherzellen benutzt werden. Außerdem kann deren Impedanzwert auf die op­ timalen Werte bei minimalem Flächeneinsatz festgelegt werden, indem die Größe des Impedanztransistors variiert wird, wo­ durch es möglich wird, Korrekturen des Potentialsignals mit hoher Zuverlässigkeit vorzunehmen.

Claims (9)

1. Dynamischer RAM mit
einem Daten-Einschreibkreis (40; 40′; 405) zum Erzeugen von zweistufigen internen Schreibdaten mit einem ersten Logikpo­ tentialniveau und einem zweiten Logikpotentialniveau als Reak­ tion auf von außen angelegte Schreibdaten,
mindestens einer internen Schreibdaten-Übertragungsleitung (IL, WB; 409, B1 bis Bn) zum Übertragen der zweistufigen inter­ nen Schreibdaten
und einer Mehrzahl von in mindestens einer Spalte angeordneten Speicherzellen (100; MC),
wobei die Speicherzellen (100; MC) jeweils eine Kondensator­ vorrichtung (14a, 14b; C11 bis Cmn) zum Speichern von Informa­ tion in Form von elektrischen Ladungen und ein erstes selekti­ ves Verbindungselement (11a, 11b; T11 bis Tmn) aufweisen, das selektiv die Kondensatorvorrichtung (14a, 14b; C11 bis Cmn) mit der internen Schreibdaten-Übertragungsleitung (IL, WB; 409, B1 bis Bn) als Reaktion auf ein Schreib-Zeilenauswahlsignal verbindet, gekennzeichnet durch eine Niveau-Schiebevorrichtung (LS; 410) zum Verschieben des Potentialniveaus der dem zweiten Logikpotentialniveau entspre­ chenden internen Schreibdaten, die auf der internen Schreibda­ ten-Übertragungsleitung (IL, WB; 409, B1 bis Bn) übertragen werden, in Richtung auf das erste Logikpotentialniveau.
2. Dynamischer RAM nach Anspruch 1, dadurch gekennzeichnet, daß der Daten-Einschreibkreis (40′) eine Ausgangsstufe mit
einem ersten Ausgangselement (T1) zum Setzen der internen Schreibdaten-Übertragungsleitung (IL, WB; 409, B1 bis Bn) auf das erste Potentialniveau als Reaktion auf von außen angelegte Schreibdaten und
einem zweiten Ausgangselement (T2) zum Setzen der internen Schreibdaten-Übertragungsleitung (IL, WB; 409, B1 bis Bn) auf ein zweites Potentialniveau als Reaktion auf von außen ange­ legte Schreibdaten aufweist,
wobei die Niveau-Schiebevorrichtung (LS; 410) Schiebeelemente (T3, T4) zum Schieben des Potentialniveaus eines Ausgangssi­ gnals des zweiten Ausgangselements (T2) in Richtung des ersten Potentialniveaus aufweist.
3. Dynamischer RAM nach Anspruch 2, dadurch gekennzeichnet, daß
das zweite Ausgangselement (T2) einen ersten Schalttransistor (T2) aufweist, der zwischen einem Ausgangsknoten des Daten- Einschreibkreises (40′) und einer Spannungsversorgungsquelle zum Erzeugen des zweiten Potentials verbunden ist,
und die Schiebeelemente (T3, T4) einen zweiten Schalttransi­ stor (T3), der als Reaktion auf von außen angelegte Schreibda­ ten ein- und ausgeschaltet wird, sowie einen dritten Schalttransistor (T4) aufweisen, der den Ein- und Ausschaltzu­ stand des ersten Schalttransistors (T2) als Reaktion auf die von außen angelegten Schreibdaten steuert,
wobei der zweite Schalttransistor (T3) so vorgesehen ist, daß er mit dem ersten Schalttransistor (T2) zwischen dem Ausgangs­ knoten und einer Steuerelektrode des ersten Schalttransistors (T2) in Darlingtonschaltung verbunden ist
und die zweiten und dritten Schaltelemente (T3, T4) komplemen­ tär zueinander betrieben werden.
4. Dynamischer RAM nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß
das erste selektive Verbindungselement (11a, 11b; T11 bis Tmn) der Speicherzelle (100; MC) mit einem Anschluß mit der inter­ nen Schreibdaten-Übertragungsleitung (IL, WB; 409, B1 bis Bn) verbunden ist und
die Niveau-Schiebevorrichtung (LS, 410) eine Impedanzvorrich­ tung (R1, R2) aufweist, die an der internen Schreibdaten-Über­ tragungsleitung (IL, WB; 409, B1 bis Bn) zwischen dem Ausgang des Daten-Einschreibkreises (40; 40′; 405) und dem einen Aus­ gang des ersten selektiven Verbindungselements (11a, 11b; T11 bis Tmn) vorgesehen ist und ein durch ihre Impedanzwerte (R1, R2) vorbestimmbares Potential (ΔV) zu dem Punkt überträgt, an dem sie mit der internen Schreibdaten-Übertragungsleitung (IL, WB; 409, B1 bis Bn) verbunden ist.
5. Dynamischer RAM nach Anspruch 4, dadurch gekennzeichnet, daß die Impedanzvorrichtung (R1, R2) einen Feldeffekttransistor vom isolierten Typ aufweist, der als Widerstand zwischen der Spannungsversorgungsquelle für das erste Potential und dem Verbindungspunkt verbunden ist.
6. Dynamischer RAM nach einem der Ansprüche 1 bis 5, gekenn­ zeichnet durch mindestens eine interne Lesedaten-Übertragungs­ leitung (OL, RB), die getrennt von der mindestens einen inter­ nen Schreibdaten-Übertragungsleitung (IL, WB; 409, B1 bis Bn) vorgesehen ist und zum Übertragen von aus einer ausgewählten Speicherzelle ausgelesenen Daten (100; MC) vorgesehen ist,
wobei jede Speicherzelle (100; MC) zusätzlich ein zweites se­ lektives Verbindungselement (12a, 12b, 13a, 13b) enthält, das selektiv in der Kondensatorvorrichtung (14a, 14b; C11 bis Cmn) gespeicherte Information auf die interne Lesedaten-Übertra­ gungsleitung (OL, RB) als Reaktion auf ein Lese-Zeilenauswahl­ signal überträgt,
das zweite selektive Verbindungselement (12a, 12b, 13a, 13b) ein erstes Schaltelement (13a, 13b) zum Verstärken der in der Kondensatorvorrichtung (14a, 14b; C11 bis Cmn) gespeicherten Information und ein zweites Schaltelement (12a, 12b) zum Über­ tragen der vom ersten Schaltelement (13a, 13b) verstärkten In­ formation auf die interne Lesedaten-Übertragungsleitung (OL, RB) umfaßt,
eine Schwellspannung des ersten Schaltelements (13a, 13b) in Richtung auf das erste Potential verschoben ist, so daß die Verschiebung des Potentialniveaus durch die Niveau-Schiebevor­ richtung (LS, 410) kompensiert wird,
und die Schwellspannung die Übergangsspannung des ersten Schaltelements (13a, 13b) von einem OFF-Zustand zu einem ON- Zustand angibt.
7. Verfahren zum Betreiben des dynamischen RAMs nach dem Ober­ begriff des Anspruchs 1, gekennzeichnet durch die Abfolge der Schritte
Verschieben eines Logikpotentialniveaus von einem zweiten Po­ tential entsprechenden internen Schreibdaten in Richtung eines ersten Potentials als Reaktion auf von außen angelegte Schreibdaten,
Übertragen der im Potentialniveau verschobenen internen Schreibdaten auf eine interne Schreibdaten-Übertragungsleitung (IL, WB; 409, B1 bis Bn) und
Einschreiben der im Potentialniveau verschobenen internen Schreibdaten in eine ausgewählte Speicherzelle (100; M11 bis Mmn) .
8. Verfahren zum Betreiben des dynamischen RAMs nach dem Ober­ begriff des Anspruchs 1, gekennzeichnet durch die Abfolge der Schritte
Erzeugen von internen Schreibdaten als Reaktion auf von außen angelegte Schreibdaten;
Übertragen dieser auf eine interne Schreibdaten-Übertragungsleitung (IL, WB; 409, B1 bis Bn);
Verschieben eines einem zweiten Potential entsprechenden Lo­ gikpotentialniveaus der internen Schreibdaten auf der internen Schreibdaten-Übertragungsleitung (IL, WB; 409, B1 bis Bn) in Richtung des ersten Potentials und
Einschreiben der im Potentialniveau verschobenen internen Schreibdaten in eine ausgewählte Speicherzelle (100; M11 bis Mmn).
9. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß der Schritt des Verschiebens des Logikpotentialniveaus der auf der internen Schreibdatenübertragungsleitung (IL, WB; 409, B1 bis Bn) übertragenen internen Schreibdaten entsprechend einem zweiten Potential in Richtung auf das erste Potential ausgeführt wird, während ein Einschreibkreis (40; 40′; 405) interne Schreibdaten des zweiten Logikpotentialniveaus erzeugt.
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