IT201800004982A1

IT201800004982A1 - DRAM memory one bit all in one united in a single device

Info

Publication number: IT201800004982A1
Application number: IT201800004982A
Authority: IT
Inventors: Francesco Vilardo
Original assignee: Francesco Vilardo
Priority date: 2018-05-02
Filing date: 2018-05-02
Publication date: 2019-11-02

Description

DESCRIZIONE

Invenzione industriale avente titolo : “DRAM memory one bit all in one united in a single device”

Il campo della tecnica dell’invenzione è l’elettronica digitale integrata su silicio, l’invenzione è una cella di memoria a semiconduttore, che fa riferimento alla filiera delle celle di memoria SRAM e DRAM, nel caso della invenzione fa parte delle celle di memoria tipo DRAM,

Lo stato della tecnica preesistente alla mia nuova invenzione consiste in celle di memoria DRAM integrate (come in FIG. 1) in cui un transistor di controllo mos epitassiale 101 collegato alla word line controlla chiudendo o aprendo l’accesso della cella di memoria alla bit line, Il bit di memoria nella cella di memoria tradizionale (come in FIG. 1) è contenuto nello stato del condensatore 102 collegato a un ground. Tramite la bit line si effettua la lettura e la scrittura del bit di memoria nel condensatore 102, la lettura distrugge il bit immagazzinato perché altera lo stato del condensatore, il bit letto deve sempre essere così riscritto tramite una nuova operazione di scrittura della bit line.

Il problema tecnico a cui la mia invenzione trova soluzione è la continua ricerca di costruire celle di memoria DRAM più piccole che evitino l’uso del condensatore 102 che è di dimensioni molto grandi rispetto al transistor di controllo 101 in FIG. 1. La mia invenzione industriale (in FIG. 2) consiste nel sostituire il condensatore con un transistor NPN integrato collegato non al Ground ma ad un Vdd, con il gate 202 sopra l’ossido 204 non perfettamente isolato ma collegato con una giunzione metallica alla zona N di sinistra su semiconduttore del transistor, e poi come si vede in FIG. 2 unire il transistor modificato con il transistor di controllo NPN mettendo in comune una zona N, il risultato è l’invenzione industriale di FIG.2 , ovvero un nuovo dispositivo piccolissimo NPNPN che unisce le funzioni di transistor di controllo e transistor modificato di memoria. In FIG. 2 , la parte contrassegnata come 205 del dispositivo ha la funzione di transistor di controllo, funzionando come il transistor 101 di FIG. 1 , la parte contrassegnata come 206 di FIG. 2 ha la funzione del transistor modificato di memoria con la giunzione 207 che unisce il gate 202 alla zona N centrale. Descrivo brevemente il funzionamento dell’ invenzione. La applicazione di tensione Vdd ad un transistor NPN non è un problema per lo stato della tecnica attuale. Il bit di memoria è memorizzato nel gate 202 come stato Vdd positivo (transistor modificato in conduzione) o stato ground (transistor modificato non conduttivo) . Per scrivere il bit Uno nel nuovo dispositivo di FIG. 2 , la word line assume valore Vdd, il gate metallico 201 si carica positivamente e apre sotto un canale nella zona P tra le due zone N, il selettore di colonna della bit line fà assumere alla bit line stessa il valore Vdd, il segnale Vdd parte dalla bit line a sinistra nella FIG. 2 , atraversa il canale aperto sotto il gate 201, arriva alla zona centrale N, attraverso la giunzione metallica 207 il segnale Vdd (in arrivo dalla bit line) carica positivamente il gate 202 che apre un canale sotto nella zona P tra la zona N centrale e la zona N a destra, ora anche il segnale Vdd che arriva da destra contribuisce a tenere carico positivamente il gate 202 tramite la giunzione metallica 207 con una retroazione, la word line scollega il dispositivo dalla bit line portando a ground il gate 201 , ma il gate 202 rimane carico positivamente grazie al segnale positivo Vdd che continua ad arrivare da destra e mantiene carico il gate 202 tramite la giunzione metallica 207 (il segnale positivo passa da destra alla zona centrale N e poi alla giunzione sotto il gate 202), il bit Uno è adesso memorizzato nel gate 202 come stato positivo.

Per scrivere il bit Zero nel nuovo dispositivo di F1G. 2 , la word line assume valore Vdd, il gate metallico 201 su ossido 203 si carica positivamente e apre (sotto) un canale nella zona P tra le due zone N, il selettore di colonna della bit line fà assumere alla bit line stessa il valore Ground, il segnale ground parte dalla bit line a sinistra, attraversa il canale sotto il gate 201, arriva alla zona N centrale e tramite la giunzione metallica 207 il segnale ground (proveniente dalla bit line) scarica a ground il gate 202 da qualsiasi stato precedente, ora con il gate 202 a ground non può arrivare nessun segnale Vdd dalla sorgente a destra che è isolata perché non c’è canale sotto il gate 202, allora la word line scollega il dispositivo dalla bit line portando il gate 201 a ground, ed il gate 202 rimane a stato ground perché la sorgente positiva a destra è isolata, Il bit 0 è adesso memorizzato come gate 202 scarico.

Per leggere il bit memorizzato nel nuovo dispositivo di F1G. 2 , la word line porta a valore positivo Vdd il gate 201 che apre (sotto) un canale nella zona P tra le due zone N, i dispositivi elettronici connessi alla bit line si mettono in ascolto del segnale che il mio nuovo dispositivo di FIG. 2 invia alla bit line. Se è memorizzato nel gate 202 il bit Uno ovvero il gate 202 è carico positivamente, il segnale Vdd scorre partendo dalla zona N su silicio più a destra, scorre sotto il gate 202 e sotto il gate 201 e arriva alla bit line che rileva il segnale positivo Vdd. Se invece nel gate 202 è memorizzato il bit Zero, il gate 202 è scarico a ground, quindi sotto non c’è aperto il canale e la sorgente Vdd a destra del gate 202 è isolata, quindi alla bit line non arriva segnale, il bit Zero è rilevato dalla bit line come assenza di segnale.

La simulazione al computer con software professionale avanzato, effettuata con due transistor NPN Mos e collegati opportunamente con fili per simulare la circuitistica dell’ invenzione di FIG. 2 , ha riportato che il dispositivo funziona correttamente mantenendo indefinitivamente i bit zero e uno, quindi una SRAM, ma io ritengo che a causa delle correnti parassite nel silicio e altri problemi di microelettronica con la tecnica attuale il dispositivo di FIG. 2 sia da usarsi come DRAM con riscrittura del dato in lettura e riscrittura ogni non ben determinato lasso di tempo.

In FIG. 1 è illustrata una attuale generica cella di memoria DRAM a condensatore, il transistor 101 apre e chiude il collegamento tra la cella di memoria a un bit e il resto della circuitistica. Il condensatore 102 contiene bit memorizzato.

In FIG, 2 è illustrata la mia invenzione industriale, un dispositivo integrato la cui parte 205 svolge la funzione che in FIG. 1 svolge il transistor 101, mentre la parte 206 svolge la funzione di memorizzare il bit nel gate 202.

In ambito industriale l’invenzione può essere usata nel campo delle memorie DRAM per computer, ritengo invece che non sia utile nel campo delle memorie SRAM.

Un modo in cui praticamente l’invenzione può essere usata è come cella di memoria in una matrice di celle di memoria in maniera analoga alle DRAM attuali, con la riga della matrice controllata da una word line per ogni singola riga, e le colonne della matrice controllate da una bit line per ogni singola colonna. Inoltre è necessaria circuitistica opportuna per pilotare sia le righe che le colonne della matrice.

L’invenzione industriale consiste quindi nel sostituire l'unità dì memoria 102 con un transistor Mos modificato con gate e source fusi insieme e il drain collegato a Vdd, e quindi unirlo al transistor di controllo 101 con una zona N in comune, con drain e source unificati (207 in immagine FIG. 2).

Claims

RIVENDICAZIONI Invenzione industriale avente titolo : “DRAM memory one bit all in one united in a single device” 1 . Dispositivo di memoria DRAM a cella di memoria singolo bit (Fig. 2) comprendente : - due transistor NPN modificati (205, 206) fusi in un unico integrato con una zona N messa in comune , e il drain del primo transistor (205) fuso con il source del secondo transistor (206) . - un transistor NPN modificato (205) con il source collegato alla bit line e il gate (201) collegato alla word line . - un transistor NPN modificato (206) con il source fuso con il gate (202) con una giuntura metallica (207) , e il drain collegato a una Vdd . - una giuntura metallica (207) che collega il gate (202) del transistor (206) al source del transistor stesso . - due strati di ossido (203, 204) che separano i due gate dal semiconduttore . - una word line che collega il dispositivo alla linea di riga della matrice di celle di memoria Dram . - una bit line che collega il dispositivo alla linea di colonna della matrice di celle di memoria Dram. Come spiegato nella descrizione allegata il funzionamento .
2. Dispositivo di memoria Dram secondo la rivendicazione 1 , in cui il dispositivo è inoltre configurato per il ciclo di scrittura e lettura (quando il gate 201 è carico) , in modo che l’impulso della bit line scriva il bit 1 (con l’impulso bit 1 ovvero Vdd) o scriva il bit 0 (con l’impulso bit 0 ovvero ground), oppure per la lettura la bit line ascolti il segnale che manda il dispositivo con il bit memorizzato .