DE2055232A1 - Integrierte Halbleiterschaltung zur Speicherung einer Binarzahl - Google Patents

Integrierte Halbleiterschaltung zur Speicherung einer Binarzahl

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DE2055232A1
DE2055232A1 DE19702055232 DE2055232A DE2055232A1 DE 2055232 A1 DE2055232 A1 DE 2055232A1 DE 19702055232 DE19702055232 DE 19702055232 DE 2055232 A DE2055232 A DE 2055232A DE 2055232 A1 DE2055232 A1 DE 2055232A1
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Description

IBM Deutschland Internationale Büro-Maschinen Gesellschaft mbH
Böblingen, 3. November 1970 bm-br
Anmelderin: International Business Machines
Corporation, Armonk, N. Y. 10 504 USA
Amtliches Aktenzeichen: Neuanmeldung
Aktenzeichen der Anmelderin: FI 969 009
Integrierte Halbleiterschaltung zur Speicherung einer Binärzahl
Die Erfindung betrifft eine integrierte Halbleiterschaltung zur Speicherung einer Binärzahl mittels zweier Transistoren, deren Kollektor- und Basiszonen derart miteinander verbunden sind, dass stete einer der Transistoren im leitenden Zustand und der andere im nichtleitenden Zustand ist, welche Schaltung auf einem Halbleitersubstrat erster Leitfähigkeit angeordnet ist.
Es ist bekannt, ein Paar von Transistoren so untereinander zu verbinden, dass eine nicht - löschende Speicherzelle gebildet wird« Ein Beispiel dieser Art von Anordnung wird im USA Patent Nr.
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3,423,737 gezeigt. Dieses Patent betrifft eine zwei Transistoren enthaltende Speicherzelle mit sehr kurzer Zugriffszeit, in der Kollektor und Basis der beiden Transistoren direkt kreuzweise gekoppelt sind.
Bei dieser Art von Speicherzellen wird die Information dadurch ψ gespeichert, dass einer der beiden Transistoren in seinen
leitenden Zustand und der andere in seinen nicht-leitenden Zustand gebracht wird. Das Lesen der Information aus der Zelle geschieht, indem der Strom des gerade leitenden Transistors durch einen Abfühlverstärker festgestellt wird.
Es ist zu beachten, dass jede derartige Zelle einen kleinen Teil eines Plättchens mit einer integrierten Schaltung darstellt. Das | heisst, dass eine Anordnung vieler derartiger Zellen in einer
einzigen monolithischen integrierten Schaltung gebildet wird. Es ist erwünscht, bei der Herstellung derartiger Plättchen mit integrierter Schaltung, die Grosse der einzelnen Zellen zu vermindern, um möglichst viele Informations-Bits in der Anordnung speichern zu können. Wegen der kompakten Bauart der Halbleiterelemente in den Zellen war es nach dem früheren Stand der
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Technik notwendig, jeden Transistor in der Zelle durch einen isolierenden Diffusionsring zu umschliessen. Dieser Diffusionsring sichert die in der Zelle gespeicherte Information dadurch, dass die Zelle nicht mehr von Störsignalen während eines Abfühl- oder Schreibtaktes geschaltet werden kann. Da jeder Transistor einen Diffusionsring erfordert, wird für die einzelnen Zellen ziemlich viel Platz benötigt.
Ein weiterer Nachteil der gegenwärtigen Speicherzellen liegt darin, dass es wegen des niedrigen Eingangswiderstandes schwierig ist, den in den Transistoren fliessenden Strom zu begrenzen.
Ferner sind die Speichervorrichtungen nach dem gegenwärtigen Stand der Technik während des Ueberganges zum Lese- oder 'Schreibtakt Fehlern unterworfen. Jede Zelle hat eine virtuelle Kapazität vom Kollektor zum Substrat, die während des Betriebs der Zelle häufig umgeladen wird. Die meisten Störsignalpegel erscheinen jedoch an den Kollektor ζ onen der Transistoren. Somit besteht die Möglichkeit, dass durch das Schalten beim Lese- oder
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Schreibtakt ein falsches Bit gespeichert wird. Um diese Schwierigkeit zu beheben, wird bisweilen versucht, die Transistoren mit einem höheren Strom zu betreiben, wodurch der Wert des Schwell signals erhöht wird, der notwendig ist, um den Transistor zu schalten. Dieser höhere Strom erzeugt aber wiederum eine Zunahme der Verlustleistung.
Ein Ziel der vorliegenden Erfindung ist eine verbesserte Speichervorrichtung mit integrierter Schaltung.
Ein weiteres Ziel der vorliegenden Erfindung liegt darin, die Grosse der Speicherselle in monolithischer integrierter Schaltung BU vermindern, ohne die Wärmeabstrahlung der monolithischen Struktur zu erhöhen, obwohl die Struktur eine grössere Anzahl Von Speicherzellen enthält.
Im Vorliegenden wird eine integrierte Halbleiterschaltung der genannten Art vorgeschlagen, die auf einem Halbleitersubstrat erster Leitfähigkeit derart angeordnet ist,- dass zwei verdeckte Halbleiterzonen zweiter Leitfähigkeit in der Oberfläche des
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Substrats gebildet.sind, dass über diesen Zonen je ein Transistor gebildet ist, derart, dass die Kollektorzone jedes Transistors mit der sie berührenden verdeckten Zone eine Diode bildet, und dass eine Halbleiterzone zweiter Leitfähigkeit auf dem Substrat derart angeordnet ist, dass sie die beiden Transistoren umgibt, sodass sie mit dem Kollektor jedes Transistors je eine weitere Diode bildet, welche Dioden die Kollektoren der beiden Transistoren voneinander isolieren.
Nachfolgend wird die Erfindung anhand eines Ausführungsbeispieles mittels der Zeichnungen im Einzelnen erläutert.
Die Zeichnungen stellen dar:
Fig. 1 eine Schaltung einer einzelnen Zelle einer
Speicheranordnung
Fig, 2 ' eine Draufsicht auf eine einzelne Speicherzelle
.als integrierte Schaltung auf einem Substrat
Fig. 3 ein Querschnitt eines Teiles der Zelle der
Figur 2 .
Fig. 4 ein Zeittaktdiagramm.
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In Fig, 1 wird die Schaltung einer einzelnen Speicherzelle gezeigt, die ein Informationsbit speichern kann. Der Einfachheit halber wird die Zelle einzeln gezeigt und beschrieben. Beispielsweise könnte ein Speicheraufbau in integrierter Schaltung aus 150 χ 150 derartigen Zellen bestehen, die eine Fläche von ca. 4x4 mm bedecken würden.
Wie man aus Fig. 1 ersieht, hat die Speicherzelle vier als X , X., Y und Y bezeichnete Anschlusspunkte. Die Bezeichnungen X und Y stellen die beiden Koordinaten einer Speicheranordnung dar. Die Zusammenschaltung der Zellen ist dem Fachmann bekannt; sie ist in dem zuvorgenannten Patent beschrieben.
Alle X- und Y-Anschlusspunkte sind durch aufgedruckte Leitungen verbunden, die durch die integrierte Schaltung hindurchlaufen. Die Y- und Y.-Anschluss punkte liefern Eingangs signale zu den Zellen von den Treibereinheiten, welche die Lese- oder Schreibtakte bewirken und die zur Speicherung der Information in der Zelle während ihves Ruhezustände· nötige Energie liefern. Die
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X- und X -Leitungen bilden Eingänge z.u einem Paar von kreuzweise gekoppelten Transistoren 10 und 12, die in Basisschaltung betrieben werden. Die X- und X -Anschlusspunkte sind mit Abfühl-Leitungen verbunden, die zu nicht dargestellten Abfühl-Verstärkern führen. Um ein Bit abzutasten, das in einer bestimmten Zelle gespeichert ist, stellen die Abfühlverstörker Aenderungen des Stromes durch die X- oder X-Leitungen fest, je nachdem ob eine Null-Information oder eine 1-Information in der betreffenden Zelle gespeichert ist. Der Zustand, der im Abfühl-Verstärker festgestellt wird, wird dann mittels eines Dekodernetzwerkes an eine Datenverarbeitungseinheit weiter gegeben. Bei normalem Betrieb einer Speicheranordnung wird die Zelle durch ein Potential an sämtlichen Y- Klemmen eines Wortes adressiert. Dadurch werden sämtliche Bits in dem Wort aufgerufen. Durch die Y.-Klemmen dieses Wortes wird die Potentialdifferenz über den Zellen geändert. Wenn in der Zelle Transistor 10 leitend und Transistor 12 nichtleitend ist, hat die Zelle ein Informations bit "1" gespeichert. Da Transistor 10 sich in einem eingeschalteten Zustand befindet, leitet er fortlaufend Strom von Y. nach Y . In seinem leitenden
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Zustand liegt der Kollektor von Transistor 10 auf einem Potential von ca. 0,ZV relativ zu Y . Die Basis des Transistors 10 liegt auf ca. 0,8 V. Die Kollektorspannung von Transistor 10 hält den Transistor 12 in einem ausgeschalteten Zustand, da die Basisspannung des Transistors nicht über 0,2 V sein kann. Falls andererseits der Transistor 10 sich im Aus-Zustand befand und Transistor 12 leitend war, erscheinen die selben Spannungen an den betreffenden Zonen des Transistors
Die in Fig. 1 gezeigte Speicherzelle ist eine nicht-löschende Lese- Schreibzelle. Das bedeutet, das Information aus der Zelle ausgelesen werden kann, ohne dass ihr Inhalt zerstört wird. Der Lese- Schreibtakt wird nun anhand der Fig. 1 in Verbindung mit dem in Fig. 4 dargestellten Signaldiagramm erklärt. Eine Leseoperation findet zwischen den Zeiten t und t. statt. Wenn, wie oben beschrieben, angenommen wird, dass Transistor 10 eich in leitendem Zustand und Transistor 12 in nichtleitendem Zustand befindet, also die Zelle ein 1-Bit gespeichert hat, wird im Zeitpunkt t ein Adressierungssignal an Y angelegt. Falls der Spannungspegel von Y erhöht werden
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soll, kann das Potential an Y , das normalerweise Erdpotential ist, auf einen beliebigen gewünschten "Wert gesetzt werden. Während des Ruhezustandes der Zelle liegt der durch Transistor 10 fliessende Strom normalerweise im Bereich von 10 juA. Während einer Leseoperation bewirkt die Potentialdifferenz zwischen Y und Y einen Strom im Bereich von 300 uA, der durch beide Transistoren fliesst. Wie vorher besprochen, adressiert das Potential an Y sämtliche Bits in einem bestimmten Wort. Nun muss die in der Zelle gespeicherte Information durch den Leseverstärker auf der Leseleitung festgestellt werden. Dies wird angedeutet durch das gestrichelte Signal X1 , welches während der Zeit t bis t^ auftritt. Da sich Transistor 10 im leitenden Zustand befindet, wird ein Stromsignal an den Leseverstärkern festgestellt, die an der X Leitung sind. Das in der Zelle abgelesene 1-Bit wird dem Dekoder übermittelt.
Während einer Schreiboperation muss auf der Y -Leitung das gleiche Adressierungssignal erzeugt werden wie während einer Leseoperation, wie durch den Signalpegel in Fig. 4 während der Zeit t bis t angedeutet ist. Soll ein 0-Informationsbit in die
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Zelle eingeschrieben werden, so muss an die X -Leitung ein negativer Impuls angelegt werden, während der Erdpegel oder ein geringer Signalpegel auf der X -Leitung aufrechterhalten wird. Indem der Emitter des Transistors 12 auf Erdpegel gelegt und der Kollektor von Transistor 10 angehoben wird, bis die Basis des Transistors 12 Strom zu ziehen beginnt, zwingt man die Zellen in den betreffenden Schaltzustand. Wenn
W Transistor 12 genügend Strom führt, wird die Kollektor spannung
des Transistors gesenkt, wodurch Transistor 10 ausgeschaltet und in seinem ausgeschalteten Zustand gehalten wird. Wenn dann das Signal an Y in seinen Ruhezusland zurückgeführt wird, wird der Zustand der Zelle aufrechterhalten. Somit ist der ursprünglich im "Transistor 10 fliessende Strom vollständig auf den Transistor 12 übertragen und der Zustand der Zelle umgekehrt worden. Wenn gewünscht wird, den Zustand zurück zu
" kehren und den Transistor 10 leitend zu machen, wird dies in
ähnlicher Weise wie oben besprochen.dadurch erreicht, dass ein negatives Potential an Xn angelegt und X. auf Erdpotential gehalten wird. ·
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Da diese Zellen normalerweise in einem XY-Aufbau angeordnet werden, führt die Adressenleitung die Ansteuerung eines gesamten Wortes entlang der Y-Dimension durch.
Anhand von Fig. 2 und 3 wird die Struktur einer Zelle in dein Speicheraufbau erklärt, wie sie innerhalb eines Plättchens gebildet wird. Die Zelle besteht aus den Transistoren 10 und 12, umgeben von einer Isolierzone 20, welche die Zelle von den übrigen Zellen in dem XY-Aufbau isoliert.
Man erkennt, dass bei Verwendung einer epitaktischen Zone 28 iiiit denselben Halbleitereigenschaften wie die verdeckte Inselkathode 24 der Dioden 13, diese epitaktische Zone als Widerstand zwischen den Eingangs-Anschlusspunkten 30 und der Kathode der Diode 13 verwendet werden kann. Die Fig. 2 zeigt die Widerstände, welche die Eingangszone 30 mit den diffundierten Zonen 24 verbinden. Diese Widerstände bilden ein Dreiecks-Widerstandsnetzwerk, das durch die Werte Rl, R2 und R3 dargestellt werden kann. Man kann dieses Widerstandnetzwerk' auch durch sein Stern-Aequivaleiit darstellen. Die äquivalente Stern-Struktur
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der Form Rl', RZ1 und R3' würde die folgenden Werte annehmen:
R1i Rl x R3 Rl χ RZ , , R3 χ R2
= R1+R2+R3 " R1+R2+R3 = R1+R2+R3
Die Werte von Rl, RZ und R3 können durch besondere Dotierung der epitaktischen Zone 28 erreicht werden. Ausserdem besteht die Möglichkeit, die Widerstände durch die Zone 26, welche ^ als Nebenschlusswiderstand über den epitaktischen Widerstand
wirkt,zu beeinflussen. Da die Grosse der diffundierten Zone 26 leichter zu beeinflussen ist als die der Eingangszone 30 relativ sur verdeckten Schicht 24, kann man durch diese Technik eine gute Genauigkeit erhalten. Während des Herstellungsprozesses werden die Widerstände Rl, R2 und R3 so festgelegt, dass sie die zu den WiderständenRl1, R21 und R31 passenden Werte aufweisen.
Eine Isolation der Transistoren innerhalb der Zelle entsteht dadurch, dass die epitaktische Zone 28 eine andere Leitfähigkeit hat als die Kollektorzone 38 der Transistoren, Wie man aus Fig. 3 sieht, bildet die Kollektorzone 38 eine Diode mit der Inselzone 24 an der Fläche 40, und es besteht ferner eine Diode über die verbleibende Zwischenfläche der Kollektorzone und der epitaktischen Zone 28.
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Es wird somit am Eingang jedes Transistors eine Diode gebildet, die durch die Diode 13 in Abbildung 1 dargestellt wird, und weiter wird eine nicht dargestellte Diode gebildet zwischen den Kollektoren der beiden Transistoren und dem umgebenden Halbleitermaterial. Diese zweite Diode isoliert jeden der Transistoren innerhalb der Zelle und ermöglicht es, dass die Transistoren sehr nahe zueinander gebracht werden können, weil der Isolations ring um jede Halbleitervorrichtung, der in früheren Speicherzellen notwendig war, wegfällt.
Es ist bekannt, dass in Speicherzellen dieser Art eine Kapazität zwischen der Kollektorzone und dem Substrat einer Halbleitervorrichtung gebildet wird. Da der Aufbau der Zelle eine verdeckte Insel als Kathode einer Eingangsdiode 13 verwendet, wird dadurch die Kapazität virtuell von der Kollektorzone zur Kathode der Diode 13 verschoben. Mittels dieser Kapazitätverschiebung werden die bei Schaltvorgängen auftretenden Fehler vermindert. Schaltimpulse werden durch die Kapazität abgeleitet, ohne dass sie den Strom durch Transistor 10 oder 12 beeinflussen und dadurch den Zustand der Zelle
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umschalten und ein fehlerhaftes Bit verursachen.
Wie vorher besprochen, können die Zellen bei zwei Strompegeln arbeiten. Beim ersten Pegel halten die Zellen in ihrem Ruhezustand die gespeicherte Information fest. Der zweite Strompegel wird an die Zellen während einer Abfühl oder Schreiboperation angelegt. In der Praxis vermindert " dies den Energieverbrauch während des Betriebs des Speichers
und es ist daher möglich, die Zellengrösse herabzusetzen und die Dichte auf einem Plättchen mit integrierter Schaltung zu erhöhen, ohne Erhitzungsprobleme zu schaffen.
In Fig. 3 ist die integrierte Schaltung in einem Siliziumkörper 22 dargestellt, der P-leitend ist. Um die Kathoden für die Dioden 13 zu bilden, wird ein Loch in die Oberflächenschicht W des Materials in den Bereichen angebracht, in denen die Transistoren gebildet werden sollen. Durch dieses Loch wird die verdeckte Zone 24 eingebracht, die N-leitend ist. Zusammen mit diesem Loch wird ein weiteres Loch zwischen der Isolationszone und jedem der Transistoren geschnitten, das der Formierung
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einer Diffusionszone 26 für den Widerstand am Eingang der Zelle dient. Diese Zone 26 ist gleichfalls N-leitend. Die nächste Verfahrens stufe ist die Bildung der verdeckten Insel 24 und der Widerstandszone 26 mittels Diffusion. Sodann lässt man eine geringfügig N- minus leitende epitaktische Zone 28 über das gesamte Substrat aufwachsen. Es ist wichtig zu beachten, dass die epitaxiale Zone vom selben Leitfähigkeitstyp ist wie die Zone 24 der verdeckten Insel. Dadurch ist Vorsorge getroffen für die Verwendung der epitaktischen Zone als Widerstandszone, die die Verbindung zur Kathode 24 der Dioden 13 herstellt. Sie bildet einen Widerstandspfad zur Kathode der Diode 13, welche zwischen der verdeckten Insel 24 und dem Kollektor 38 der Transistoren in der Zelle gebildet wird. In jeder Zelle werd en zwei Transistoren je über einer Zone 24 formiert. Fig. 3 zeigt einen Querschnitt durch einen dieser Transistoren, die Struktur des anderen Transistors ist identisch.
Nachdem die epitaktische Schicht gewachsen ist, wird um den Umfang der Zelle ein Isolations ring 20 diffundiert. Jeder der Transistoren in der Zelle wird durch einen Dreifach-Diffusionsprozess
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formiert, der eine P-leitende Kollektorzone eine N-leitende Basiszone und eine P -leitende Emitterzone bildet.
Zur Herstellung einer Eingangszone, zum Kontaktanschluss für die Y -Adressenleitung, muss eine N-Zone 30 an einem Punkt diffundiert werden, der von beiden Transistoren in der Zelle gleichen Abstand hat. Nachdem alle Halbleiterzonen richtig im Substrat gebildet wurden, werden ohmische Kontakte für die Susseren Anschlüsse aufgebracht. Kontakt 31 dient als Y -Eingang, der Kontakt 32 bildet den Anschluss für die Verbindung Kollektor-Basis zwischen den Transistoren der Zelle. Kontakt 34 wird als Doppelemitterverbindung für die X-Leitung und die Erdverbindung Y. verwendet. Kontakt 36 dient als Verbindung zur N-Basiszone des einen Transistors. Um Störungen zu vermeiden und in den Zellen die Verbindung zwischen Basis und Kollektor zu erleichtern, ist es möglich, zwischen den Zellen eine P - Unter füh rungs zone zu bilden. Dies wurde im Diagramm nicht gezeigt, denn Unte r füh rungs-Diffusionszonen sind schon bekannt.
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Um die Isolation der Zellen in dem Aufbau zu verbessern ist es bekannt, an der P Isolationszone 20 ein negatives Potential anzulegen. Es ist klar, dass die Erfindung nicht auf die besonderen Halbleitermaterialien beschränkt ist, die in der gezeigten Aus führungs form verwendet wurden, Z.B. ist es möglich, die Speicherzelle entweder mit PNP oder mit NPN-Transistoren auszuführen,
Weiterhin ist die Erfindung nicht auf eine kreuzweise gekoppelte Transistorspeicherzelle beschränkt. Sie kann vielmehr angewendet werden in zahlreichen integrierten Schaltungen, wobei es möglich ist, die Abmessungen der Schaltung dadurch zu reduzieren, dass die epitaktische Schicht als Widerstandspfad zwischen den aktiven Elementen der Schaltung verwendet wird, und um wirksame Isolation zwischen den verschiedenen Elementen in der Schaltung sicherzustellen.
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Claims (3)

  1. Böblingen, 3. November 1970 bm-br
    PATENTANSPRÜCHE
    Integrierte Halbleiterschaltung zur Speicherung einer Binärzahl mittels zweier Transistoren, deren Kollektor- und Basiszonen derart miteinander verbunden sind, dass stets einer der Transistoren im leitenden Zustand und der andere im nichtleitenden Zustand ist, welche Schaltung auf einem Halbleitersubstrat erster Leitfähigkeit angeordnet ist, dadurch gekennzeichnet,
    dass zwei verdeckte Halbleiterzonen (24) zweiter Leitfähigkeit in der Oberfläche des Substrats gebildet sind, dass über diesen Zonen je ein Transistor derart gebildet ist, dass die Kollektorzone (38) jedes Transistors mit der sie berührenden verdeckten Zone (24) eine Diode (13) bildet,
    und dass eine Halbleiter zone (28) zweiter Leitfähigkeit auf dem Substrat derart angeordnet ist, dass sie die beiden Transistoren umgibt, so dass sie mit dem Kollektor jedes Transistors je eine weitere Diode bildet, welche Dioden die Kollektoren der beiden Transistoren voneinander isolieren.
  2. 2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass eine Anschlusszone (30) von zweiter Leitfähigkeit derart angeordnet ist, dass sie von den beiden verdeckten Zonen (24) gleich weit entfernt ist.
  3. 3. Schaltung nach Anspruch 2, dadurch gekennzeichnet, dass eine Nebenschlusszone (26) von zweiter Leitfähigkeit im Stromflussgebiet zwischen der Anschlusszone (30) und den beiden verdeckten
    Docket FI 969 009 _ \8 _
    109821/1811
    Zonen (24) derart angeordnet ist, dass die Grosse dieser Nebenschlusszone den Wert des durch das Halbleitermaterial (28) zwischen der Anschlusszone (30) und den verdeckten Zonen (24) gebildeten Widerstandes bestimmt.
    109821/1811
    Docket FI 969 009 - 19 -
    ZO
    Leerseite
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