DE4126289C2 - Integrierte Halbleiterschaltungseinrichtung mit BICMOS-Basiszellen - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf eine integrierte Halbleiterschaltungseinrichtung mit BICMOS-Basiszellen gemäß den im Oberbegriff des Patentanspruchs 1 angegebenen Merkmalen. Eine derartige Halbleiterschaltungseinrichtung ist aus der EP 0 125 504 B1 bekannt.

Das Gate-Array ist unter einer Vielzahl hoch integrierter Kundenwunsch-Schaltkreise (LSI) einer der gebräuchlichsten logischen LSI-Schaltkreise. Die Ursache für die vielfältige Anwendung des Gate-Arrays zur Verwirklichung verschiedener logischer Schaltungen besteht darin, daß ein gewünschter logischer LSI-Schaltkreis einfach und damit kostengünstig durch Einführung von Verbindungen entsprechend den Kundenanforde­ rungen zwischen Basiszellen wie Transistoren, Dioden etc. erhalten werden kann, die auf einem Halbleitersubstrat vorgebildet sind.

Eine aus Bipolartransistoren gebildete Schaltung weist im allgemeinen einen großen Stromverbrauch auf, kann aber Hochgeschwindigkeitsbetrieb ebenso erreichen wie eine große Laststeuerfähigkeit. Eine aus CMOS-Transistoren gebildete Schaltung kann auf der anderen Seite nicht so schnell wie eine Bipolartransistorschaltung arbeiten, kommt aber mit niedrigem Stromverbrauch aus und erreicht hohe Integrationsdichten. Daher wird eine integrierte Bi-CMOS-Schaltungseinrichtung aus Bipolartransistoren und CMOS-Transistoren auf einem einzigen Halbleitersubstrat gebildet, um die Vorteile der Bipolartran­ sistorschaltung und der CMOS-Transistorschaltung miteinander zu vereinen. Die integrierte Bi-CMOS-Schaltungseinrichtung enthält eine Eingangsschaltung zur Aufnahme eines extern angelegten Eingangssignals mit ECL (emittergekoppelter Logik)-Amplitude zur Ansteuerung der internen CMOS-Transistorschaltung.

Fig. 9 ist ein Blockschaltbild, das ein Bi-CMOS-Gate Array als Hintergrund der vorliegenden Erfindung zeigt. Nach Fig. 9 enthält ein Bi-CMOS-Gate-Array 70 ein Basiszellgebiet 72, in dem eine Anzahl von Basiszellen gebildet sind, von denen jede einen PMOS-Transistor, einen NMOS-Transistor und einen Bipolar­ transistor (nicht gezeigt) enthält. (ECL-Eingangs-/Ausgangs- (E/A)-Schaltungen 73 und CMOS-Eingangs-/Ausgangs-Schaltungen 74 sind in einem Eingangs-/Ausgangs-(E/A)-Schaltungsgebiet 71 um das Basiszellgebiet 72 herum gebildet.

In den letzten Jahren wurde das sogenannte logische Bi-CMOS- Gatter, das CMOS-Transistoren und Bipolartransistoren kombi­ niert, als logisches Gatter mit hoher Arbeitsgeschwindigkeit und niedrigem Leistungsverbrauch bekannt. Im folgenden wird ein NAND-Gatter mit zwei Eingängen als Beispiel eines logischen Bi- CMOS-Gatters beschrieben.

Fig. 6 ist ein Schaltbild, das ein herkömmliches NAND-Gatter mit zwei Eingängen zeigt. Nach Fig. 6 sind Source und Substrat eines PMOS-Transistors MP1 mit einem Stromversorgungspotential Vcc verbunden. Ein PMOS-Transistor MP2 ist mit Source und Substrat ebenfalls mit dem Stromversorgungspotential Vcc ver­ bunden. Die Drains der Transistoren MP1 und MP2 sind mitein­ ander und mit der Basis eines npn-Transistors Q1 verbunden. Der Kollektor des Transistors Q1 ist mit dem Stromversorgungs­ potential Vcc und sein Emitter mit dem Ausgangsanschluß Y verbunden. Ein PMOS-Transistor MP3 ist mit seiner Source mit der Basis des Transistors Q1 verbunden, seine Drain ist mit dem Emitter des Transistors Q1 verbunden, sein Gate ist mit dem Massepotential GND verbunden und sein Substrat ist mit dem Stromversorgungsanschluß Vcc verbunden. Die Drain eines NMOS- Transistors MN1 ist mit dem Emitter des Transistors Q1 verbunden, und seine Source ist mit der Drain des Transistors MN2 verbunden. Die Source des NMOS-Transistors MN2 ist mit dem Massepotential GND verbunden. Die Substrate der Transistoren MN1 und MN2 sind miteinander mit Massepotential GND verbunden. Die Gates der Transistoren MP1 und MN1 sind miteinander mit einem Eingangsanschluß A verbunden. Die Gates der Transistoren MP2 und MN2 sind miteinander mit einem Eingangsanschluß B verbunden.

Im folgenden wird der Betrieb der Einrichtung beschrieben. Wenn an die Eingangsanschlüsse A und B jeweils ein Signal auf H-Pe­ gel angelegt wird, werden die Transistoren MN1 und MN2 ein­ geschaltet. Durch die Basis des Transistors Q1 fließt kein Basisstrom, da die Transistoren MP1 und MP2 zu diesem Zeitpunkt ausgeschaltet sind. Im Ergebnis dessen wird der Ausgangsan­ schluß Y auf L-Pegel gebracht.

Wenn an einen oder beide der Eingangsanschlüsse A und B ein Signal mit L-Pegel angelegt wird, werden einer der Transistoren MP1 und MP2 oder beide eingeschaltet. Durch die Basis des Transistors Q1 fließt ein Basisstrom. Einer oder beide Transistoren MN1 und MN2 werden ausgeschaltet, und der Ausgangsanschluß Y nimmt im Ergebnis dessen H-Pegel an. Das Potential des Ausgangsanschlusses Y wächst bis zum Stromversor­ gungspotential an, da der Transistor MP3 zu diesem Zeitpunkt ebenfalls eingeschaltet wird.

Wenn beide an die Eingangsanschlüsse A und B angelegten Eingangssignale H-Pegel annehmen, wird die Basis des Transistors Q1 über die Transistoren MP3, MN1 und MN2 auf Masse GND entladen.

Fig. 7 ist ein Layout, das das Innere des Gate-Arrays des NAND- Gatters nach Fig. 6 zeigt. In dem in Fig. 7 gezeigten Fall bilden die Basiszellen des Gate-Arrays das NAND-Gatter. Nach Fig. 7 wird an einer Verbindungsschicht 4 ein Stromversorgungs­ potential Vcc angelegt, und an die Verbindungsschicht 5 wird ein Massepotential GND angelegt. Auf einem PMOS-Transistor­ gebiet 51 sind (nicht gezeigt) Isolierschichten gebildet, und Gate-Elektroden 6a sind auf den Isolierschichten gebildet, wodurch PMOS-Transistoren gebildet werden. Ähnlich sind in einem NMOS-Transistorgebiet 54 (nicht gezeigt) Isolierschich­ ten gebildet, und Gate-Elektroden 6b sind auf den Isolier­ schichten gebildet, wodurch NMOS-Transistoren gebildet werden. Die Transistoren MP1, MP2 und MP3 sind im PMOS-Transistorgebiet 51 gebildet. Der Transistor Q1 ist in einem npn-Bipolartran­ sistorgebiet 52a gebildet. Die Transistoren MN1 und MN2 sind im NMOS-Transistorgebiet 54 gebildet.

Wie in Fig. 6 gezeigt, ist im herkömmlichen NAND-Gatter der PMOS-Transistor MP3 zur Entladung der Basis des Transistors Q1 nötig. Der Transistor MP3 muß daher gemäß Fig. 7 im Gebiet 51 gebildet werden, was die Erzeugung einer hohen Integrations­ dichte im Layout behindert.

Aus der EP 0 336 741 A2 ist eine integrierte Halbleiterschaltungs­ einrichtung bekannt. Die Halbleiterschaltungseinrichtung weist ein Feldeffekttransistorgebiet mit Feldeffekttransistoren des ersten Leitungstypes und des zweiten Leitungstypes auf, die nebeneinander sich in die gleiche Richtung erstreckend vorgesehen sind. Neben dem Feldeffekttransistorgebiet sind zwei Gebiete für Bipolartransistoren vorgesehen, zwischen denen ein weiteres Feldeffekttransistorgebiet für Feldeffekttransistoren des ersten Leitungstypes vorgesehen ist.

Aus der US 4 682 202 ist eine integrierte Halbleiterschaltungsein­ richtung bekannt mit einer logischen Schaltung mit einem Bipolar­ transistor, einem Halbleitersubstrat, einem Feldeffekttransistor­ gebiet mit Feldeffekttransistoren des ersten Leitungstypes und einem Feldeffekttransistorgebiet mit Feldeffekttransistoren des zweiten Leitungstypes. Ein Bipolartransistorgebiet ist zwischen den beiden Feldeffekttransistorgebieten vorgesehen.

Aus der nachveröffentlichten EP 0 439 301 A1 mit älterem Zeitrang ist eine integrierte Halbleiterschaltungseinrichtung bekannt mit einer logischen Schaltung, einem Halbleitersubstrat mit einem ersten vorbestimmten Feldeffekttransistorgebiet mit Feld­ effekttransistoren eines ersten Leitungstypes in einer ersten vor­ bestimmten Richtung, einem zweiten vorbestimmten Feldeffekttran­ sistorgebiet mit Feldeffekttransistoren eines zweiten Leitungs­ types in der ersten vorbestimmten Richtung, einem vorbestimmten Bipolartransistorgebiet zwischen dem ersten und zweiten Feld­ effekttransistorgebiet mit Bipolartransistoren in der ersten vor­ bestimmten Richtung und einem vorbestimmten Widerstandselementge­ biet zwischen dem ersten und zweiten Feldeffekttransistorgebiet mit Widerstandselementen in der ersten vorbestimmten Richtung. Das Widerstandselementgebiet ist dem Bipolartransistorgebiet benach­ bart und mit diesem elektrisch verbunden. Die logische Schaltung ist aus dem Bipolartransistor und dem Widerstandselement gebildet.

Aus der DE 39 02 641 A1 ist ein Bipolartransistorgebiet mit einer Emitterschicht, einer Basisschicht und einer Kollektorschicht bekannt, die in einer Richtung senkrecht zu einer Hauptoberfläche eines Substrates gebildet sind.

Es ist Aufgabe der vorliegenden Erfindung, die Integrationsdichte einer integrierten Halbleiter­ schaltungseinrichtungen, die Feldeffekttransistoren, Bipolartran­ sistoren und Widerstandselemente enthält, zu erhöhen.

Diese Aufgabe wird durch eine integrierte Halbleiterschaltungsein­ richtung mit den Merkmalen des Patentanspruches 1 gelöst.

Es ist nicht erforderlich, den Bipolartransistor und das Wider­ standselement zur Bildung der logischen Schaltung durch Verbindun­ gen zu verbinden, da das Widerstandselementgebiet dem Bipolartran­ sistorgebiet benachbart und mit diesem elektrisch verbunden ist. Damit wird die Verbindungsfläche verringert, wodurch die Integra­ tionsdichte der Schaltung erhöht wird.

Bevorzugte Ausgestaltungen der Erfindung sind in den Unteransprü­ chen angegeben.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 ein Layout eines Gate-Arrays nach einer ersten Aus­ führungsform,

Fig. 2 ein Schaltbild, das das in Fig. 1 gezeigte NAND- Gatter darstellt,

Fig. 3A eine Querschnittsdarstellung, die den Aufbau längs der Linie III-III in Fig. 1 darstellt,

Fig. 3B eine Querschnittsdarstellung, die den Aufbau eines Gate-Arrays nach einer weiteren Ausführungsform zeigt,

Fig. 4 eine Querschnittsdarstellung, die den Aufbau längs der Linie IV-IV in Fig. 1 zeigt,

Fig. 5 eine Querschnittsdarstellung, die den Aufbau eines Gate-Arrays nach einer weiteren Ausführungsform zeigt,

Fig. 6 ein Schaltbild, das ein herkömmliches NAND-Gatter zeigt,

Fig. 7 ein Layout, das das Innere des Gate-Arrays des NAND- Gatters nach Fig. 6 zeigt,

Fig. 8A ein Schaltbild, das ein herkömmliches NOR-Gatter zeigt,

Fig. 8B ein Layout, das das Innere des Gate-Arrays des NOR- Gatters nach Fig. 3A zeigt,

Fig. 9 ein Blockschaltbild, das ein Bi-CMOS-Gate-Array zur Darstellung des Hintergrundes der Erfindung zeigt.

Nach Fig. 2 sind Source und Substrat eines PMOS-Transistors MP1 mit einem Stromversorgungspotential Vcc verbunden. Analog sind Source und Substrat eines PMOS-Transistors MP2 mit einem Stromversorgungspotential Vcc verbunden. Die Drains der Transi­ storen MP1 und MP2 sind miteinander mit der Basis des Transi­ stors Q1 verbunden. Der Kollektor des npn-Transistors Q1 ist mit dem Stromersorgungspotential Vcc verbunden, sein Emitter ist mit einem Ausgangsanschluß Y verbunden. Ein Widerstandsele­ ment R1 ist zwischen Basis und Emitter des Transistors Q1 gelegt. Die Drain eines NMOS-Transistors MN1 ist mit dem Emitter des Transistors Q1 verbunden, seine Source ist mit der Drain eines NMOS-Transistors MN2 verbunden. Die Source des Transistors MN2 ist mit dem Massepotential GND verbunden. Die Substrate der Transistoren MN1 und MN2 sind miteinander und mit dem Massepotential GND verbunden. Die Gates der Transistoren MP1 und MN1 sind miteinander und mit einem Eingangsanschluß A verbunden. Die Gates der Transistoren MP2 und MN2 sind mitein­ ander und mit einem Eingangsanschluß B verbunden.

Im folgenden wird die Funktionsweise der Schaltung beschrieben. Wenn an die Eingangsanschlüsse A und B jeweils ein Eingangs­ signal auf H-Pegel gelegt wird, werden die Transistoren MN1 und MN2 eingeschaltet. Da die Transistoren MP1 und MP2 zu dieser Zeit nicht eingeschaltet sind, fließt durch die Basis des Transistors Q1 kein Basisstrom. Im Ergebnis dessen, wird der Ausgangsanschluß Y auf L-Pegel gebracht.

An einen oder beide der Eingangsanschlüsse A und B wird ein Eingangssignal auf L-Pegel angelegt, wodurch einer oder beide der Transistoren MP1 und MP2 eingeschaltet werden. Dement­ sprechend fließt durch die Basis des Transistors Q1 ein Basisstrom. Einer oder beide der Transistoren MN1 und MN2 werden ausgeschaltet. Dann nimmt der Ausgangsanschluß Y H-Pegel an. Das Potential des Ausgangsanschlusses Y wächst bis zum stromversorgungspotential Vcc an, da ein Widerstand R1 zwischen Basis und Emitter des Transistors Q1 geschaltet ist.

Wenn beide an die Eingangsanschlüsse A und B angelegten Ein­ gangssignale H-Pegel annehmen, wird die Basis des Transistors Q1 über den Widerstand R1 und die Transistoren MN1 und MN2 auf Massepotential GND entladen.

Das Layout eines Gate-Arrays entsprechend einer Ausführungsform wird in Fig. 1 gezeigt. Nach Fig. 1 sind in einem PMOS-Tran­ sistorgebiet 51 Transistoren MP1 und MP2 gebildet. In einem Gebiet 52 sind ein Transistor Q1 und ein Widerstandselement R1 gebildet. Das Gebiet 52 beinhaltet ein npn-Bipolartransistor­ gebiet 52a und ein Widerstandselementgebiet 52b. Ein Bereich 53 ist ein Bereich zum Verbinden des Widerstandselementes R1 mit einer Verbindungsschicht. In einem NMOS-Transistorgebiet 54 sind Transistoren MN1 und MN2 gebildet. Die Gebiete 51, 52a und 54 entsprechen den Gebieten 51, 52a und 54 nach Fig. 7.

In Fig. 1 ist besonders zu beachten, daß benachbart zum npn- Bipolartransistorgebiet 52a ein Widerstandselementgebiet 52b gebildet ist. In der Praxis werden diese Gebiete 52a und 52b als eine p⁻-Diffusionsschicht im gleichen Prozeß gebildet. Zu­ sätzlich wird der Bereich 53 zum Verbinden eines Endes des Widerstandselementgebietes 52b mit einer Verbindungsschicht ge­ bildet.

Fig. 3A ist eine Querschnittsdarstellung längs der Linie III-III in Fig. 1. Nach Fig. 3A ist auf der Oberfläche des p-Sub­ strates 30 eine epitaxiale Schicht Ep gebildet. Zwischen dem Substrat 30 und der Epitaxieschicht Ep sind in einem vorbe­ stimmten Abstand voneinander eine vergrabene n⁺-Schicht 31 und eine vergrabene p⁺-Schicht 32 gebildet. Eine n-Wanne 33 ist in der Epitaxieschicht Ep auf der vergrabenen Schicht 31 gebildet, und eine p-Wanne 34 ist auf der vergrabenen Schicht 32 gebildet. Auf der Oberfläche der Epitaxieschicht Ep sind in einem angemessenen Abstand voneinander Elementisolations- Oxidschichten 11-15 gebildet. Eine n⁺-Diffusionsschicht 21 ist zwischen dem Oxidfilmschichten 11 und 12 als Gebiet zur Ausführung der n-Wanne 33 gebildet. Eine p⁺-Diffusionsschicht 22 ist als Gebiet zur Ausbildung der Source-/Drain-Elektroden von PMOS-Transistoren im Gebiet 51 gebildet. p⁻-Diffusions­ schichten 23 und 28 sind im Gebiet 52 gebildet. Die Diffusionsschichten 23 und 28 werden zusammenhängend und gleichzeitig gebildet. Die Diffusionsschicht 23 ist im Gebiet 52a gebildet und wird als Basisgebiet für npn-Bipolartran­ sistoren genutzt. Die Diffusionsschicht 28 ist im Gebiet 52b gebildet und dient zum Bilden von p-Diffusionswiderstands­ elementen. Eine n⁺-Diffusionsschicht 24, die den Emitter des npn-Bipolartransistors bildet, ist in der Diffusionsschicht 23 gebildet. Im Gebiet 53 ist eine p⁺-Diffusionsschicht 25 als Elektrodengebiet für die Diffusionsschicht 28, die das Widerstandselement bildet, gebildet. Eine n⁺-Diffusionsschicht 26 ist zwischen den Oxidschichten 13 und 14 als das Source-/Drain- Elektrodengebiet des NMOS-Transistors im Gebiet 54 gebildet. Eine p⁺-Diffusionsschicht 27 ist zwischen den Oxidschichten 14 und 15 als Gebiet zur Ausführung der p-Wanne 34 gebildet. Die Diffusionsschicht 21 fungiert als Elektrode zum Halten des Substratpotentiales des PMOS-Transistors, der im Gebiet 51 gebildet ist, und als Kollektorelektrode für den npn- Bipolartransistor, der im Gebiet 52a gebildet ist. Das Substrat des PMOS-Transistors wird auf das Stromversorgungspotential Vcc gebracht, und damit wird der Kollektor des npn-Bipolartran­ sistors auf dem Stromversorgungspotential Vcc festgehalten.

Die p⁺-Diffusionsschicht 22, die p⁻-Diffusionsschichten 23 und 28 und die p⁺-Diffusionsschicht 25 sind voneinander durch zwei einander benachbarte Gate-Elektroden 6a nach Fig. 1 getrennt, und damit ist es nicht möglich, die p⁺-Diffusionsschicht 22 und p⁻-Diffusionsschicht 23 sowie die p⁻-Diffusionsschicht 28 und p⁺-Diffusionsschicht 25 elektrisch voneinander zu trennen. Die p⁺-Diffusionsschicht 22 im Source-/Drain-Elektrodengebiet des PMOS-Transistors in Region 51 ist daher mit der Basis des npn- Bipolartransistors im Gebiet 52a verbunden. Die p⁺-Diffusions­ schicht 22 im Source-/Drain-Elektrodengebiet im PMOS-Transi­ stor im Gebiet 51 fungiert auch als Elektrode zur Realisierung der Basis des npn-Bipolartransistors im Gebiet 52a. Die Basis des npn-Bipolartransistors im Gebiet 52a ist dasselbe wie die p⁻-Diffusionsschicht 28 zur Bildung eines p-Diffusions­ widerstandes im Gebiet 52b, und daher sind die Basis des npn- Bipolartransistors und Source/Drain des PMOS-Transistors elektrisch miteinander verbunden. Analog sind die p⁻-Diffu­ sionsschicht 28 zur Bildung des p-Diffusionswiderstandes im Gebiet 52b und die p⁺-Diffusionsschicht 25 als Elektrodengebiet für einen p-Diffusionswiderstand im Gebiet 53 elektrisch miteinander verbunden.

Fig. 4 ist eine Querschnittsdarstellung längs der Linie IV-IV in Fig. 1. In Fig. 4 wird die Struktur der dem Aufbau der Fig. 3 entsprechenden Teile im Querschnitt gezeigt.

Bei der in Fig. 2 gezeigten Ausführungsform wurde der Fall be­ schrieben, daß ein npn-Bipolartransistor und ein p-Diffusions­ widerstandselement in einem PMOS-Transistorgebiet gebildet sind, es ist aber hervorzuheben, daß die Erfindung auch auf ein Gate-Array mit einer zu dieser Ausführungsform komplementären Querschnittsstruktur angewendet werden kann. Spezieller ist in Fig. 5 gezeigt, daß ein pnp-Bipolartransistor und ein n-Dif­ fusionswiderstandselement in einem NMOS-Transistorgebiet gebildet sind. Gebiete 61, 62a, 62b, 63 und 64 entsprechen den Gebieten 51, 52a, 52b, 53 und 54 in Fig. 3. Bei der in Fig. 5 gezeigten Ausführungsform können zur Ausführungsform nach Fig. 1 ähnliche Effekte erhalten werden. Bei den Ausführungsformen können für den Leitungstyp des Halbleitersubstrates der p- oder der n-Typ gewählt werden.

Wie aus dem in Fig. 1 gezeigten Layout zu sehen ist, ist der mit der Basis des Bipolartransistors Q1 verbundene Widerstand R1 aus einem p⁻-Diffusionsgebiet 28 gebildet, das dem die Basis bildende p⁻-Diffusionsgebiet 23 benachbart ist, wie in Fig. 3 gezeigt ist, und damit wird die durch das NAND-Gatter belegte Fläche im Vergleich zu dem in Fig. 7 gezeigten herkömmlichen Layout verringert. Die Fläche in Breitenrichtung im PMOS- Transistorgebiet 51 ist nicht erforderlich, da der Widerstand R1 in Ausrichtung mit dem Bipolartransistor Q1 gebildet ist. Im Ergebnis dessen kann eine hochdichte Integration im Bi-CMOS- Gate Array erreicht werden.

In Fig 3B ist der Querschnittsaufbau eines Gate Arrays, das eine andere Ausführungsform repräsentiert, gezeigt. Im Vergleich zur Fig. 3A ist die Emitterelektrode 57 aus polykristallinem Silizium zwischen der n⁺-Diffusionsschicht 24 und einer Metallverbindung 3 angeordnet. Wenn die Metall­ verbindung 3 direkt mit der n⁺-Diffusionsschicht 24 verbunden ist, wie in Fig. 3A gezeigt, wird die n⁺-Diffusionsschicht 24 durch die Bildung der Metallverbindung 3 beeinflußt. Mit anderen Worten, durch die Verbindung 3 und n⁺-Diffusionsschicht 24 kann eine Legierung gebildet werden, und aus diesem Grunde wird ein dort erzeugter Bipolartransistor nicht die gewünschten Charakteristiken haben. Bei einem Beispiel nach Fig. 3, wo eine aus polykristallinem Silizium gebildete Emitterelektrode 57 vorgesehen ist, ist diesem Problem vorgebeugt, und daher können für den Bipolartransistor die gewünschten Charakteristiken erreicht werden.

Fig. 8A ist ein Schaltbild, das ein NOR-Gatter zeigt. Das NOR- Gatter enthält PMOS-Transistoren MP3 und MP4, NMOS-Transistoren MN3 und MN4, einen pnp-Transistor Q2 und ein Widerstandselement R2. Das in Fig. 8A gezeigte NOR-Gatter ist im Gate-Array gebil­ det, wie in Fig. 8B gezeigt.

In Fig. 8B ist ein Layout für das Gate-Array nach einer weiteren Ausführungsform gezeigt. Gemäß Fig. 8B sind in einem PMOS-Transistorgebiet 51 Transistoren MP3 und MP4 gebildet. In einem NMOS-Transistorgebiet 54 sind Transistoren MN3 und MN4 gebildet. Benachbart zum NMOS-Transistorgebiet 54 ist ein Bi­ polartransistorgebiet 55a gebildet. Benachbart zum Gebiet 55a ist ein Widerstandselementgebiet 55b gebildet. Der Transistor Q2 und das Widerstandselement R2, die in Fig. 8A gezeigt sind, sind im Gebiet 55a bzw. 55b gebildet.

Im Betrieb sind die Basis des Transistors Q2 und das Wider­ standselement R2 nach Fig. 8A miteinander verbunden, da das Wi­ derstandselementgebiet 55b benachbart zum Bipolartransistorge­ biet 55a gebildet ist. Mit anderen Worten können die Basis des Transistors Q2 und das Widerstandselement R2 miteinander ohne Vorsehen einer Verbindung verbunden werden, und damit kann die Integrationsdichte im Bi-CMOS-Gate-Array erhöht werden.

Im vorangehenden wurden Fälle beschrieben, bei denen die Erfin­ dung auf ein NAND-Gatter und NOR-Gatter in einem Bi-CMOS-Gate- Array angewendet wurde, aber es ist zu beachten, daß der Anwen­ dungsbereich der Erfindung dadurch in keiner Weise begrenzt ist. Diese ist vielmehr allgemein nützlich zur Erreichung hoher Integrationsdichten, wenn eine Schaltung ein Widerstandselement aufweist, das mit der Basis eines Bipolartransistors verbunden ist.

Claims (8)

1. Integrierte Halbleiterschaltungseinrichtung mit einem Halb­ leitersubstrat (30) mit einer Hauptoberfläche;
einem Basiszellengebiet (72) auf dem Substrat (30) zur Bildung von Basiszellen;
einem ersten vorbestimmten Feldeffekttransistorgebiet (51) auf dem Substrat (30) in dem Basiszellengebiet (72) zur Bildung einer Anordnung einer Mehrzahl von Feldeffekttransistoren (MP1, MP2) eines ersten Leitungstyps in einer vorbestimmten ersten Richtung;
einem zweiten vorbestimmten Feldeffekttransistorgebiet (54) auf dem Substrat (30) in dem Basiszellengebiet (72) zur Bildung einer Anordnung einer Mehrzahl von Feldeffekttransistoren (MN1, MN2) eines zweiten Leitungstyps in der ersten Richtung;
einem vorbestimmten Bipolartransistorgebiet (52a) auf dem Sub­ strat (30) in dem Basiszellengebiet (72) zur Bildung einer An­ ordnung einer Mehrzahl von Bipolartransistoren (Q1) in der er­ sten Richtung, wobei das Bipolartransistorgebiet (52a), eine Emitterschicht (24), eine Basisschicht (23) und eine Kollektor­ schicht (33) einschließt, die in einer zweiten Richtung senk­ recht zur Hauptoberfläche des Substrates (30) gebildet sind; und
einem vorbestimmten Widerstandselementgebiet (52b) auf dem Sub­ strat (30) in dem Basiszellengebiet (72) und zwischen dem ersten und zweiten Feldeffekttransistorgebiet (51, 54) zur Bildung einer Anordnung einer Mehrzahl von Widerstandselementen (R1) in der ersten Richtung, wobei das Widerstandselementgebiet (52b) eine Störstellenschicht (28) benachbart zu der Basisschicht (23) des Bipolartransistorgebietes (52a) einschließt,
dadurch gekennzeichnet, daß die Basisschicht (23) und die Störstellenschicht (28) derart zu­ sammenhängend angeordnet sind, daß die Basisschicht (23) mit dem Widerstandselementgebiet (52b) elektrisch verbunden ist, wobei das Bipolartransistorgebiet (52a) zwischen dem ersten und zwei­ ten Feldeffekttransistorgebiet (51, 54) angeordnet ist.

2. Integrierte Halbleiterschaltungseinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß eine logische Schaltung den Bipolartransistor (Q1) und das Widerstandselement (R1) einschließt.

3. Integrierte Halbleiterschaltungseinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Störstellenschicht (28) den gleichen Leitungstyp aufweist wie die Basisschicht (23).

4. Integrierte Halbleiterschaltungseinrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die Störstellenschicht (28) die gleiche Störstellenkonzentra­ tion wie die Basisschicht (23) aufweist.

5. Integrierte Halbleiterschaltungseinrichtung nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, daß die logische Schaltung eine NAND-Gatterschaltung unter Ein­ schluß des Bipolartransistors (Q1) und des mit der Basis (23) des Bipolartransistors verbundenen Widerstandselementes (R1) aufweist.

6. Integrierte Halbleiterschaltungseinrichtung nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, daß die logische Schaltung eine NOR-Gatterschaltung unter Ein­ schluß des Bipolartransistors (Q1) und des mit der Basis (23) des Bipolartransistors verbundenen Widerstandselementes (R1) aufweist.

7. Integrierte Halbleiterschaltungseinrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Anordnung der Mehrzahl von Feldeffekttransistoren (MP1, MP2) des ersten Leitungstyps eine Anordnung einer Mehrzahl von PMOS-Transistoren einschließt und daß die Anordnung der Mehrzahl von Feldeffekttransistoren (MN1, MN2) des zweiten Leitungstyps eine Anordnung einer Mehrzahl von NMOS-Transistoren einschließt.

8. Integrierte Halbleiterschaltungseinrichtung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die integrierte Halbleiterschaltungseinrichtung eine Gate- Array-Einrichtung aufweist.