DE2531367C2 - - Google Patents

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DE2531367C2 DE2531367A DE2531367A DE2531367C2 DE 2531367 C2 DE2531367 C2 DE 2531367C2 DE 2531367 A DE2531367 A DE 2531367A DE 2531367 A DE2531367 A DE 2531367A DE 2531367 C2 DE2531367 C2 DE 2531367C2
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Description

Die Erfindung betrifft eine Halbleiteranordnung nach dem Oberbegriff des Anspruchs 1, wie sie aus Electro­ nics, 14. Februar 1972, S. 83-86 bekannt ist, und ein Verfahren zum Herstellen einer solchen Anordnung. Die bekannte Anordnung dient als Halbleiterspeicher.
Aufgabe der vorliegenden Erfindung ist es, eine als integrierte Schaltung ausgebildete Halbleiteranord­ nung zu schaffen, die sich besonders vielseitig zur Reali­ sierung logischer Verknüpfungsglieder eignet, die Lei­ tungsverbindungen der integrierten Schaltung zu ver­ einfachen gestattet und besonders kompakte Halblei­ teranordnungen ergibt, die relativ wenig Fläche auf dem Halbleiterkörper einnehmen.
Diese Aufgabe wird durch die im Patentanspruch 1 angegebene Merkmalskombination gelöst.
Im folgenden wird die Erfindung anhand der Zeich­ nungen ausführlich beschrieben. Es zeigt
Fig. 1A eine Teilschnittansicht eines Halbleiterkör­ pers mit einer Halbleiter-Logikanordnung mit einer Vielzahl von Verknüpfungsgliedern,
Fig. 1B die elektrische Ersatzschaltung der Anord­ nung nach Fig. 1A,
Fig. 1C eine Darstellung in Tabellenform der durch die Anordnung nach Fig. 1A und Fig. 1B ausgeführten Verknüpfungsfunktionen,
Fig. 1D eine Draufsicht auf einen Teil des Halbleiter­ körpers zur Darstellung einer Anordnung nach Fig. 1A mit erhöhter "Packungsdichte", die als "EXKLUSIV-ODER"-Ver­ knüpfungsanordnung geschaltet ist,
Fig. 2A eine Teilschnittansicht eines Halbleiterkör­ pers, die eine Vielzahl von Elementen zeigt, die als eine "UND"-Verknüpfungsanordnung geschaltet sind,
Fig. 2B die elektrische Ersatzschaltung der Anord­ nung nach Fig. 2A,
Fig. 2C eine Draufsicht auf einen Teil des Halbleiter­ körpers zur Darstellung einer Anordnung mit höherer "Packungsdichte" mit den zugehörigen Verbindungen der Anordnung nach Fig. 2A, und
Fig. 3A-3G die Darstellung der einzelnen Verfah­ rensschritte bei der Herstellung der Halbleiteranord­ nung mit einer Vielzahl von Verknüpfungsgliedern.
Die Halbleiteranordnung mit einer Vielzahl von Ver­ knüpfungsgliedern ist in Fig. 1A dargestellt und umfaßt allgemein zueinander in einem gewissen Abstand ste­ hende Zonen vom n- und vom p-Leitungstyp, die in einem Halbleiterkörper vom n-Leitungstyp ausgebildet worden sind. Eine gleichwertige Anordnung kann selbstverständlich durch Austausch gegen einen Halb­ leiterkörper vom p-Leitungstyp und Austausch der ent­ sprechenden Dotierungszonen gegeneinander geschaf­ fen werden. Die Halbleiterstruktur schließt ein Substrat 11 vom n-Leitungstyp ein, das eine größere Oberfläche 12 mit einer darauf ausgebildeten Schicht 16 vom n-Lei­ tungstyp aufweist. Die Schicht 16 besitzt eine im we­ sentlichen planare Oberfläche 17. Eine versenkte Zone 14 vom n⁺-Leitungstyp wird zwischen der Schicht 16 und dem Substrat 11 vom n-Leitungstyp ausgebildet und erstreckt sich in diese Schicht 16 und das Substrat 11 hinein. Eine erste Zone 19 vom p-Leitungstyp ist in der Schicht 16 ausgebildet worden und liegt oberhalb der versenkten Zone 14 vom n⁺-Leitungstyp, überdeckt diese und erstreckt sich bis zu der planaren Oberfläche 17. In einem gewissen Abstand zueinander stehende zweite, dritte und vierte Zonen 21, bzw. 22, 23, vom n-Leitungstyp sind in der genannten ersten Zone 19 vom p-Leitungstyp ausgebildet worden und erstrecken sich bis zur planaren Oberfläche 17. Eine fünfte und eine sechste Zone, 27, bzw. 28, vom p-Leitungstyp werden vollständig innerhalb der genannten zweiten, bzw. drit­ ten Zone, 21, bzw. 22, ausgebildet und erstrecken sich ebenfalls bis zur planaren Oberfläche 17. Wenn auch die zu erläuternde Schaltungsanordnung unter Verwen­ dung eines externen Widerstandes arbeiten kann, so kann gleichwohl ein Widerstand innerhalb der ersten Zone 19 ausgebildet sein. Eine siebte Zone 24 vom n-Leitungstyp kann in einem gewissen Abstand von der genannten zweiten, dritten und vierten Zone 21, bzw. 22, 23, ausgebildet sein und sich bis zur planaren Oberfläche 17 erstrecken. Eine achte Zone 29 vom p-Leitungstyp kann vollständig innerhalb der genannten siebten Zone 24 ausgebildet sein und sich bis zur planaren Oberfläche 17 erstrecken. Sodann ist eine Vielzahl von Leitern auf der planaren Oberfläche 17, zur Verbindung einer jeden der genannten Zonen mit einer externen Schaltung vor­ gesehen. Ein Leiter 33 ist mit der fünften Zone 27, ein Leiter 34 mit der zweiten Zone 21, ein Leiter 35 mit der dritten Zone 22, ein Leiter 36 mit der sechsten Zone 28, und ein Leiter 37 mit der vierten Zone 23 verbunden. Ein Leiter 38 ist auf der planaren Oberfläche 17 ausgebildet und überdeckt den Übergang zwischen der siebten Zo­ ne 24 vom n-Leitungstyp und der ersten Zone 19 vom p-Leitungstyp an der Oberfläche 17, wobei dieser Lei­ ter 38 die genannten Zonen 24, 19 mit einer externen Schaltung verbindet. Ein Leiter 39 ist an der planaren Oberfläche 17 ausgebildet und überdeckt den Übergang zwischen der achten Zone 29 und der siebten Zone 24 an dieser Oberfläche 17 und verbindet die genannten Zo­ nen 29, 24, mit einer externen Schaltung. Ein zusätzli­ cher Leiter 41 kann dazu verwendet werden, den ge­ nannten Halbleiterkörper mit einer externen Schaltung zu verbinden. Ein weiterer Leiter 42 ist zur Verbindung des Leiters 33 mit dem Leiter 35, und ein Leiter 42 zur Verbindung des Leiters 34 mit dem Leiter 36 vorgese­ hen. Somit ergibt sich eine Halbleiter-Logikanordnung, die als "EXKLUSIV-ODER"-Gatter arbeiten.
In Fig. 1B ist eine elektrische Ersatzschaltung der Anordnung nach Fig. 1A dargestellt. jede der mit einem Strich (′) versehenen Bezugsziffern in Fig. 1B entspricht einer Bezugsziffer der Anordnung nach Fig. 1A. Ferner ist festzustellen, daß die gemeinsame erste Zone 19 nach Fig. 1A durch eine dick gezeichnete Linie bei 19′ in Fig. 1B dargestellt wird.
Es wird auf Fig. 1D bezug genommen, wo eine Drauf­ sicht auf eine Anordnung gezeigt wird, die mit der An­ ordnung in Fig. 1A identisch ist und nur insofern ab­ weicht, als die zweite, dritte, fünfte und sechste Zone, 21, bzw. 22, 27, 28 in nebeneinander liegender Konfigura­ tion angeordnet sind, um die erhöhte Packungsdichte in dem Halbleiterkörper zu erzielen. In Fig. 1D ist zu er­ kennen, daß die erste Zone 19 in dem Halbleiterkörper 16 ausgebildet werden kann und sich bis zur planaren Oberfläche 17 erstreckt. In der ersten Zone 19 können in nebeneinander liegender Konfiguration in einem gewis­ sen Abstand voneinander die zweite und die dritte Zone, 21, bzw. 22, ausgebildet sein und sich bis zur Oberfläche 17 erstrecken. Ein Zusatz zur ersten Zone 19 kann durch einen eingeschnittenen oder verengten Teil 19 a gebildet werden, wobei die vierte und die siebte Zone 23, bzw. 24, in diesem Teil 19 a und in einem gewissen Abstand von­ einander ausgebildet sein können. Somit wird offenbar, daß eine Vielzahl der in Fig. 1D gezeigten Anordnungen wechselweise an der planaren Oberfläche 17 des Halb­ leiterkörpers entlang angeordnet werden kann, wobei der verengte Teil 19 a der einen Anordnung an der er­ sten Zone 19 der benachbarten Anordnung entlang an­ gelegt werden kann, so daß die Packungsdichte in einem vorgegebenen Halbleiterkörper noch weiter erhöht wird.
Zur Erläuterung der Arbeitsweise zeigt die Darstel­ lung in Tabellenform nach Fig. 1C die jeweiligen logi­ schen Spannungswerte an den Eingängen A und B und die logischen Spannungswerte an den Punkten B 1 und C 1 gemäß Fig. 1B. Bezugnehmend auf die Schaltung nach Fig. 1B ist zu bemerken, daß bei anfänglichen oder niedrigen logischen Spannungswerten an den Eingän­ gen A und B beide Kollektoren der durch die verstärkte Linie 19′ an ihren Emittern verbundenen Eingangstran­ sistoren bei dem niedrigen logischen Spannungswert "0" am Punkt B 1 verbleiben, und demgemäß der Kollektor 23′ eines nachgeschalteten Umkehrtransistors auf ei­ nem hohen logischen Spannungswert "1" am Punkt C 1 bleibt. Wenn jeweils eine der Spannungen am Eingang A oder B niedrig, und die andere Spannung hoch ist, so nimmt der Punkt B 1 den hohen logischen Spannungs­ wert "1" an, und dementsprechend geht der Punkt C 1 auf den logischen Spannungswert "0" über. Wenn ferner die Spannungen an beiden Eingängen A und B den hö­ heren logischen Wert "1" gleichzeitig aufweisen, so geht der Punkt B 1 auf den niedrigen logischen Spannungs­ wert "0", und der Punkt C 1 auf den hohen logischen Spannungswert "1" über. Somit wird offensichtlich, daß die Halbleiteranordnung als "EXKLUSIV-ODER"-Gat­ ter arbeitet.
Es wird nunmehr auf Fig. 2A bis 2C bezug genom­ men, wo eine "NAND"- und eine "UND"-Verknüpfungs­ anordnung, ferner die entsprechende elektrische Ersatz­ schaltung, bzw. eine Draufsicht dieser Anordnung dar­ gestellt sind. Es ist festzustellen, daß die Anordnung nach Fig. 2A der Anordnung nach Fig. 1A ähnlich ist und sich von der letzteren nur durch den Verbindungs­ leiter 46 unterscheidet, der anstelle der Leiter 42 und 43 gemäß der Anordnung nach Fig. 1A Verwendung findet. In gleicher Weise weist die elektrische Ersatzschaltung nach Fig. 2B wie zuvor mit Strichen (′) versehene Be­ zugsziffern auf, die den Bezugsziffern aus Fig. 2A ent­ sprechen. In ähnlicher Weise zeigt die Draufsicht nach Fig. 2C den Verbindungsleiter 46, der zwischen die Lei­ ter 33 und 36 geschaltet ist und mit einer Spannungs­ quelle V cc verbunden ist, diese Draufsicht schließt die Leiter 42 und 43 aus, die zuvor in Verbindung mit Fig. 1D gezeigt worden waren.
Im Hinblick auf die Arbeitsweise der Ersatzschaltung nach Fig. 2B ist festzustellen, daß sowohl Eingang A, als auch Eingang B auf den hohen logischen Spannungs­ wert "1" übergehen müssen, bevor die entsprechenden zwei pnp-Eingangstransistoren gesperrt sind und damit gestatten, daß der Punkt D im Kollektorkreis auf den niedrigen logischen Spannungswert "0" übergeht, der über den Leiter 38′ abgeführt wird, wobei der logische Komplementärwert durch einen npn-Transistor gelie­ fert wird, der einen Kollektorausgang 23′ aufweist und den Komplementärwert über den Leiter 37′ abgibt.
Wenn auch nicht dargestellt, so ist weiterhin einleuch­ tend, daß die Halbleiteranordnungen nach Fig. 1A und Fig. 2A weiter als "ODER"- oder "NICHT-ODER"-Gat­ ter dadurch geschaltet werden können, daß die Eingän­ ge A und B getrennt mit der entsprechenden fünften Zone 27 und sechsten Zone 28 verbunden werden, und dadurch, daß zusätzliche Verbindungsleiter zum An­ schluß der Basen 21′ und 22′ an Masse vorgesehen wer­ den, und somit die pnp-Transistoren derart vorgespannt werden, daß sie im Ruhezustand leitend sind, und da­ durch zwei Tore zur Weiterleitung des logischen Span­ nungswertes zum Punkt D geschaffen werden. Wenn einer der Eingänge A oder B wechselweise einen hohen logischen Spannungswert "1" annimmt, so leitet der zu­ geordnete pnp-Transistor diesen Spannungswert "1" weiter, und der Punkt D geht auf einen hohen logischen Spannungswert "1" über und liefert dadurch eine hohe Ausgangsspannung am Leiter 38′ und ergibt über die vorgenannte Stufe zur Erzeugung des logischen Kom­ plementärwertes einen niedrigen logischen Spannungs­ wert "0" am Kollektor 23′ und auf dem Leiter 37′.
Somit wird ersichtlich, daß eine Vielzahl von Halblei­ ter-Logikanordnungen oder Verknüpfungsgliedern aus­ gebildet werden kann, die imstande sind, grundsätzliche logische Verknüpfungsfunktionen auszuführen. So kön­ nen die "EXKLUSIV-ODER"- und die "UND"-Verknüp­ fungen miteinander kombiniert werden, um einen Voll­ addiererkreis auszubilden.
Hinsichtlich der Herstellung der grundlegenden Halbleiteranordnungen nach Fig. 1A und Fig. 2A kann als Ausgangsmaterial ein Substrat 11 vom p-Leitungs­ typ gewählt werden, das, wie in Fig. 3A gezeigt, eine größere Oberfläche 12 aufweist. Als nächstes wird eine Maskierungsschicht 13 auf der Oberfläche 12 ausgebil­ det, und eine Ausnehmung 13 a vorgesehen, um einen Teil der Oberfläche 12 freizulegen, wie Fig. 3B zeigt. Eine versenkte Zone 14 vom n⁺-Leitungstyp wird so­ dann in dem Substrat oder Halbleiterkörper geformt und erstreckt sich bis zur Oberfläche 12, dabei wird die genannte Ausnehmung 13 a als Maske verwendet. Diese versenkte Zone 14 kann durch eine hohe Konzentration von Störstellen vom n-Leitungstyp, beispielsweise mit­ tels Diffusion, ausgebildet werden. Als nächste wird eine Schicht 16 vom n-Leitungstyp auf der Oberfläche 12 ausgebildet, diese Schicht 16 weist eine planare Oberflä­ che 17 auf. Gemäß Fig. 3C kann sich während der For­ mierung der Schicht 16 die versenkte Zone 14 tiefer in die genannte Schicht 16 und das Substrat 11 hinein als Ergebnis der Bearbeitung erstrecken. Als nächstes wird eine Maskierungsschicht 18 auf der planaren Oberfläche 17, und innerhalb dieser Maskierungsschicht eine Aus­ nehmung 18 a ausgebildet, um einen Teil der planaren Oberfläche 17 freizulegen. Eine erste Zone 19 vom p-Leitungstyp wird in der Schicht 16 vom n-Leitungstyp ausgebildet, sie erstreckt sich derart, daß sie einen Teil der versenkten Zone 14 vom n⁺ -Leitungstyp überdeckt und sich nach Fig. 3D bis zur planaren Oberfläche 17 erstreckt. Als nächstes wird die Maskierungsschicht 18 entfernt, und eine Maskierungsschicht 20 auf der plana­ ren Oberfläche 17 ausgebildet, diese Maskierungs­ schicht 20 weist in einem gewissen Abstand zueinander stehende Ausnehmungen 20 a auf. Nun werden in einem gewissen Abstand voneinander zweite, dritte, vierte und siebte Zonen 21, bzw. 22, 23 und 24, vom n-Leitungstyp in der ersten Zone 19 ausgebildet. Diese Zonen erstrek­ ken sich, wie Fig. 3E zeigt, bis zur planaren Oberfläche 17. Als nächstes wird die Maskierungsschicht 20 ent­ fernt, und eine Maskierungsschicht 26 auf der planaren Oberfläche 17 ausgebildet. Diese Maskierungsschicht 26 weist Ausnehmungen 26 a auf, die in ihr ausgebildet sind und Teile der jeweiligen zweiten, dritten und siebten Zone 21, bzw. 22 und 24, freilegen, wie Fig. 3F zeigt. Als nächstes werden die fünfte, sechste und achte Zone 27, bzw. 28 und 29 vom p-Leitungstyp in der entsprechen­ den zweiten, dritten und siebten Zone 21, 22 und 24 ausgebildet. Diese Zonen vom p-Leitungstyp erstrecken sich bis zur planaren Oberfläche 17. Sodann wird die Maskierungsschicht 26 entfernt, und eine Maskierungs­ schicht 31 auf der Oberfläche 17 ausgebildet, diese Mas­ kierungsschicht weist Ausnehmungen 31 a auf, die in ihr ausgebildet worden sind, über den entsprechenden Tei­ len der Zonen liegen und diese letzteren an der planaren Oberfläche 17 freilegen. Als nächstes wird ein Metalli­ sierungsschichtmuster auf der Maskierungsschicht 31 ausgebildet und tritt durch die genannten Ausnehmun­ gen 31 a hindurch, um jeweils die entsprechenden Zonen zu kontaktieren. Die Metallisierungsschicht wird derart geformt, daß sie die oben genannten Leiter 33, 34, 35, 36, 37, 38, 39 und 41 ergibt und die entsprechenden Zonen und den Halbleiterkörper selbst kontaktiert, um diese Zonen und den Halbleiterkörper an externe Schaltun­ gen anschließen zu können.
Es erscheint wichtig, festzustellen, daß bei diesem Verfahrensschritt verschiedene Zonen, wie in Fig. 1A gezeigt, oder gemäß Fig. 2A, oder wie anderweitig oben beschrieben, miteinander verbunden werden können, wobei die Leiter 42 und 43, oder bzw. 46, aus einem Teil des Metallisierungsschichtmusters geschaffen werden können.

Claims (7)

1. Halbleiteranordnung mit
  • a) einem Halbleiterkörper (11, 16) eines ersten Leitungstyps (N),
  • a1) indem eine erste Zone (19) von einem zwei­ ten, zum ersten entgegengesetzten Leitungs­ typ (P) ausgebildet ist, die sich bis zu einer planaren Oberfläche (17) des Halbleiterkör­ pers (11, 16) erstreckt,
  • a2) innerhalb welcher eine zweite (21), eine dritte (22) und eine vierte Zone (23) des ersten Leitungstyps (N) in Abständen voneinander ausgebildet sind, die sich ebenfalls bis zu der planaren Oberfläche (17) erstrecken,
  • a3) wobei in der zweiten Zone (21) eine fünfte Zone (27) sowie in der dritten Zone (22) eine sechste Zone (28) des zweiten Leitungstyps (P) ausgebildet sind, die sich bis zu der planaren Oberfläche (17) erstrecken,
  • b) mit Leitern (33 bis 39, 41 bis 43, 46), welche einzelne Halbleiterzonen des Halbleiterkör­ pers (11, 16) miteinander und/oder mit einer externen Schaltung verbinden,
  • c1) wobei die fünfte (27), die zweite (21) und die erste Zone (19) die Emitter-, Basis- und Kollektorzone eines ersten vertikalen Transi­ stors bilden,
  • c2) die sechste (28), die dritte (22) und die erste Zone (19) die Emitter-, Basis- und Kollektorzo­ ne eines zweiten vertikalen Transistors bilden,
  • c3) die erste Zone (19) und die vierte Zone (23) zu einem dritten Transistor gehören,
  • c4) und wobei die erste Zone (19) den drei Transistoren gemeinsam ist und die Kollektor­ zonen des ersten und zweiten Transistors mit der Basiszone des dritten Transistors verbin­ det, dadurch gekennzeichnet,
  • c5) daß der dritte Transistor ein vertikaler Transistor ist, dessen Kollektorzone die vierte Zone (23) bildet, wobei der Halbleiterkörper (11, 16) als Emitterzone dieses dritten Transi­ stors dient,
  • d) und daß die drei Transistoren zu einer logi­ schen Anordnung gehören, die den ersten und den zweiten Transistor als Eingangstransisto­ ren und den dritten Transistor als einen den Eingangstransistoren nachgeschalteten Um­ kehrtransistor enthält.
2. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, daß in der ersten Zone (19) eine siebente Zone (24) vom ersten Leitungstyp in Ab­ ständen von der zweiten, dritten und vierten Zone (21 bzw. 22, 23) angeordnet ist, daß in der siebenten Zone (24) eine achte Zone (29) vom zweiten Lei­ tungstyp ausgebildet ist, und daß Leiter (38, 39, 41) zur Verbindung der siebenten und achten Zone (24 bzw. 29) sowie des Halbleiterkörpers (11, 16) mit einer externen Schaltung vorgesehen sind.
3. Halbleiteranordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß Leiter (43 bzw. 42) zur elektrischen Verbindung zwischen der zweiten und sechsten Zone (21 bzw. 28) und, getrennt da­ von, zur elektrischen Verbindung zwischen der fünften und dritten Zone (27 bzw. 22) vorgesehen sind.
4. Halbleiteranordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß ein weiterer Leiter (46) zur Verbindung der fünften und sechsten Zone (27 bzw. 28) vorgesehen ist.
5. Halbleiteranordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Halbleiterkörper (11, 16) ein Halbleitersubstrat (11) vom ersten Lei­ tungstyp aufweist, auf dessen Oberfläche eine Schicht (16) vom ersten Leitungstyp ausgebildet ist, welche die planare Oberfläche (17) aufweist, bis zu der die verschiedenen erwähnten Zonen reichen, und daß an dem Übergang zwischen der Oberflä­ che (12) des Halbleitersubstrats (11) und der Schicht (16) unterhalb der zweiten, dritten und vier­ ten Zone (21 bzw. 22, 23) eine stark dotierte Zone (14) vom ersten Leitungstyp ausgebildet ist.
6. Halbleiteranordnung nach Anspruch 1 und 5, da­ durch gekennzeichnet, daß die erste Zone (19) sich von der planaren Oberfläche (17) aus nach unten erstreckt und die stark dotierte Zone (14) vom er­ sten Leitungstyp überdeckt.
7. Verfahren zur Herstellung einer Halbleiteran­ ordnung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die zweite, dritte und vierte Zone (21 bzw. 22, 23) vom ersten Leitungstyp gleichzeitig miteinander in der ersten Zone ausge­ bildet werden, und daß die fünfte und die sechste Zone (27, 28) vom zweiten Leitungstyp gleichzeitig miteinander vollständig innerhalb der zweiten bzw. dritten Zone (21 bzw. 22) ausgebildet werden.
DE19752531367 1974-07-15 1975-07-14 Halbleiteranordnung Granted DE2531367A1 (de)

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Application Number Priority Date Filing Date Title
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DE (1) DE2531367A1 (de)
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