DE2704796A1

DE2704796A1 - Speicherzellenanordnung

Info

Publication number: DE2704796A1
Application number: DE19772704796
Authority: DE
Inventors: Robert Kenneth Booher
Original assignee: Rockwell International Corp
Current assignee: Boeing North American Inc
Priority date: 1976-02-09
Filing date: 1977-02-05
Publication date: 1977-08-11
Also published as: DE2704796B2; DE2704796C3; US4091461A; JPS52100942A; JPS5746157B2

Description

PATEMTANWALT

KpL-iNG. 2 7OA 796

HELMUT GÖRTZ _Γ

6 Frankfurt am Main 70
Schneckenhofstr. 27 - Tel. 617079

4. Februar 1977 Gzw/Ra.

Rockwell International Corporation, El Segundo, California

Speicherzellenanordnung

Die Erfindung bezieht sich auf eine Speicherzellenanordnung gemäß dem Gattungsbegriff des· Hauptanspruches, d.h. wendet sich im besonderen an eine verbesserte Speicherzelle und eine Anordnung mit zwei Datenbus-Schienen, über die entweder die Zellendaten gelesen und eingeschrieben werden, oder die Speicherzelle mit Leistung versorgt wird.

Übliche Speicherzellen erfordern typischerweise relativ zahlreiche Datenbusleitungen als auch verschiedene Komponenten mit großer Fläche, um einmal einen Zugriff zu der Zelle zwecks Lesen oder Einschreiben von binären Informationen zu haben und um die Zelle mit elektrischer Leistung zu versorgen. Daher sind die Gesamtgröße und die Gesamtkosten der üblichen Speicherzelle unerwünscht hoch. Damit ist die Fläche, die von einer Anordnung von üblichen Speicherzellen eingenommen wird, entsprechend hoch.

Darüber hinaus werden, um eine Anordnung mit üblichen Speicherzellen mit Leistung zu versorgen, um sozusagen den logischen Zustand jedes der Zellen-Datenknoten aufzufrischen, alle Speicherzellen der Anordnung individuell abgetastet. Auf diese Weise ist die Arbeitsgeschwindigkeit der Anordnung in unerwünschter Weise langsam. Ferner sind relativ komplexe Multiplexer-Mittel notwendig, um die üblichen, die Anordnung bildenden

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Vr-

Speicherzellen sov/ohl mit Leistung zu versorgen als auch abzutasten.

Der Erfindung liegt die Aufgabe zugrunde, die Nachteile dieser bekannten Speicherzellen zu vermeiden. Die Lösung dieser Aufgabe gelingt gemäß den kennzeichnenden Merkmalen des Hauptanspruchs.

Die Erfindung bezieht sich somit,kurz und in allgemeinen Begriffen gesagt, auf eine verbesserte Speicherzelle mit hoher Geschwindigkeit. Die Zelle weist ein Paar von Datenbucleitungen auf. Die Datenbusleitungen dienen einem zweifachen Zweck, nämlich der Zuführung von Leistung an die Speicherzelle während eines statischen oder haltenden Zustandes der Zelle oder zum Lesen und Schreiben von binären Informationen während eines dynamischen Zellenzustandes. Es ist eine Taktsteueranordnung vorgesehen, die selektiv die Zelle entweder in den statischen oder den dynamischen Zustand bringt. Die vorliegende Speicherzelle weist einen ersten und einen zweiten Datenknoten auf. Jeder Datenknoten ist jeweils mit einer Datenbusleitung des Datenbuspaares verbunden, und zwar über den Leitfähigkeitspfad eines zugeordneten Koppel-Feldeffekttransistors. Die Gate-Elektroden der zugeordneten Koppel-Feldeffekttransistoren sind mit denjenigen des entgegengesetzten Datenknotens kreuzverkoppelt. Über den Leitfähigkeitspfad jedes Koppel-Feldeffekttransistors ist eine Isolationsdiode geschaltet. In einer bevorzugten Ausführungsform ist der Koppel-Feldeffekttransistor aus einer Schicht von Silicium auf einem Saphirträger hergestellt. Daher wird die Isolationsdiode inhärent, d.h. per se, über dem Leitfähigkeitspfad des Silicium-auf-Saphir-Transistors ausgebildet.

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Die verbesserte Speicherzelle kann in einer Matrix angeordnet werden. An die Datenknoten jeder Zelle sind über eine Ladediode entsprechende A^ressauswahl-Eingangsanschlüsse verbunden. Ein Takt-Vorbereitungssignal ist an jeden der Adressauswahl-Eingangsanschlüsse angelegt. Jeder der Speicherzellen-Datenknoten ist über die Datenbusleitung mit einer Bezugspotentialquelle verbunden, um dabei die Speicherzellen der Matrix in den statischen Zustand zu bringen. Die Speicherzellen werden mit Leistung versorgt und die relativen logischen Pegel ihrer Datenknoten werden gleichzeitig "aufgefrischt" (refreshed).

Der Zugriff zu einer speziellen Speicherzelle zum Einschreiben oder Lesen von Zellendaten wird durch Zeilen- und Spalten-Adressdekoder hergestellt. Die Datenbus:-Leitungsanordnung ist von der Bezugspotentialquellu abgeschaltet. Ein geeignetes vorbereitendes Signal wird selektiv von einem der Dekoder an den Adressauswahl-Eingangsanschluß der speziellen Speicherzelle angelegt. Die spezielle Speicherzelle wird dadurch in den dynamischen Zustand gebracht, in dem Informationssignale über die Datenbusanordnung zugeführt werden.

Weitere Merkmale sowie die Vorteile der Erfindung ergeben sich anhand der Beschreibung von in der Zeichnung dargestellten Ausführungsbeispielen.

Es zeigen:

Fig. 1 ein Beispiel einer üblichen bekannten Speicherzelle mit der zugeordneten Busleitungskonfiguration (Anordnung der Datensammelleitungen),

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Fig. 2 und 3 schematisch verschiedene Ausführungsformen der verbesserten Speicherzelle gemäß der vorliegenden Erfindung und der zugeordneten Anordnung von zweischienigen Busleitungen bzw. Datensammelleitungen,

Fig. 4 eine Matrix, die aus den vorliegenden Speicherzellen aufgebaut ist, sowie die gegenseitige Verbindung zu der zweischienigen Busleitungsanordnung, die eine Arbeitsweise mit hoher Geschwindigkeit gewährleistet, und

Fig. 5 Taktdiagraiiime von Takt Steuersignalen zur synchronen Steuerung der Arbeitsweise der Speicherzellen der Matrixanordnung gemäß Fig. 4.

In Fig. 1 der Zeichnung ist ein Beispiel einer üblichen Speicherzelle dargestellt. Die übliche Speicherzelle besteht aus einem bekannten Flip-Flop-Kreis, der durch ein Paar von kreuzverkoppelten Inverterstufen 2 und 4 gebildet wird. Die erste kreuzverkoppelte Inverterstufe 2 besteht aus einem p-Kanal-Feldeffekttransistor Q₁ und aus einem n-Kanal-Feldeffekttransistor Q₂. Die zweite kreuzverkoppelte Inverterstufe 4 besteht aus einem p-Kanal-Feldeffekttransistor Q, und einem n-Kanal-Feldeffekttransistor Q-. Die binäre Information wird über ein Paar von Datensammelleitungen 10 und 12 in die Speicherzelle eingeschrieben und aus ihr ausgelesen. An jede der kreuzverkoppelten Inverterstufen 2 und 4 ist über die Leitfähigkeitsstrecke eines Koppeltransistors Q,- bzw. Q^ eine Datenbusleitung bzw. Datensammelleitung an den entsprechenden Datenknoten 15 bzw. 17 angeschlossen. Der selektive Zugriff zu der üblichen Speicherzelle wird hergestellt, indem ein geeignetes Signal auf eine Adress-

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oder Zeilenauswahl-Sammelleitung 14 gegeben wird. Die Zeilenauswahl-Sammelleitung 14 ist mit den Steuerelektroden jedes der Koppeltransistoren Q^ und CL- verbunden. Die übliche Speicherzelle weist weiterhin einen Leistungseingangsanschluß 16 auf. Der Leistungseingangsanschluß 16 wird selektiv mit einer Bezugsspannungs-Versorgung verbunden. Die Leitfähigkeitsstrecken der Transistoren Q^ und Qp liegen in einem Serienkreis, der von dem Leistungs-Eingangsanschluß 16 durch den Datenknoten 15 zu einer zweiten Bezugsspannungsquelle, z.B. Masse, führt. Die Leitfähigkeitsstrecken der Transistoren CW und Ch liegen in einem Serienkreis, der von dem Leistungseingangsanschluß 16 über den Datenknoten 17 zu der zweiten Bezugsspannungsquelle führt. Die Arbeitsweise der üblichen Speicherzelle ist bekannt, so daß an dieser Stelle nicht darüber berichtet werden muß. Derartige Speicherzellen sind auch kommerziell erhältlich; ein Beispiel ist der 1M7552 statische RAM, hergestellt durch die Firma RCA Corporation.

Die übliche Speicherzelle benötigt typischerweise sechs Transistoren GL bis Q^ und sechs Sammelleitungen. Beispielsweise benötigt die in Fig. 1 dargestellte und beschriebene Speicherzelle Datensammelleitungen 10 und 12, eine Zeilenauswahl-Sammelleitung 14, eine nicht dargestellte Leistungssammelschiene, die mit dem Leistungseingangsanschluß 16 und den Sammelleitungen 18 und 19 verbunden ist, die die Leitfähigkeitsstrecken der entsprechenden, die kreuzverkoppelten Inverterstufen 2 und 4 bildenden Transistoren mit der zweiten Bezugbspannungsquelle verbinden. Im Hinblick auf die Vielzahl der Transistoren und Sammelleitungen, die benötigt werden, um die konventionelle Speicherzelle aufzubauen, wächst sowohl die Speicherzelle als auch die entsprechende Matrix davon in unerwünschter Weise hin-

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- ir- AO

sichtlich der Größe an. Daher steigen auch die Kosten,um eine derartige Speicherzellenmatrix zu produzieren.

Die Fig. 2 zeigt eine verbesserte Speicherzelle, die eine verringerte Größe und verringerte Herstellungskosten aufweist. Entsprechend der vorliegenden Erfindung ist eine einzige zweif-chienlge Sammelleitungsanordnung vorgesehen, um der Speicherzelle während eines Halte- oder statischen Zellenzustandes Leistung zuzuführen und um während eines dynamischen Zellenzustandes Daten in die Speicherzelle einzuschreiben bzw. aus ihr herauszulesen. Die verbesserte Speicherzelle weist eine BIT-Datensammelleitung 2.2 und eine BIT-Datensammelleitung 24 mit entgegengesetztem Zustand auf. Die Elektroden der Leitfähigkeitsstrecke von ersten und zweiten Koppeltransistoren Q-, und Qg sind entsprechend zwischen die Sammelleitungen 22 bzw. 24 und die Datenknoten 26 bzw. 28 geschaltet. Die Steuerelektroden der Transistoren Q^ und Qq sind kreuzverkoppelt jeweils mit dem entgegengesetzten Datenknoten 28 bzw. 26 verbunden. Über der Leitfähigkeitsstrecke der Transistoren Qy una Qq und zwischen den Sammelleitungen 22 bzw. 24 und Datenknoten 26 bzw. sind Isolationsdioden D^ bzw. Dp vorgesehen. Zwischen einen Adressauswahl-Eingangsanschluß 30 und die Datenknoten 26 bzw. 28 sind Ladedioden D, bzw. D^ geschaltet. Wenn eine Speicherzelle selektiv adressiert wird und eine geeignete Auswahlspannung Vqq an den Adressauswahl-Eingangsanschluß 30 angelegt wird, werden die Dioden D-, und D< in Vorwärtsrichtung vorgespannt und sind so ausgebildet, daß sie als relativ große Ladewiderstände arbeiten. Zu allen anderen Zeitpunkten werden die Dioden D, und Di in Sperrichtung vorgespannt und sind daher nicht leitend. Typischerweise liegt die Auswahlspannung Vp₀ im Bereich zwischen 3 bis 15 Volt.

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Im Betrieb, der in größeren Einzelheiten anhand der Fig. 4 erläutert wird, wird die verbesserte Speicherzelle gemäß Fig. 2 anfänglich in einen statischen oder Haltezustand gebracht, und zwar während einer Zeit, in der kein Zugriff zwecks Lesen oder Schreiben von binären Informationen hergestellt wird. Jede der Sammelleitungen 22 und 24 ist mit einer Bezugspotentialquelle mit dem Potential relativ NIEDRIG, beispielsweise masseverbunden, und zwar über Schaltungsteile, die jetzt beschrieben werden .

Um Daten in die vorliegende Speicherzelle einzuschreiben, wird die Quelle mit dem Bezugspotential NIEDRIG von den Sammelleitungen 22 und 24 abgeschaltet. Der Adressauswahl-Eingangsanschluß 30 erhält aus einer geeigneten Quelle die Auswahlspannung V_DD. Die Datensammelleitungen 22 und 24 sollen so betrieben werden, daß eine der Sammelleitungen, z.B. die Leitung 22, ein Signal führt, das dem logischen Pegel HOCH, d.h. wahr, entspricht, und die zweite der Sammelleitungen, z.B. die Leitung 24 ein Signal führt, das dem logischen Pegel NIEDRIG, d.h. falsch, entspricht. Die vorliegende Speicherzelle wird dabei in einen dynamischen Zustand gebracht. Ein Signal mit dem logischen Pegel HOCH (entsprechend dem logischen Pegel der Datensammelleitung 22) Avird über die Isolationsdiode D₁, die in Vorwärtsrichtung vorgespannt ist, an den Datenknoten 26 übertragen. Das Signal mit dem logischen Pegel HOCH wird ferner von dem Datenknoten 26 an die Steuer- oder Gate-Elektrode des Koppeltransistors Q„ angelegt. An die Gate-Elektrode des Transistors Q_Q ist ein ausreichendes Schwellwertpotential angelegt, und der Transistor Q_Q iat daher leitend gesteuert. Ein

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logisches Signal mit dem Pegel/NIEDRIG (entsprechend dem logischen Pegel der Datenbusleitung 24) wird über die Elektroden

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der Leitfähigkeitsstrecke des Transistors Q^ an den Datenknoten 28 angelegt. Die Isolationsdiode Dp ist unterbrochen. Das logische Signal mit den Pegel NIEDRIG wird ferner von dem Datenknoten 28 an die Steuer- oder Gate-Elektrode eines Koppeltransistors Qy angelegt. Die Elektrode des Transistors Qy wird mit einer unzureichenden Spannung, bezogen auf den Schwellwertpunkt, beaufschlagt, und daher ist der Transistor Qy nicht leitend gesteuert. Zusammenfassend läßt sich sagen, der Datenknoten 26 nimmt eine Spannung an, die dem Signal mit dem logi-

relatiy

sehen Pegel/HÜCH entspricht, und die ihm von der Datensammelleitung 22 über die Diode D^ zugeführt wird. Der Datenknoten 28 wird über die Leitfähigkeitsstrecke des Koppeltransistors Qo angeklemmt und nimmt eine Spannung an, die dem Signal mit dem logischen Pegel NIEDRIG entspricht,■ das der Datensammelleitung 24 zugeführt ist.

Nachdem eine binare Information in die Speicherzelle eingeschrieben worden ist, v/ird die Zelle erneut in den statischen oder Haltezustand gebracht. Der Adressauswahl-Eingangsanschluß 30 erhält die Auswahlspannung V_DD. Die Datensammelleitungen 22 und 24 sind mit der Bezugspotentialquelle mit dem Potential NIEDRIG verbunden. Die Auswahlspannung, die von dem Eingangsanschluß 30 über eine Ladediode, z.B. D₇,, zugeführt wird, hält den Datenknoten, z.B. 26, auf dem logischen Pegel HOCH, umsomehr, v/eil der zugeordnete Koppeltransistor, z.B. Qy, wie oben beschrieben, nicht leitend gesteuert worden ist. Die Spannung am Datenknoten, z.B. 26, hält den anderen Koppeltransistor, z.B. Qg, leitend. Der andere Datenknoten, z.B. 28, wird dadurch auf dem logischen Pegel niedrig gehalten, ungeachtet der Gegenwart der zugeordneten Ladediode, z.B. D^, die ebenfalls die Auswahlspannung von dem Eingangsanschluß 30 erhält.

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Um die in einer ausgewählten Speicherzelle gespeicherte binäre Information auszulesen, wird das Bezugspotential niedrig von den Datensammelleitungen 22 und 24 weggeschaltet. Die Auswahlspannung Vjyq wird an den Adressauswahl-Eingangsanschluß 30 angelegt. Die Datensammelleitungen 22 und 24 können dann an ein konventionelles, nicht dargestelltes Signalerfassungsmittel geschaltet werden. Die vorliegende Speicherzelle wird erneut in den dynamischen Zustand gesteuert. Wie in dem vorhergehenden Beispiel haben die Datenknoten 26 bzw. 28 Signale mit dem logischen Pegel HOCH bzw. NIEDRIG, und demgernäfJ werden die Koppelfeldeffekttransistoren Qy und Q₈ nicht-leitend bzw. leitend gesteuert. Die Spannung auf der BIT-Datensammelleitung 24 steigt bis auf den Wert der Auswahlspannung V_DD an, insofern, als ein Strompfad von dem Adressauswah^Eingangsanschluß 30 zu der Datensammelleitung 24 über die in Vorwärtsrichtung vorgespannte Diode D^ und die Leitfähigkeitsstrecke des Koppel-FET Q₈ existiert. Die ΒΪΤ-Datensaramelleitung 22 bleibt auf einer Spannung nahe dem Massepotential, insofern, als der FET Qy nichtleitend bleibt und die Isolationsdiode D-j in Bezug auf die Auswahlspannung V_QD in Sperrichtung vorgespannt ist. Im Hinblick auf den großen Ladewiderstand der Diode D^ in der Vorwärtsrichtung verbleibt der Koppel-FET Qy weiterhin nichtleitend, bedingt durch ein nicht ausreichendes Schwellwertpotential an seiner Gate-Elektrode. Die Signalerfassungsmittel empfangen ein Differenzsignal von den Datenbusleitungen 22 und 24, v/obei dieses Signal die entsprechenden logischen Pegel der Datenknoten 26 und 28 anzeigt.

Bei einem bevorzugten AusfUhrungsbeispiel der Fig. 3 besteht jeder der koppelnden Transistoren Qq und Q₁₀* ^die zwischen die Datenbusleitungen 22 bzw. 24 und die Datenknoten 36 bzw. 38

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geschaltet sind, aus einem n-Kanal-Metalloxid-Halbleiter-Feldeffekttransistor (NMOSFKT), hergestellt aus einer Schicht von Silicium auf einem S?.phirträger (SOS). Bei solchen Feldeffekttransistoren, die in der SOS-Technik hergestellt werden, ist es üblich, den Datenknoten 32 bzw. 34 innerhalb der leicht dotierten P-Region zwischen den Source- und Drain-Elektroden der SOS-koppelnden Transistoren Qq und CL- auszubilden. Die Träger jedes der SOS/FETs Q_g und Q₁₀ sind über die Körperknoten 32 bzw. 34 mit Sammelleitungen 22 und 24 verbunden. In der vorliegenden Ausfübrungsform ist es nicht notwendig, die Isolationsdioden D₁ und Dp, die bei der Ausführung nach Fig. 2 verwendet werden, physikalisch präsent zu haben, d.h. als separates Bauteil auszubilden, da zwischen den N -und P"~-Regionen der SOS/FETs Qq und Q₁₀ während ihrer Herstellung inhärant entgegengesetzt gepolte Diodenpaare D₁- bis Dg und D₇ bis Dg (gestrichelt gezeichnet) ausgebildet werden. Die inhärent ausgebildeten Dioden D₅ und D₇ sind für die Arbeitsweise der vorliegenden Speicherzelle bedeutungslos. Es sind daher geeignete Überbrückungsmittel 40 und 42, z.B. eine ohmsche Verbindung, vorgesehen, die über diesen Dioden D₁- und D₇ zwischen den Körperknoten 32 und 34 und den Datensammelleitungen 22 und 24 angeordnet sind.

Die Arbeitsweise der Speicherzelle, die in Fig. 3 dargestellt ist, ist im wesentlichen dieselbe wie die Speicherzelle gemäß Fig. 2. Die vorliegende Speicherzelle wird anfänglich in einen statischen oder Haltezustand während einer Zeit, in der kein Zugriff zu ihr zum Zwecke des Lesens oder Schreibens von binären Informationen hergestellt wird, gesteuert. Jede der Datensammelleitungen 24 und 22 ist mit einer Quelle vom Bezugspoten-

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tial NIEDRIG verbunden, um den logischen Pegel der Speicherzellen-Datenknoten "aufzufrischen". Um eine binäre Information zu lesen oder zu schreiben, wird die Quelle mit dem Bezugspotential NIEDRIG von den Datenbusleitungen 22 und 24 weggeschaltet. Der Adressauswahl-Eingangsanschluß 30 erhält daraufhin die Ausv:ahlspannung V_DD. Die Datenbusleitungen 22 und 24 werden entweder mit Signalerfassungsmitteln oder Treibermitteln verbunden, je nachdem, ob Zellendaten gelesen oder eingeschrieben werden sollen. Die Speicherzelle befindet sich dabei in einen dynamischen Zustand.

Um jedoch Daten in die Speicherzelle gemäß der Fig. 3 einzuschreiben, wird, abhängig von dem logischen Zustand der Signale, die an die BIT und BIT-Sammelleitungen, angeschlossen werden, ein Gtrompfad errichtet, der von derjenigen Sammelleitung 22 bzw. 24, die das logische Signal mit dem Pegel HOCH trägt, über die Überbrückungsmittel 40 oder 42 entlang der inhärent ausgebildeten Isolationsdioden D^ und Dy der entsprechenden koppelnden SOS/FETs GU und Q₁₀ zu den Körperknoten 32 oder verläuft. Der Strompfad wird fernerhin von den Körperknoten 32 oder 34 zu den ihnen entsprechenden Datenknoten 36- oder 38 über in Vorwärtsrichtung vorgespannte Dioden D^ oder D_Q errichtet. Der verbleibende Teil der Schreiboperation und die Mittel, mittels derer binäre Daten aus der Speicherzelle ausgelesen werden, sind identisch zu den oben in Bezug auf die Speicherzelle gemäß Fig. 2 gemachten Ausführungen.

Die Fig. 4 zeigt eine Matrix, die aus einer Vielzahl der verbesserten Speicherzellen der Fig. 2 bzw. der Fig. 3 gebildet wird und die eine hohe Geschwindigkeit aufweist. Die die Matrix

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bildenden Speicherzellen 50 sind untereinander mit einer zweischienigen Datenbusleitungskonfiguration verbunden, die einem zweifachen Zweck dient, und zwar zum Lesen und Schreiben ausgewählter Zeliendaten bzw. zum Vorsehen von Mitteln, durch welche gleichzeitig die Zellen der Matrix mit Leistung versorgt werden. Die Anzahl der Sammelleitungen, die typischerweise bei einer bekannten Speicherzellenmatrix vorhanden sind, ist reduziert. Die Größe und die Kosten der vorliegenden Matrix sind ebenso gegenüber einer Matrix, die aus konventionellen Speicherzellen, so wie sie in Fig. 1 gezeigt sind, minimaler.

Die synchrone Steuerung der die Matrix bildenden Speicherzellen 50 erfolgt durch einen geeigneten, nicht dargestellten TaktsigTLalgenerator. Das Taktsignal kann ein torgesteuertes Taktsignal sein, das ein Meistertaktsignal zum Aktivieren ausgewählter Speicherzellen 50 und ein Bausteinauswahlsignal zum Aktivieren ausgewählter Chips, falls eine Vielzahl davon verwendet wird, aufweist. An die Eingangsanschlüsse der ODER-Gatter G₁ bis G, werden ein erstes Taktsignal, mit CL bezeichnet, und entsprechende Zeilenauswahl-Vorbereitungssignale ROW₁ bis P-OV/ zugeführt. Die Zeilenauswahlsignale ROW₁ bis ROW v/erden von nicht dargestellten bekannten Zeilen-Adressdekodern erzeugt. Der Zeilenadressdekoder ist so programmiert, daß er ein geeignetes vorbereitendes Signal an die Eingangsanschlüsse desjenigen der ODER-Gatter G₁ bis G, anlegt, das mit derjenigen der Zeilenleitungen 44 bis 46 verbunden ist, die die spezielle Speicherzelle aufweist, zu der ein Zugriff zur Informationsverarbeitung hergestellt werden soll. Die Zeilenleitungen 44 bis 46 sind von den Ausgangsanschlüssen der ODER-Gatter G- bis G-, zu den Adressauswahl-Eingangsanschlüssen 30 jeder Speicherzelle 50 geschaltet.

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Ein zweites Taktsignal, mit CL bezeichnet, und entsprechende Spaltenauswahlsignale COL₁ bis COL_n werden an die Eingangsanschlüsse von UND-Gattern G^ bis Gg angelegt. Die Spaltenauswahlsignale COL₁ bis COL_n werden durch geeignete Mittel, z.B. durch einen nicht dargestellten Spalten-Adressdekoder,zur Verfügung gestellt. Der Spalten-Adressdekoder ist so programmiert, daß er ein geeignetes Vorbereitungssignal an die Eingangsanschlüsse desjenigen UND-Gatters G^ bis Gg legt, das mit derjenigen der Spaltenleitung 47 bis 49 verbunden ist, das die spezielle Speicherzelle aufweist, zu der der Zugriff für die Informationsverarbeitung hergestellt werden soll. Die ersten und zweiten Taktsignale CL und CL, dargestellt in Fig. 5, geben logische Signale mit den Pegeln HOCH und NIEDRIG vor, die entgegengesetzte Polarität zueinander haben. Die Spaltenleitungen 47 bis 49 sind von den Ausgangsanschlüssen der UND-Gatter G^ bis G^ an die Eingangsanschlüsse eines Invertergatters 56 geschaltet. Der Eingangsanschluß jedes Invertergatters 56 ist über eine gemeinsame elektrische Verbindung 55 jeweils mit der Gateelektrode eines ersten Paares von Steuer-Feldeffekttransistoren 52 und 54 verbunden. Die Elektroden der Leitfähigkeitsstrecke der FETs 52 und 54 sind jeweils in Reihe mit einer der BIT₁ - BIT_n und BIT₁ - BIT_n-Datensamrcelleitungen verbunden. Der Ausgangsanschluß jedes der Invertergatter 56 ist jeweils mit der Gateelektrode eines zweiten Paares von Steuer-Feldeffekttransistoren 58 und 60 verbunden. Die Elektroden der Leitfähigkeitsstrecke der FETs 58 und 60 sind in Reihe zwischen entsprechenden Paaren von Datenbusleitungen BIT₁ - BIT und BIT₁ - BIT_n geschaltet. Die in Reihe geschalteten Leitfähigkeitsstrecken der FETs 58 und 60 sind über eine gemeinsame elektrische Verbindung 62 mit einer Bezugspotentialquelle, beispielsweise Masse, verbunden.

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Während eines ersten Intervalles t,, des Taktzyklus legt der Taktsignalgenerator das Signal CL vom Zustand HOCH und das _v Takteingangssignal CL vom Zustand NIEDRIG an die Eingangsanschlüsse der logischen Gatter G₁ bis G, und G^ bis Gg an. Ein Auswahlsignal mit dem logischen Pegel HOCH wird an jeden Adressauswahl-Eingangsanschluß 30 der die Matrix bildenden Zellen 50 angelegt. Das Vorhandensein eines Taktsignals CL vom Zustand HOCH an den Eingangsanschluß der ODER-Gatter G₁ bis G, ist ausreichend, um für die Dauer des t^-Taktintervalles das Signal am Ausgangsanschluß der ODER-Gatter G-, bis G-, als Auswahlsignal auf einem logischen Pegel HOCH zu halten. Während desselben Taktintervalles t-] liegt an jeder der Spaltenaucwahlleitungen 47 bis 49 ein Eingangssteuersignal mit dem logischen Pegel NIEDRIG an. Das gleichzeitige Vorhandensein von dem Spaltenauswahlsignal COL₁ bis COL_n mit dem Zustand HOCH und dem Taktsignal CL an den Eingangsanschlüssen der UND-Gatter G^ bis G^ ist notwendig, damit das Signal an dem Ausgangsanschluß der Gatter auf den Wert HOCH geht. Das Taktsignal CL ist während der Dauer dieses t^-Taktjntervalles auf dem Zustand NIEDRIG.

Das Eingangssteuersignal mit dem Pegel NIEDRIG wird von den Ausgangsanschlüssen der UND-Gatter G^ bis Gg an die Eingangsanschlüsse der Invertergatter 56 und über eine gemeinsame elektrische Verbindung 55 an die Gate-Elektroden jedes Transistors des ersten Paares von Steuer-FETs 52 und 54 angelegt. Die FETs 52 und 54 sind dabei nichtleitend gesteuert. Am Ausgangsanschluß der Invertergatter 56 liegt das invertierte Steuersignal vor. Dadurch wird ein Steuersignal mit dem Pegel HOCH an die Gateelektroden jedes Transistors des zweiten Paares von Steuer-FETs 58 und 60 angelegt. Die FETs 53 und 60 werden

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dadurch leitend gesteuert. Jedes Paar der BT⁷Lj - BIT und BIT₁ - BIT_n-Datensammelleitungen ist über die zugeordneten Leitfähigkeitspfade der FETs 53 und 60 und die gemeinsame elektrische Verbindung 62 mit Masse verbunden. Dadurch ist jeder Datenknoten der verbesserten Speicherzelle gemäß Fig. 2 oder Fig. 3 über die Leitfähigkeitsstrecke seines zugeordneten koppelnden Feldeffekttransistors und die zugeordnete Datensamraelleitung mit Masse verbunden. Die Speicherzellen 50 sind während des t^-Taktintervalles in einen statischen oder Haltezustand gesteuert. Gleichzeitig v;ird Leistung an den Adressenausv/ahl-Eingangsanschluß 30 jeder Speicherzelle der Anordnung bzv. Matrix angelegt, und die logischen Pegel aller Datenknoten werden aufgefrischt.

Während eines zweiten Intervalles t~ des Taktzyklus lagt der Taktsignalgenerator Taktsignale CL mit dem Zustand HOCH und Taktsignale CL mit dem Zustand NIEDRIG an die Eingangsanschlüsse der logischen Gatter G_/4 bis Gg und G₁ bis G* an. Zu einer speziellen Speicherzelle der Matrix kann selektiv zum Zwecke des Lesens und Schreibens von binären Informationen ein Zugriff hergestellt v/erden. Der Spalten-Adressdekoder erzeugt ein vorbereitendes Spaltenauswahlsignal COL₁ bis COL mit dem Zustand HOCH, das an die Eingangsanschlüsse desjenigen UND-Gatters G^ bis Gg angelegt ist, das mit der entsprechenden Spaltenauswahlleitung 47 bis 49 verbunden ist, in der sich die zu selektierende spezielle Speicherzelle 50 befindet. Das Vorhandensein von zwei Signalen mit dem Pegel HOCH, d.h. das eine ist das COL₁ bis COL_n~Vorbereitungssignal und das andere ist das CL-Taktsignal, an den Eingangsanschlüssen des einen der UND-Gatter G^ bis Gr bewirkt, daß für die Dauer des tp-Takt-

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intervalles am Ausgangsanschluß dieses UND-Gatters ein Signal mit dem Pegel HOCH vorliegt. Dadurch wird eine zugeordnete der Spaltenausv/ahlleitungen 47 bis 49, die mit dem Ausgangsanschluß des einen e'er UND-Gatter G^ bis Gy verbunden ist, mit einem Eingangssteuersignal, das den Pegel HOCH aufv/eist, beaufschlagt. Dieses Eingangssteuersignal mit dem Pegel HOCH wird an den Eingangsanschluß eines zugeordneten Invertergatters 56 und über eine gemeinsame elektrische Verbindung 55 an die Gateelektroden jedes Transistors des ersten Paares von FETs 52 und 54 angelegt. Die FETs 52 und 54 werden dabei leitend gesteuert. Am Ausgangsanschluß des Invertergatters 56 liegt das invertierte Signal des EingangsSteuersignals mit dem Pegel HOCH vor. Ein Steuersignal mit dem Pegel NIEDRIG wird an die Gateelektroden jedes der Transistoren des zweiten Paares von FETs 58 und 60 angelegt. Die FETs 58 und 60 werden dabei nichtleitend gesteuert. Dadurch wird das selektierte Paar von BIT₁ bis BIT und BIT-] bis BIT -Datensammelleitungen von der Bezxigspotentialquelle weggeschaltet und über die entsprechenden Leitfähigkeitspfade der FETs 52 und 54 mit den Sammelleitungen 22 und 24 verbunden.

Die entsprechenden Ausgangsanschlüsse derjenigen UND-Gatter G. bis Gg, die für die Dauer des tp-Taktintervalles an ihren Eingangsanschlüssen nicht das vorbereitende Spaltenauswahlsignal COL₁ bis COL_n mit dem Pegel HOCH erhalten, verden für die Dauer dieses Taktintervalles tp auf ein Signal mit dem Pegel NIEDRIG angeklemmt. Dia Datensammelleitungspaare BIT₁ bis BIT_n und BIT₁ bis BIT von solchen Spalten von Speicherzellen 50, die nicht von dem Ausgang eines der UND-Gatter G^ bis Gg ein Eingangssteuersignal mit dem Pegel HOCH erhalten, bleiben an Massepotential angeklanmt, so wie oben beschrieben. Die Spei-

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cherzellen 50, die zwischen den Paaren von nicht selektierten Sammelleitungen angeschlossen sind, verbleiben in dem statischen oder Haltezustand.

Der Zeilen-Adressdekoder bewirkt ein vorbereitendes Zeilenauswahlsignal ROVZ₁ bis ROV/ mit dem Pegel HOCH, das an die Eingangsanschlüsse eines der ODER-Gatter G₁ bis G-, gelangt, das mit der entsprechenden Zeilenleitung 44 bis 46, die die spezielle Speicherzelle 50 aufv/eist, zu der Zugriff hergestellt v/erden soll, verbunden ist. Die Gegenwart eines Zeilenauswahlsignals ROW₁ bis ROY/ mit dem Pegel HOCH an dem Eingangsanschluß des einen der ODER-Gatter G₁ bis G₇ reicht aus, um für die Dauer des tp-Taktintervalles den Ausgangsanschluß dieses ODER-Gatters, das das Auswahl signal abgibt, auf den Pegel HOCH anzuklemmen. Dieses Auswahlsignal mit dem Pegel HOCH wird von dem Ausgangsanschluß des einen der ODER-Gatter G₁ bis G, an die eine entsprechende Leitung der Zeilenauswahlleitungen 44 bis 46, die mit diesem ODER-Gatter verbunden ist, angelegt. Die entsprechenden Signale an den Ausgangsanschlüssen derjenigen ODER-Gatter G₁ bis G-,, die nicht an ihren Eingangsanschlüssen das vorbereitete Adressauswahlsignal ROW₁ bis ROW mit dem Pegel HOCH erhalten, sind für die Dauer des tp-Taktintervalles in dem Zustand NIEDRIG, insofern als der logische Pegel des CL-Taktsignales während dieses t₂-Intervalles den Zustand NIEDRIG besitzt.

Jeder der Adressauswahl-Eingangsanschlüsse 30 der Speicherzellen 50, die mit der entsprechenden einen freien Auswahlleitung 44 bis 46 verbunden sind, wird mit einem Auswahlsignal mit dem Pegel HOCH beaufschlagt. Jedoch erhält nur ein spezieller Speicherzellenort der Matrix sowohl das vorbereitende Spalten-

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als auch Zeilenadressignal mit dem Zustand HOCH. Daher v/ird die spezielle Speicherzelle mit den Sammelleitungen 22 und 24 und dem Eingangsanschluß so verbunden, daß sie während des tp-Taktintervalles selektiv in den dynamischen Zustand gebracht v/ird. Die selektierte Zelle ist daher zugriffsbereit zum Zwecke des Lesens oder Einschreibens einer binären Information, und zwar in einer Art und V/eise, wie sie oben bereits beschrieben wurde. Der logische Pegel der Datenknoten, die die selektierte Speicherzelle enthalten, kann durch einen nicht dargestellten Differenzverstärker abgefühlt werden, der mit den Sammelleitungen 22 und 24 verbunden ist. Der logische Pegel der Datenknoten, die die angewählte Speicherzelle enthalten, kann auch auf andere V/eise eingestellt werden, indem man die BIT- und BIT-Datensammelleitungen 22 und 2h jeweils auf einen der beiden zueinander komplementären binären Zustände bringt, je nachdem wie es wünschenswert ist.

Die dargestellte und beschriebene Schaltung stellt nur eine vorzugsweise Ausführungsform der Erfindung dar; verschiedene Änderungen sind möglich, ohne daß das V/esen der Erfindung verlassen wird. Beispielsweise ist es möglich, daß die Einrichtungen Qy bis GLq nicht aus n-Kanal-Feldeffekttransistoren, sondern auch durch andere geeignete Halbleiter verwirklicht werden können. Weiterhin können die Einrichtungen Qq und Q-iq, die als Feldeffekttransistoren ausgebildet sind, nicht nur durch eine Schicht von Silicium auf einem Saphirträger hergestellt werden, sondern diese Einrichtungen Qg und Q,._Q können auch aus einem anderen geeigneten Halbleitermaterial aus einem isolierenden Träger hergestellt werden. Es ist weiterhin für den Fachmann verständlich, daß die Leitfähigkeitsart der FETs Q₇ bis Q₁₀

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und die entsprechenden logischen Pegel der Datenknoten 26, 28, 36 und 38 von dem Typ der angewendeten Einrichtung und dem logischen Pegel der Informationsnignale, die an den Datensammelleitungen 22 und 24 anstehen, abhängen.

Zusammenfassend dargestellt bezieht sich somit die Erfindung auf eine verbesserte Speicherzelle, bei der der Platzbedarf und die Herstellungskosten sehr gering sind. Eine zweischienige Datensamraelleitungsanordnung dient einem zweifachen Zweck, nämlich dem Lesen und Schreiben binärer Informationen und zur Leistungsversorgung der Speicherzelle. Diese Speicherzelle wird zum Einschreiben und Lesen binärer Informationen über die Datensammelleitungen in einen dynamisehen Zustand gebracht. Zu allen anderen Zeiten ist die Speicherzelle in, einem statischen oder Kaltezustand gebracht, wobei während dieser Zeit die Datenknoten aller Zellen mit einer Bezugspotentialquelle verbunden sind und der Speicherzelle Leistung zugeführt v/ird.

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Claims

Patentansprüche

.· Speicherzelle mit einem Flip-Flop und Datensarmnelleitungen, über die Zellendaten eingeschrieben und gelesen werden, dadurch gekennzeichnet, daß die Speicherzelle aufweist: eine Datenknotenanordnung, eine Halbleiter-Koppeleinrichtung mit Vielfachanschlüssen, von der ein Leitfähigkeitspfad selektiv zv/ischen die Datenknotenanordnung und die Sammelleitungen geschaltet ist und einen ersten,in einer Richtung leitenden Stromleiter, der über die Leitfähigke.itestrecke der Halbleiter-Koppeleinrichtung geschaltet ist.
2. Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß eier erste, in einer Richtung leitende Stromleiter eine Diode ist.
3. Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß Anschlüsse vorgesehen sind, die ein Signal zum selektiven Adressieren der Speicherzelle erhalten, und daß ein zweiter, in einer Richtung leitender Stromleiter zwischen die Anschlüsse und die Datenknoten geschaltet ist.
A. Speicherzelle nach Anspruch 3, dadurch gekennzeichnet, daß der zweite,in einer Richtung leitende Stromleiter eine Diode ist.
5. Speicherzelle nach Anspruch 1 oder einem der folgenden, dadurch gekennzeichnet, daß die Halbleiter-Koppeleinrichtung mit Vielfachanschlüssen ein Feldeffekttransistor ist, der aus einer Schicht von Silicium auf einem Saphirträger hergestellt wird.

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ORIGINAL
6. Speicherzellenanordnung, gekennzeichnet durch eine Bezugspotentialquellenanordnung, Datenknotenanordnung, Sammelleitungsanordnung, eine Anordnung zum selektiven Verbinden der Datenknotenanordnung mit der Sarnmelloitungsanordnung, erste, in einer Richtung leitende Stromleiter, die zwischen die Datenknotenanordnung und die Sammelleitungsanordnung geschaltet sind und eine Anordnung zum selektiven Verbinden der Sarcrnelleitungsanordnung an die Bezugfzpotentialquellenanordnung.
7. Speicherzellenanordnung nach Anspruch 6, gekennzeichnet durch Eingangsanschlüsse, die selektiv mit der Bezugspotentialquellonanordnung verbunden sind, und durch zweite,in einer Richtung leitende Stromleiter,- die zwischen die Eingangsanschlußanordnung und die Datenknotenanordnung geschaltet sind.
8. Speicherzellenanordnung nach Anspruch 7, dadurch gekennzeichnet, daß die ersten und zweiten in einer Richtung leitenden Stromleiter jeweils eine Diode sind.
9. Speicherzellenanordnung nach Anspruch 6 oder einem der folgenden, dadurch gekennzeichnet, daß die Anordnung, die selektiv die Datenknotenanordnung mit der Sammelleitungsanordnung verbindet, einen Feldeffekttransistor aufweist, der aus einer Schicht von Silicium auf einem Saphirträger hergestellt ist, wobei dieser Feldeffekttransistor ein Paar von entgegengesetzt gepolten, in einer Richtung leitenden Stromleitern aufweist, die über seine Leitfähigkeitsstrecke geschaltet sind, und daß über eine der entgegengesetzt gepolten, in einer Richtung leitenden Stromleiter eine Uberbrückungsanordnung vorgesehen ist.

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10. Speicherzellenanordnung nach Anspruch 6 oder einem der folgenden, dadurch gekennzeichnet, daß die Anordnung zum selektiven Verbinden der Sammelleitungsanordnung mit der Bezugspotentialnuellenanordnung mindestens eine Schalteranordnung aufweist.
11. Speicherzellenenordnung, gekennzeichnet durch eine Vielzahl von Speicherzellen, die mindestens zwei Arbeitszustände aufweisen, wobei jede Speicherzelle entsprechende Datenknoten aufweist, um ein Informationssignal zu empfangen, durch eine Bezugspotentialquellenanordnung, durch eine Saminelleitungsanordnung und durch eine Anordnung, die so ausgebildet ist, daß sie gleichzeitig jeden Speicherzellendatenknoten während eines statischen Arbeitszustandes an die Bezugspotentialquellenanordnung und während eines dynamischen Betriebszustandes die Datenknoten auserwählter Speicherzellen aus der Vielzahl der Speicherzellen mit der Sammelleitungsanordnung verbindet.
12. Speicherzellenanordnung nach Anspruch 11, dadurch gekennzeichnet, daß die Anordnung zum Verbinden der Datenknctenanordnung erste und zweite Schalteranordnungen aufweist, wobei die erste Schalteranordnung zwischen die entsprechenden Datenknotenanordnungen jeder Speicherzelle der Vielzahl von Speicherzellen und die Bezugspotentialquellen geschaltet ist, wobei diese erste Schalteranordnung selektiv während des statischen Arbeitszustandes leitend gesteuert ist, um gleichzeitig die Informationssignale jeder Datenknotenanordnung aufzufrischen und wobei die zweite Schalteranordnung selektiv zwischen die entsprechenden Datenknotenanordnungen der aus einer Vielzahl der Speicherzellen aus-

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gewählten Zelle und die Sammeileitungsanordnung geschaltet sind, wobei die zweite Schalteranordnung während eines dynamischen Arbeitszustandes leitend gesteuert ist, um das Informationssi£nal zwischen der angewählten Speicherzelle und der Datensammelleitungsanordnung zu übertragen.
13. Speicherzellenanordnung nach Anspruch 12, gekennzeichnet durch Taktsignalanschlüsse, an die ein Taktsteuersignal anlegbar ist, v/obei jede Speicherzelle einen Adressanschluß hat, der mit dem entsprechenden Datenknoten der Zelle verbunden ist, und wobei die Taktanschlüsse jeweils mit jedem Adressarischluß verbunden sind, um so während des statischen Arbeitszustandes die Vielzahl von Speicherzellen mit Leistung zu versorgen.
14. Speicherzellenanordnung nach Anspruch 13, dadurch gekennzeichnet, daß die Taktsignalanschlüsse mit der Anordnung zum Verbinden der Datenknotenanordnung verbunden sind, um dadurch synchron während des dynamischen Arbeitszustandes ihre Arbeitsweise zu steuern.

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