DE2538631A1 - Speicher als integrierte schaltung - Google Patents

Speicher als integrierte schaltung

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DE2538631A1
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transistor
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epitaxial layer
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DE19752538631
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English (en)
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Alan William Fulton
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AT&T Corp
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Western Electric Co Inc
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Description

BLUMBACH · WESER . BERGEN . KRAMER ZWIRNER -HIRSCH
PATENTANWÄLTE IN MÜNCHEN UND WIESBADEN
Postadresse München: Patentconsuli 8 München 60 Radeckestraöe 43 Telefon (089) 88 36 03/SR 36 04 Telex C5-212 313 Postadresse Wiesbaden: Pateniconsüit 62 Wiesbaden Sonnenberger Straße 43 Telefon (06121) 562943/561998 Telex G-i-136237
WESTERN ELECTRIC COMPANY INCORPORATED
NEW YORK, N.Y. 1ooo7 /U.S.A. Fulton 4
Speicher als integrierte Schaltung.
Die Erfindung bezieht sich auf einen Speicher als integrierte Schaltung.
Bei der Planung, Ausbildung und Anwendung von digitalen Speichern sind viele Charakteristiken bedeutsam. Zu diesen Merkmalen zählen Kosten, Leichtigkeit der Herstellung, Reproduzibilität, Schaltungsdichte, Leistungsverbrauch, Zuverlässigkeit und Operationsgeschwindigkeit. Diese Merkmale sind von der verwendeten physikalischen Struktur und dein Herstellungsverfahren abhängig. Ideell sollte eine physikalische Struktur in der Lage sein, mit hoher Geschwindigkeit und geringer Leistungsaufnahme zu arbeiten, eine gute Zuverlässigkeit zu zeigen, leicht zu konstruieren sein und deshalb niedrig in den Kosten zu liegen.
Ein Speicher weist eine Vielzahl von Vierbit-Worten, auf, und die äusseren Verbindungen zu dem Speicher zusätzlich zu der Leistungszufuhr weisen eine Wortleitung für jedes Wort des Speichers und eine Bitleitung oder ein Paar von Bitleitungen (Bit und Bit)
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für jedes Bit der Worte des Speichers auf. Eine Speicherzelle, welche die Struktur für ein Datenbit des integrierten Speichers darstellt, weist zwei direkt miteinander verbundene identische Hälften auf, die Jeweils in integrierter Bauweise ohne oberflächige Meta erbindungen hergestellt werden. Der Speicher wird von einem Halbleiterkörper aus hergestellt, der eine epitaxiale Schicht des einen Leitfähigkeitstyps aufweist, die auf eine Halbleiterunterlage des entgegengesetzten Typs aufgebracht ist, in welche isolierte Streifen des ersten Leitfähigkeitstyps zuvor zur Bildung der Wortleitungen eindiffundiert worden sind. Jede Zellenhälfte weist einen sich in der Tiefe erstreckenden Transistor ("Vertikaltransistor") auf, z.B. vom npn-Typ mit dem Kollektor an der äusseren Oberfläche der Epitaxialschicht, und einen sich seitwärts erstreckenden Stromquellentransistor ("Horizontaltransistor") auf, z.B. vom pnp-Typ. Der Kollektorbereich jedes vertikalen Transistors hat zwei metallisierte Kontakte, wobei der eine Kontakt eine Schottkydiode zur Verbindung mit einer Bitleitung und der andere eine Ohm'sche Verbindung zur Kreuzkopplung der beiden Hälften darstellt. Die Stromaufnahme wird über eine Leitung verteilt, die in der epitxialen Schicht eindiffundiert ist und die Emitter der horizontalen Stromquellentransistoren umfasst, wobei der Strom über die Wortleitungen zurückgeführt wird. Die Stromquellentransistoren sind mit den jeweiligen Wortleitungen verbunden und
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werden über diese gesteuert. Demnach dient das Pulsen einer Wortleitung zum Zugriff des zugeordneten Wortes zur Verschiebung der Spannung in den Bitleitungen in Übereinstimmung mit den Zuständen der Zellen des Wortes und führt auch zur Zunahme des von den Stromquellentransistoren zugeführten Stromes.
Eine gemäss Erfindung ausgebildete Speicherzelle verwendet vorteilhafter Weise eine kleine Fläche auf dem Halbleiterkörper, ist leicht reproduzierbar, erfordert nur einen geringen Leistungsverbrauch und zeigt eine hohe Betriebsgeschwindigkeit.
Gemäss einem Aspekt der Erfindung weis-en die beiden identischen Hälften einer Zelle ferner einen Vertikaltransistor auf, welcher in einer epitaxialen Schicht des einen Leitfähigkeitstyps gebildet ist, wobei ein erster Bereich des entgegengesetzten Leitfähigkeitstyps, der von der äusseren Oberfläche der epitaxialen Schicht bis zu der Unterlage hindurch reicht, einen Bereich der epitaxialen Schicht umgibt, in welcher eine Basisregion des entgegengesetzten Leitfähigkeitstyps angeordnet ist, wobei Ionenimplantation zwischen,aber getrennt von den Oberflächen der epitaxialen Schicht angewendet wird. Der sich seitlich erstreckende "horizontale" Stromquellentransistor wird von einem Teilstück der erwähnten hindurchreichenden umgebenden
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Region von entgegengesetztem Leitfähigkeitstyp, einer weiteren, hindurchreichenden Region des entgegengesetzten Leitfähigkeitstyps, die von der ersten hindurchreichenden Region getrennt angeordnet ist, aber in aktiver Beziehung zu dieser steht, und einem Teilstück der epitaxialen Schicht hergestellt, welche die beiden durchreichenden Regionen trennt.
Die so hergestellten Speichertransistoren zeigen günstige elektrische Eigenschaften, und zwar wegen des wünschenswerten Verunreinigungsprofils der eingepflanzten Basisregion. Die Implantation der Basisregion erzeugt ein im wesentlichen symmetrisches Verunreinigungsprofil relativ zu den verborgenen und äusseren Flächen der epitaxialen Schicht. Demnach können die vertikalen Speichertransistoren mit den Kollektoren an der äusseren Oberfläche der epitaxialen Schicht ohne Nachteil des elektrischen Verhaltens betrieben werden.
Die Erfindung wird anhand von Ausführungsbeispielen beschrieben. Dabei zeigt:
Fig. 1 eine Schaltung einer Speicherzelle,
Fig. 2 eine mögliche Anordnung einer Mehrzahl von Speicherzellen nach Fig.1,
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Fig. 3 einen Querschnitt durch einen Teil einer körperlichen Ausführungsform der Schaltung nach Fig.1,
Fig. 4 eine Schaltung zur Darstellung der Verbindung von entsprechenden Bits von zwei angrenzenden Worten "bzw. Wortleitungen,
Fig. 5 ein Impulsdiagramm zum Auslesen von Information aus einer Speicherzelle und
Fig. 6 ein Impulsdiagramm zum Einschreiben von Information in eine Specherzelle.
Eine Speicherzelle, wie sie in Fig.1 dargestellt ist, wird in digitalen Speichern verwendet, welcher η-Worte aus m-Bits pro Wort enthält. Es sind demnach n-Wortleitungen 1o1 und zweimal m-Bitleitungen 1o3 vorgesehen. Die Wortleitung 1o1 nach Fig.1 wird von einer nichtgezeigten Zugriffsschaltung erregt,und die Wortleitung ist allen m-Bits des Worts gemeinsam. Je zwei zusammengehörige Bitleitungen (Bit und Bit) sind mit ebenfalls nichtgezeigten Lese- und Schreibschaltungen verbunden* Die Bitleitungen dienen für entsprechende Bits jedes Wortes des Speichers. Wenn, wie bereits erwähnt,, jedes Speicherwort m-Bits enthält, sind m-Paare von Bitleitungen vorgesehen. Die Signalquellen zur Erregung der Wortleitungen und der Bitleitungen und zum Empfang von Signalen von den Bitiei-
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tungen werden hier nicht beschrieben, da diese Schaltungen für das Verständnis der Erfindung nicht wesentlich sind. Zur Ausführung der Erfindung ist es ausreichend, die Eigenschaften der Signale zu verstehen, welche auf den Wortleitungen und den Bitleitungen vorkommen. Diese Eigens chaften werden bei der Erörterung der Wirkungsweise der Schaltung nach Fig.1 beschrieben.
In Fig.1 sind Transistoren T1 und T2 als direkt kreuzgekoppeltes Flip-Flop dargestellt, wobei jeweils noch Stromquellen-Transistoren T3 und T4 vorgesehen sind. Die eine Hälfte dieses Flip-Flop weist einen Speichertransistor, d.h. T1 und einen Stromquellentransistor, d.h. T3 sowie eine Ausgangsdiode, d.h. SD1 auf, während die andere Hälfte der Zelle nach Fig.1 den Speichertransistor T2, den Stromquellentransistor T4 und die Ausgangsdiode SD2 beinhaltet. Die Elemente einer Zellenhälfte v/erden in einer Weise gebildet, dass die Elemente ohne eine äussere Oberflächenmetallisation miteinander verbunden werden. Im einzelnen werden die beiden Hälften über Kreuzkopplungsleitungen 1o4 und 1o5 miteinander verbunden^ während die Bitleitungen 1o2 und 1o3 und die Wortleitung 1o1 Jeweils direkt mit den Schaltungselementen der Zelle verbunden sind. Die äusseren.Verbindungen werden im Zusammenhang mit der Erörterung der Fig.2 beschrieben. Die Speichertransistoren T1 und T2 sind in Fig.1, 2 und 3
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als mit Schottkydioden geklemmte Transistoren dargestellt. Diesist jedoch ein wahlweiser Aspekt der Schaltung nach Fig.1, und die Speichertransistoren T1 und T2 können mit oder ohne Klammerdioden hergestellt werden.
Die Zelle nach Fig.1 erfordert die Anlage von positivem Potential (V„) an der Anschlussleitung 1o6. Die Leistung wird den Transistoren T1 und T2 der Speicherzelle über die Stromquellentransistoren T3 und T4 zugeführt. Wie aus Fig.1 ersichtlich, sind die Basen 1o7,1o8 der Stromquellentransistoren T3 und T4 so geschaltet, dass sie von dem Potential der Wortleitung 1o1 gesteuert werden können. Diese Transistoren werden allezeit in dem leitenden Zustand gehalten, die Leitung der Transistoren T3 und T4 liegt aber auf einem niedrigen Wert, um den Leistungsverbrauch in der Zelle möglichst klein zu halten, ausser zu den Zeiten, wenn Zugriff zu einem Wort zu Zwecken des Lesens oder Schreibens genommen wird. Dieser niedrige Stromwert ist entsprechend gewählt, um eine stabile Operation der notwendigen Zellen durchzuführen. Typischerweise wird die Wortleitung 1o1 derart gepulst, dass der Stromfluss durch die Transistoren T3 und T4 auf einen Wert ansteigt, welcher zum Lesen und Schreiben passt und die Spannung auf den Kollektoren 1o9 und 11 ο der Transistoren T1 und T2 entsprechend anhebt. Wenn die Speicherzelle zu Zwecken des Lesens des Inhalts der Zelle angesteuert wird, stellt eine mit den Bitleitungen 1o2 und 1o3 verbundene Schaltung das
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Differenzpotential zwischen diesen Leitungen fest und bestimmt den Zustand der angesteuerten Speicherzelle« Das Potential der Bitleitungen 1o2 und 1o3 gibt jeweils das Potential der Kollektoren 1o9 und 11 ο der Transitoren T1 bzw. T2 wieder. Einer der beiden Transistoren T1 oder T2 ist in leitendem Zustand und der zugehörige Kollektor auf einer Spannung in der Nähe des Potentials der Wortleitung 1o1,und der andere Transistor des Paares ist im nichtleitenden Zustand und der zugehörige Kollektor auf einem Potential, welches wesentlich oberhalb des Potentials der Wortleitung 1o1 ist. Die Schottkydioden SD1 und SD2 dienen zum Entkoppeln der Speicherzellen von ihren jeweiligen Bitleitungen, deshalb sind nur die Speicherzellen, bei denen die Wortleitung gepulst ist, in der Lage, ihren Zustand an die zugehörigen Bitleitungen, hier 1o2,1o3, weiterzugeben. Zum Zwecke des Einschreitens neuer Information in eine Speicherzelle, wie sie in Fig.1 dargestellt ist, wird koinzident mit dem Pulsen der Wortleitung 1o1 eine der beiden Bitleitungen jedes Paares gepulst, um die Speicherzelle in den gewünschten Zustand zu bringen. Diese beschriebene Weise der Betätigung stimmt mit der Operation von bekannten Speichern überein, die für Lesen und Schreiben von Information einer Speicherzelle vorgesehen sind.
In Fig.4 ist die Verbindung einer Zelle von jeweils zwei Wortleitimgen mit den Bitleitungen dargestellt, welche diesen Zellen gemeinsam sind. Die Wörter der Fig.4 sind willkürlich mit W1 und W2 bezeichnet, und das eine hiervon dargestellte Bit, als Bit1 bezeichnet, entspricht dem Zustand von B1 bzw. B2. Wie zuvor erläutert, wird zu Zwecken des Lesens und Schreibens Zugang zu einem Wort dadurch geschaffen, dass die entsprechende Wortleitung, hier B1, gepulst wird. Bei der oben beschriebenen Betriebsweise wird das Differenzpotential der Leitungen B1 und B2 festgestellt und dadurch der Zustand der entsprechenden Zelle des angesteuerten Wortes bestimmt. Die Geschwindigkeit der Leseoperation des Speichers kann vergrössert werden, wenn das Pulsen auf der Wortleitung von einem etwas erhöhten gepulsten Strom auf beiden Bitleitungen begleitet wird. Eine typische Sequenz von Ereignissen beim Lesen einer Speicherzelle ist in Fig.5 dargestellt, welche lediglich Zeitbeziehungen zueinander darstellen soll. Demnach sind die Amplituden der in Fig.5 oder auch Fig.6 dargestellten Signale nicht maßstäblich gezeichnet. Gemäss Fig.5 wird die Wortleitung in negativer Richtung durch einen Impuls mit der Dauer D1 gepulst. Die Zeitspanne D2 wird so gewählt, dass die Stromquellentransistoren T3 und T4 der angesteuerten Zelle den Zustand hohen Stromes erreicht haben, bevor die Bitleitungen gepulst werden. Gemäss zweiter Zeile in Fig.5 wird der Strom der Leitungen B1 und B2 während der Zeitspanne D3
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angehoben* wobei die Zeit D3 innerhalb der Zeit D1, jedoch nach der Zeit D2 liegt. Die Signale der Leitungen B1 und B2 werden von dem geschalteten Differenzverstärker 4o2 (Fig.4) ausgewertet, der durch ein "Fenstersignal" über den Leiter 4o2 eingeschaltet wird. Das Fenstersignal ist in der dritten Zeile der Fig.5 dargestellt und besitzt die Zeitdauer D4, welche kürzer als die Zeitdauer D3 ist und im wesentlichen zentriert zur Zeitdauer D3 liegt. Das Ausgangssignal des geschalteten Differenzverstärkers 4o2 auf dem Ausgangsleiter 4o4 kommt gemäss der Zeitbeziehung in Zeile 4 nach Fig.5 zustande.
Wie bereits erläutert, ist der Leistungsverbrauch einer Speicheranordnung gemäss der dargestellten Ausführungsform der Erfindung relativ niedrig, weil die Stromquellentransistor&n T3 und Th durch das angelegte Potential der Wortleitußgen entsprechend gesteuert werden. Wie sich aus Fig.5 ergibt, schliesst diese Betriebsart den leichten Nachteil ©in» dass die Zeit D2 den Speichertransistoren T1 und T2 zugebilligt werden muss, einen Zustand genügend hoher StroKführung zu erreichen, damit sie nicht unbeabsichtigt vom dem Stromsignal auf den Leitungen B1 und B2 beeinträchtigt werden. Es wird darauf hingewiesen, dass unter Inka^ifüsabjae einer etwas erhöhten.Leistung es möglich ist, die fapfoatsistorea T3 und T4 im höheren Leitungszustand ständig zu, tttreiben, wodurch sich die Dauer D2 verkürzt.
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Die Zeitbeziehung von Signalen zum Einschreiben neuer Information in einer Speicherzelle ist in Fig.6 dargestellt. Das In Zeile 1 Fig.6 dargestellte negativ gehende Signal besitzt eine Zeitdauer D1 entsprechend dem Signal in Zeile 1 der Fig.5 und wird zum Ansteuern eines Wortes des Speichers verwendet. Das in Zeile 2 der Fig.6 dargestellte Signal wird selektiv an die Leitung B1 oder B2 angelegt, um Information in die entsprechende Zelle des angesteuerten Wortes zu schreiben. Es wird darauf hingewiesen, dass der Schreibstrom, wie er an eine der Bitleitungen angelegt wird, grosser ist als der diesen Leitungen zugeführte Strom beim Lesen. Ein an die Leitung B1 angelegter positiver Impuls bringt den Speichertransistor T2 der entsprechenden Zelle in den Leitzustand, was wiederum den Speichertransistor T1 nichtleitend schaltet. In ähnlicher Weise bringt ein positives Signal an die Leitung B2 den Speichertransistor T1 dazu, zu leiten und nimmt den Speichertransistor T2 aus dem Leitzustand. Wie aus Fig.6 hervorgeht, braucht das Schreibsignal nicht für die Zeitdauer D2 verzögert zu werden, vielmehr kann die Anlage während der gesamten Zeitspanne von D1 des Zugriffpulses erfolgen.
Die alphanumerische Erläuterung bei den Elementen nach Fig.1 wird in Fig.2 und 3 übernommen, um das Verständnis der Konstruktion der Mehrzahl von Schaltungen gemäss Fig.1 zu erleichtern. Fig.2 stellt eine Ansicht von oben eines
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Teils einer Speicheranordnung dar, welche die Konstruktion von zwei Zellen von jeweils zwei Worten darstellt, und die Einsicht in die Struktur gemäss Querschnitten nach Fig.3 kann beim Verständnis der Fig.2 hilfreich sein. Der Halbleiterkörper (Fig.3) weist eine Unterlage 3o1 und eine darüberliegende epitaxiale Schicht 3o2 auf. In der dargestellten Ausführungsform nach Fig. 1,2 und 3 ist die Halbleiterunterlage vom p-Leitfähigkeitstyp,die epitaxiale Schicht ist vom n-Leitfähigkeitstyp,und es sind eine Mehrzahl von Streifen von N+ Leitfähigkeitsbereichen in die Unterlage eindiffundiert worden, bevor die epitaxiale Schicht 3o2 gebildet worden ist. Eine Wortleitung 2o1 (Fig.2) wird von dem Bereich bestimmt, der innerhalb der gestrichelten Linien mit der Markierung N+ im Bereich der oberen beiden Zellen nach Fig.2 liegt. Wie aus Fig.2 und hervorgeht, sind zwei P+ Bereiche 2o4 und 2o5 vorgesehen, die sich von der äusseren Oberfläche der epitaxialen Schicht bis zu der Unterlage fortsetzen. Diese P+ Bereiche sind ausserhalb des Teils der epitaxialen Schicht gebildet, welche über den Wortleitungen 2o1 liegt, und sind beispielsweise bei 2o3 dargestellt und dienen als Isolierung zwischen angrenzenden Wortleitern in der epitaxialen Schicht.
Wie zuvor erwähnt, der Querschnitt nach Fig.3 geht durch die Struktur der Transistoren T2 und T4, wie durch Schnittlinien in Fig.2 angedeutet. Bei Fig.3 wird also von der Seite in die Struktur der Transistoren T2 und T4 geschaut,
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wobei der Transistor T2 links liegt. Die Transistoren T1 und T2 stellen die Speichertransistoren dar und sind demnach im Sinne eines Flip-Flop kreuzgekoppelt, während die Transistoren T3 und T4 Stromquellentransistoren zur Versorgung der Jeweiligen Speichertransistoren darstellen. Wie angedeutet, sind die Speichertransistoren T1 und T2 in die Tiefe reichend aufgebaut .("Vertikaltransistoren"), während die Transistoren T3 und T4 sich nach der Seite erstrecken ("Horizontaltransistoren)·
In Fig.3 sind zwei Bereiche 31ο und 311 durch gestrichelte Bereiche abgegrenzt. Diese Bereiche stellen eine hindurchreichende N+ Diffusionsregion oder alternativ Bereiche von Siliciumdioxid dar. Die gestrichelten Linien sollen den wahlweisen Charakter dieser Bereiche 31ο und 311 kennzeichnen, wenn entsprechender Raum zur Trennung von Elementen angrenzender Zellen vorhanden ist, um unerwünschte seitliche Transistortätigkeit zu verhindern. Die hindurchreichende P+ Region 2o6 (Draufsicht in Fig.2 und Querschnitt in Fig.3) umgibt ein Teilstück der epitaxialen Schicht, in welcher ein vertikaler Speichertransistor, z.B. der Transistor T2, gebildet wird. Die Basis des Transistors T2 weist eine Zone vom p-Leifähigkeitstyp auf, welche durch Ionenimplantation gebildet wird. Diese Basis ist mit der Oberfläche der epitaxialen Schicht über die hindurchreichende P+ Region 2o6.verbunden. Der Kollektor des Transistors T2 weist eine Region der
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epitaxialen Schicht auf, welche oberhalb der eingepflanzten Basisregion liegt, und in der dargestellten Ausfiihrungsform nach Fig.3 sind drei metallisierte Verbindungen zu dieser Kollektorregion vorgesehen. Die erste metallisierte Verbindung 312 besteht aus einem Material, welches zur Schaffung einer Schottkydiodenverbindung zwischen dem Kollektor und der Basis des Transistors T2 ausgewählt ist. Dies bedeutet, dass der metallisierte Bereich 312 eine Schottkydiodenverbindung zu dem Kollektor und eine Ohm'sche Verbindung zu der hindurchreichenden P+ Region 2o6 bildet. Diese Schottkydiode sorgt für die wahlweise vorgesehene geklammerte Diodenkonfiguration des Speichertransistors T2. Die Zweite metallisierte Verbindung 313 zum Kollektor des Transistors T2 weist die Schottkydiode SD2 auf, welche eine Kopplung zwischen dem Kollektor des Transistors T2 und der entsprechenden Bitleitung 1o3 schafft. Wie aus Fig. hervorgeht, ist ein kleiner N+ Bereich 314 vorgesehen, an welchem die Ohm'sche Metallverbindung 315 .befestigt ist. Diese Ohm'sche Verbindung stellt die Kreuzkopplung des Kollektors des Transistors T2 mit der Basis des Transistors T1 dar.
Der horizontale Stromquellentransistor T4 nach Fig.1 wird aus folgenden Elementen gebildet: Der Kollektor und Emitter weisen aktive Teile der Regionen 2o6 bzw. 2o7 auf, und die Basis weist ein aktives Teilstück der Zone der epitaxialen Schicht 316 in Fig.3 auf. Die Stromversorgung
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(V„_) erfolgt an den Emitter 2o7 über die metallisierte
Verbindung 317. Da die Region 2o6 den Kollektor des Transistors T4 bildet und eine Verbindung zu der Basis des Speichertransistors T2 herstellt, besteht keine Notwendigkeit der Oberflächenmetallisation zur Stromversorgung des Speichertransistors T2. Die N+ Region 2o8 an der Oberfläche oberhalb der Basisregion 316 dient zur Verbesserung des Verhaltens des horizontalen Stromquellentransistors, in dem die Rekombination von Minoritätsträgern an der äusseren Oberfläche verhindert und so die Verstärkung des horizontalen Stronquellentransistors verbessert wird.
Die vorstehende Beschreibung erörtert die Struktur der Transistoren T2 und T4 und der Schottkydiode SD2, welche die eine der beiden identischen Hälften einer Speicherzelle nach Fig.1 darstellen. Die andere Hälfte der Speicherzelle nach Fig.1 weist den Transistor T1, den Transistor T3 und die Schottkydiode SD1 auf und wird in ähnlicher Weise oberhalb der Wortleitung 2o3 hergestellt. Wie jedoch aus der Draufsicht in Fig.2 hervorgeht, sind die physikalischen Lagen der Verbindungen der Schottkydiode und die Ohm1sehen Verbindungen zu den Kollektorregionen in den beiden Hälften miteinander vertauscht, um eine einfache Verbindungsmöglichkeit der beiden Hälften durch Oberflächenmetallisation zu schaffen.
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Claims (3)

  1. BLUMBACH . WESER . BERGEN · KRAMER ZWIRNER . HIRSCH
    PATENTANWÄLTE IN MÜNCHEN UND WIESBADEN
    Postadresse München: Patenlconsult 8 München 60 Radeckestraße 43 Telefon (089) 883603/883604 Telex 05-212313 Postadresse Wiesbaden: Patentconsult 62 Wiesbaden Sonnenberger Straße 43 Telefon (06121) 562943/561998 Telex 04-186237
    - 16 -
    Patentansprüche
    Mj/Speicher als integrierte Schaltung, dadurch gekennzeichnet, dass der Speicher (Fig.2, 3) in einem Halbleiterkörper hergestellt ist und folgende Teile aufweist:
    Eine Halbleiterunterlage (3oi),' in der eine Mehrzahl von im wesentlichen parallelen aber voneinander enfernt angeordneten Wortleitungen (2o1) des einen Leitfähigkeitstyps eindiffundiert sind und eine epitaxiale Schicht (3o2) des einen Leitfähigkeitstyps auf der Unterlage angebracht ist, wobei der Speicher folgende Teile enthält:
    Eine Mehrzahl von Bitleitungen (2o2), wobei deren Anzahl der Anzahl der Bits in jedem Speicherwort entspricht und eine Mehrzahl von Zellen für jede der Wortleitungen, wobei die Anzahl der Zellen (Pig.1) der Anzahl der Bits in jedem Speicherwort entspricht, jede der Zellen zwei miteinander verbundene identische Hälften aufweist und jede Hälfte in dem Halbleiterkörper ohne oberflächige Metallverbindungen hergestellt ist.
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  2. 2) Speicher als integrierte Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass jede Hälfte einer Speicherzelle (Pig.1) folgende Teile aufweist:
    Einen npn-Speichertransistor (T1), einen pnp-Stromquellentransistor (T3), dessen Kollektor in einem mit dem Kollektor des Speichertransistors hergestellt ist,
    eine Bitleitung (Io2),
    eine Schottkydiode (SD1), welche auf dem Kollektor des Speichertransistors hergestellt ist und den Kollektror und die Bitleitung miteinander verbindet, eine Wortleitung (1o1), welche direkt mit dem Emitter des Speichertransistors und mit der Basis des Stromquellentransistors verbunden ist,
    eine Stromzuführungsleitung, welche integral mit dem Emitter des Stromquellentransistors hergestellt ist, Stromzuführungs- oder Klemmeneinrichtungen (Io6) zur Anlage einer Potentialquelle an die Stromzuführungsleitung und
    oberflächige Metallverbindungseinrichtungen (Io4,1o5) zur Kreuzverbindung der Basen und Kollektoren der Speichertransistoren der beiden Hälften zur Bildung eines Flip-Flop.
  3. 3) Speicher als integrierte Schaltung gemäss Anspruch 1, dadurch gekennzeichnet, dass jede Hälfte einer Speicherzelle (Fig.1) folgende
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    Teile aufweist:
    Einen vertikalen Speichertransistor (T2), der in einer ersten Region der epitaxialen Schicht (3o2) gebildet ist, die durch eine Region (2o6) des entgegengesetzten Leitfähigkeitstyps bestimmt wird und durch die epitaxiale Schicht von der äusseren Oberfläche bis zu der Unterlage (3o1) hindurchreicht und die erste Region umgibt, wobei jeder Speichertransistor eine Kollektorregion des ersten Leitfähigkeitstyps an der äusser-en Oberfläche der epitaxialen Schicht, eine Emitterregion des ersten Leitfähigkeitstyps neben der verborgenen Oberfläche der epitaxialen Schicht und eine Basisregion des entgegengesetzten Leitfähigkeitstyps aufweist, welche durch Ionenimplantation in der ersten Region aber in Entfernung von der äusseren und der verborgenen Oberfläche der epitaxialen Schicht gebildet ist,
    einen horizontalen Stromquellentransistor (T4), der in der epitaxialen Schicht gebildet ist und folgende Teile aufweist:
    Eine Kollektrorregion, die aus einem Teil der hindurchreichenden Region des entgegengesetzten Leitfähigkeitstyps gebildet ist, einen Emitter, der aus einer weiteren hindurchreichenden Region des entgegengesetzten Leifähigkeitstyps gebildet ist und in einer Entfernung aber in wirkungsmässiger Beziehung zu der ersten hindurchreichenden Region angeordnet ist, und eine Basis, welche einen aktiven
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    Teil der epitaxialen Schicht zwischen den hindurchreichenden Regionen des entgegengesetzten Leitfähigkeitstyps aufweist, eine Einrichtung zur Anlage von Potential an die zweite hindurchreichende Region des entgegengesetzten Leitfähigkeitstyps, eine Schottkydiode, die am Kollektor des Speichertransistors zur Verbindung einer entsprechenden Bitleitung mit der Hälfte geformt ist, eine Ohm'sche Verbindung zu dem Kollektor des Speichertransistors und eine Leitereinrichtung zur Verbindung der Ohm1sehen Verbindung der einen Zellenhälfte mit der Basis eines Speichertransistors der anderen Hälfte.
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