JPS597246B2 - ハンドウタイロンリカイロ - Google Patents
ハンドウタイロンリカイロInfo
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- JPS597246B2 JPS597246B2 JP50142180A JP14218075A JPS597246B2 JP S597246 B2 JPS597246 B2 JP S597246B2 JP 50142180 A JP50142180 A JP 50142180A JP 14218075 A JP14218075 A JP 14218075A JP S597246 B2 JPS597246 B2 JP S597246B2
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- JP
- Japan
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- input terminal
- transistor
- base
- diode
- layer
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/091—Integrated injection logic or merged transistor logic
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
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- Bipolar Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明はＩＩＬ（ＩｎｔｅｇｒａｔａｄＩｎｊｅｃｔｉ
ｏｎＬｏｇｉｃ）を利用した半導体論理回路に関するも
のである。
ｏｎＬｏｇｉｃ）を利用した半導体論理回路に関するも
のである。
第１図ａに従来のＩＩＬの構造を示す、まず図示してな
いｐ型基板上にアンチモン等によりＮ＋層（ρｓ■１０
〜１６Ω０巾ハ１を形成し、これに１０１６ａｔｏｍｓ
／Ｃｄ程度のＮ−エピタキシャル層１２を成長させる。
いｐ型基板上にアンチモン等によりＮ＋層（ρｓ■１０
〜１６Ω０巾ハ１を形成し、これに１０１６ａｔｏｍｓ
／Ｃｄ程度のＮ−エピタキシャル層１２を成長させる。
次に１０１９ａｔｏｍｓ／−ボロン等をＰ層１３、１４
として選択拡散し、更にこのＰ層１３内に１０２０ａを
ｏｍｓＡ■ｗｔ程度のリン等をＮ層１５、１６として選
択拡散する。更にＰ層１３、１４のコンタクト抵抗を低
下するよう１０２１ａをｏｍｓ／一程度のボロン等をＰ
層内に例えばｐ＋層ＩＴとして形成することもある。こ
のようにすると１１層がスイッチング用ＮＰＮトランジ
スタＱ１のエミッタのとり出し層となり、１２層がＱ１
のエミッタとなりラテラルＰＮＰトランジスタＱ２のベ
ースとなる。１３層はＱ１のベースとなると共にＱ２の
コレクタともなる。
として選択拡散し、更にこのＰ層１３内に１０２０ａを
ｏｍｓＡ■ｗｔ程度のリン等をＮ層１５、１６として選
択拡散する。更にＰ層１３、１４のコンタクト抵抗を低
下するよう１０２１ａをｏｍｓ／一程度のボロン等をＰ
層内に例えばｐ＋層ＩＴとして形成することもある。こ
のようにすると１１層がスイッチング用ＮＰＮトランジ
スタＱ１のエミッタのとり出し層となり、１２層がＱ１
のエミッタとなりラテラルＰＮＰトランジスタＱ２のベ
ースとなる。１３層はＱ１のベースとなると共にＱ２の
コレクタともなる。
１４層はＱ２のエミッタで電流注入口となる。
また１５層及び１６層はＱ１のコレクタでマルチ出力と
なる。また１７層は１３層とＡ′電極１８とのコンタク
ト抵抗を下げる目的で入れたものである。第１図ｂに第
１図ａの等価回路を示す、なお第１図ｂにおいて第１図
ａと同一部分は同一符号で示す。
なる。また１７層は１３層とＡ′電極１８とのコンタク
ト抵抗を下げる目的で入れたものである。第１図ｂに第
１図ａの等価回路を示す、なお第１図ｂにおいて第１図
ａと同一部分は同一符号で示す。
第１図ｂの等画回路ではＱ１のベースがＩＮ端に接続さ
れ、Ｑ２のエミツタがＣ電源に接続されＱ１のエミツタ
及びＱ２のベースは接地されて、全体としてＱ１のコレ
クタ出力ＣｌＣ２を出力端とする入力ＮＯＲゲートとな
つている。第１図に示されたＩＩＬの応用回路として第
２図ａに示されたラツチ回路が容易に得られる。第２図
ｂは第２図ａのプロツクダイヤグラムである。しかしこ
のラツチ回路はＮＰＮトランジスタのベース領域を素子
１ケとすると、６素子を要し、集積回路として占有面積
を大きく要し、ＬＳなど高集積化、特に１つの半導体薄
片上により多くの素子、より多くの機能を持つ回路を構
成する場合、６素子構成のラツチ回路は利屯がない。本
発明の目的は上述の欠点をなくし、きわめて簡単な集積
回路構造で低消費電力となるラツチ回路用半導体論理回
路を得ることである。
れ、Ｑ２のエミツタがＣ電源に接続されＱ１のエミツタ
及びＱ２のベースは接地されて、全体としてＱ１のコレ
クタ出力ＣｌＣ２を出力端とする入力ＮＯＲゲートとな
つている。第１図に示されたＩＩＬの応用回路として第
２図ａに示されたラツチ回路が容易に得られる。第２図
ｂは第２図ａのプロツクダイヤグラムである。しかしこ
のラツチ回路はＮＰＮトランジスタのベース領域を素子
１ケとすると、６素子を要し、集積回路として占有面積
を大きく要し、ＬＳなど高集積化、特に１つの半導体薄
片上により多くの素子、より多くの機能を持つ回路を構
成する場合、６素子構成のラツチ回路は利屯がない。本
発明の目的は上述の欠点をなくし、きわめて簡単な集積
回路構造で低消費電力となるラツチ回路用半導体論理回
路を得ることである。
以下本発明の一実施例を第３図を参照して説明する。
第３図ａは集積回路断面図である。第３図ａにおいて、
図示していないＰ基板上にＮ＋埋め込み層３０をアンチ
モン等でρｓ−１０〜１６Ωσになるように形成し、層
３０に１０１６ａｔ０ｍＶｄ程度のエピタキシヤル層３
１を成長させる。層３１に１０１８ａｔ０ｍｓ／０１１
程度のリン等を層３１に達するようにＮ−Ｗｅｌｌ層３
５として形成する。従つて層３１の残りの部分が層３２
，３３，３４となる。さらにＮ−Ｗｅｌｌ層３５内と、
層３３，３４内に１０２Ｎａｔ０ｍｓ眉程度のポロン等
をｐ＋層３６，３７，３８として形成、さらに層３２，
３３，３４内に１０２０ａｔ０ｍｓＸｄ和度のリン等を
Ｎ＋層３９，４０，４１，４２，４３として形成する。
更にＡｌなどの導電体５０で総合結線する。（模式図の
ため空間配線しているが実際はＳｉＯ２５ｌ上で配線す
る。）第３図ｂは第３図ａの断面図の等価回路図であり
、ラツチ回路を構成している。
図示していないＰ基板上にＮ＋埋め込み層３０をアンチ
モン等でρｓ−１０〜１６Ωσになるように形成し、層
３０に１０１６ａｔ０ｍＶｄ程度のエピタキシヤル層３
１を成長させる。層３１に１０１８ａｔ０ｍｓ／０１１
程度のリン等を層３１に達するようにＮ−Ｗｅｌｌ層３
５として形成する。従つて層３１の残りの部分が層３２
，３３，３４となる。さらにＮ−Ｗｅｌｌ層３５内と、
層３３，３４内に１０２Ｎａｔ０ｍｓ眉程度のポロン等
をｐ＋層３６，３７，３８として形成、さらに層３２，
３３，３４内に１０２０ａｔ０ｍｓＸｄ和度のリン等を
Ｎ＋層３９，４０，４１，４２，４３として形成する。
更にＡｌなどの導電体５０で総合結線する。（模式図の
ため空間配線しているが実際はＳｉＯ２５ｌ上で配線す
る。）第３図ｂは第３図ａの断面図の等価回路図であり
、ラツチ回路を構成している。
（ただし、出力０３は第３図ａでは略しているが、マル
チコレクタとなるため、エピタキシヤル層内にＮ＋層を
追加することにより任意に出力０３を形成できる。第３
図ｂにおいて、入力端１ＮはシヨツトキーダイオードＤ
１のカソードに接続され、Ｄ，のアノードにはＮＰＮト
ランジスタＱ１のベースが接続されこのＱ１のエミツタ
は接地され、コレクタの一つは出力端０２に接続され、
Ｑ１の他の一つのコレクタは出力端０ｕｔに接続される
。また入力端ＳｔはシヨツトキーダイオードＤ２のカソ
ードに接続されＤ２のアノードはＱ１のベースに接続さ
れる。入力端ＳｔはシヨツトキーダイオードＤ３のカソ
ードに接続され、Ｄ３のアノードはＮＰＮトランジスタ
Ｑ２のベースに接続される。Ｑ２のエミツタは接地され
、Ｑ２のコレクタの１つは出力端０３に接続され、Ｑ２
の他の一つのコレクタは出力端彎ｉに接続される。ＮＰ
ＮトランジスタＱ３のエミツタは接地され、Ｑ３のベー
スは出力端♂實 に接続され、Ｑ３の一つのコレクタは
Ｑ２のベースに接続され、Ｑ３の他の一つのコレクタは
出力端０ｕｔに接続される。次にこのラツチ回路の動作
を以下のように説明する。
チコレクタとなるため、エピタキシヤル層内にＮ＋層を
追加することにより任意に出力０３を形成できる。第３
図ｂにおいて、入力端１ＮはシヨツトキーダイオードＤ
１のカソードに接続され、Ｄ，のアノードにはＮＰＮト
ランジスタＱ１のベースが接続されこのＱ１のエミツタ
は接地され、コレクタの一つは出力端０２に接続され、
Ｑ１の他の一つのコレクタは出力端０ｕｔに接続される
。また入力端ＳｔはシヨツトキーダイオードＤ２のカソ
ードに接続されＤ２のアノードはＱ１のベースに接続さ
れる。入力端ＳｔはシヨツトキーダイオードＤ３のカソ
ードに接続され、Ｄ３のアノードはＮＰＮトランジスタ
Ｑ２のベースに接続される。Ｑ２のエミツタは接地され
、Ｑ２のコレクタの１つは出力端０３に接続され、Ｑ２
の他の一つのコレクタは出力端彎ｉに接続される。ＮＰ
ＮトランジスタＱ３のエミツタは接地され、Ｑ３のベー
スは出力端♂實 に接続され、Ｑ３の一つのコレクタは
Ｑ２のベースに接続され、Ｑ３の他の一つのコレクタは
出力端０ｕｔに接続される。次にこのラツチ回路の動作
を以下のように説明する。
（１） ＩＮ−１の場合
１ｓｔ−１のとき、Ｓｔ＝０、したがつてＤ２は不導通
となる。
となる。
このときＱ１のベース（以下Ａと略す）はＩＮ入力の状
態によつて決まり、ＩＮ＝１だからＤ１が不導通でＡ＝
１、従つて、Ｑ，が導通するので訂几＝０またＳｔ＝ｏ
のためＤ３が導通し、Ｑ２のベース（以下Ｂと略す）は
ＯレベルとなりＱ２は不導通となる。
態によつて決まり、ＩＮ＝１だからＤ１が不導通でＡ＝
１、従つて、Ｑ，が導通するので訂几＝０またＳｔ＝ｏ
のためＤ３が導通し、Ｑ２のベース（以下Ｂと略す）は
ＯレベルとなりＱ２は不導通となる。
次に漬曽−０のため、Ｑ，は不導通で０ｕｔ＝１となる
。２ｓｔ＝ｏとなると、Ａ＝Ｏとなり、Ｑ１は不導通と
なる。
。２ｓｔ＝ｏとなると、Ａ＝Ｏとなり、Ｑ１は不導通と
なる。
同時に、Ｓｔ＝１とＱ３が不導通により、Ｂ＝１となり
、Ｑ２を導通させる。したがつて、借ｉ＝ｏは保持され
る。（） ＩＮ−０の場合 １ｓｔ＝１のときＩＮ−０のためＡ＝０でＱ１は不導通
となる。
、Ｑ２を導通させる。したがつて、借ｉ＝ｏは保持され
る。（） ＩＮ−０の場合 １ｓｔ＝１のときＩＮ−０のためＡ＝０でＱ１は不導通
となる。
またＳｔ＝ＯよりＢ＝Ｏで、Ｑ２も不導通従つて０ｕｔ
−１となり、Ｑ３が導通する。２ｓｔ＝ｏとなると、Ａ
＝０のまま、従つて、Ｑ１は不導通である。
−１となり、Ｑ３が導通する。２ｓｔ＝ｏとなると、Ａ
＝０のまま、従つて、Ｑ１は不導通である。
またＳｔ＝１より、Ｂは１になるべきところであるが、
Ｑ３が導通しているため、Ｂ＝０が保たれる。
Ｑ３が導通しているため、Ｂ＝０が保たれる。
従つて、Ｑ２は不導通で、彎ｉ＝１が保持される。
以上の動作をダイナミツク的に表現したのが、第３図ｃ
である。
である。
即ち、出力彎實はＳｔパルスの立上り時間に同期して出
力化されることになり、ＳｔパルスがＯレベルから１レ
ベルに変化する時に同期して彎ｉ出力パルスが０レベル
から１レベル又は１レベルからＯレベルに変化する。従
つて、データを１時記憶することができる。なお、第３
図ｄは第３図ｂのプロツクダイャグラムである。第４図
ａは第３図ｂに示されたラツチ回路に対してＤ２とＱ１
のベースの間にＩＩＬによるインバーターを１段加えた
ものである。
力化されることになり、ＳｔパルスがＯレベルから１レ
ベルに変化する時に同期して彎ｉ出力パルスが０レベル
から１レベル又は１レベルからＯレベルに変化する。従
つて、データを１時記憶することができる。なお、第３
図ｄは第３図ｂのプロツクダイャグラムである。第４図
ａは第３図ｂに示されたラツチ回路に対してＤ２とＱ１
のベースの間にＩＩＬによるインバーターを１段加えた
ものである。
このインバーターはエミツタが接地され、ベースがＤ２
のアノードに接続され、コレクタがＱ１のベースに接続
されたＮＰＮトランジスタＱ６と、Ｑ６と組になつてＩ
ＩＬを構成するＰＮＰトランジスタＱ７とから成つてい
る。従つてＤ２のカソードは、入力Ｓｔ端に接続される
。
のアノードに接続され、コレクタがＱ１のベースに接続
されたＮＰＮトランジスタＱ６と、Ｑ６と組になつてＩ
ＩＬを構成するＰＮＰトランジスタＱ７とから成つてい
る。従つてＤ２のカソードは、入力Ｓｔ端に接続される
。
またＱ３のベース電流を供給するために、Ｑ３と組にな
つてＩＩＬを構成するＰＮＰトランジスタＱ８を追加し
てもよい。
つてＩＩＬを構成するＰＮＰトランジスタＱ８を追加し
てもよい。
第４図ｂは第４図ａの動作波形図で横軸は時間軸である
。なお前記インバーターは上述のようなＤ２とＱ１のベ
ースとの間の代わりに、Ｄ３とＱ２のベースとの間に接
続してもよい。第５図ａは第４図ａに示された回路図に
更に、りセツト用ＮＰＮトランジスタＱ９，ＱｌＯを追
加したものである。
。なお前記インバーターは上述のようなＤ２とＱ１のベ
ースとの間の代わりに、Ｄ３とＱ２のベースとの間に接
続してもよい。第５図ａは第４図ａに示された回路図に
更に、りセツト用ＮＰＮトランジスタＱ９，ＱｌＯを追
加したものである。
Ｑ９のコレクタ・エミツタはＱ６のコレクタ・エミツタ
と並列に接続され、ＱｌＯのコレクタ・エミツタはＱ３
のコレクタ・エミツタと並列に接続される。Ｑ，のベー
スと、ＱｌＯのベースは共にりセツト入力端（Ｒｅｓｅ
ｔ）に接続される。な卦第５図ａではＮＰＮトランジス
タと組になつてＩＩＬを構成するＰＮＰトランジスタは
簡単のため、省略してある。その他は第４図ａと同一の
ため同一符号を附して説明を省略する。第５図ｂは第５
図ａの動作波形図であり、横軸は時間軸である。なお前
記ＲＥＳＥＴ用回路は第３図ｂの回路に付加してもよい
。第６図ａは第４図ｂの応用例である。
と並列に接続され、ＱｌＯのコレクタ・エミツタはＱ３
のコレクタ・エミツタと並列に接続される。Ｑ，のベー
スと、ＱｌＯのベースは共にりセツト入力端（Ｒｅｓｅ
ｔ）に接続される。な卦第５図ａではＮＰＮトランジス
タと組になつてＩＩＬを構成するＰＮＰトランジスタは
簡単のため、省略してある。その他は第４図ａと同一の
ため同一符号を附して説明を省略する。第５図ｂは第５
図ａの動作波形図であり、横軸は時間軸である。なお前
記ＲＥＳＥＴ用回路は第３図ｂの回路に付加してもよい
。第６図ａは第４図ｂの応用例である。
第４図ａではｉ入力を加えているのに対して第５図ａで
はＳｔ入力を加え、かつ、ＩＮ入力を反転してＳｔ入力
とＩＮとの論理積を取り、この論理積を反転してＱ２の
ベースへ印加しているのが特徴である。なお第６図では
ＮＰＮトランジスタと組になつてＩＩＬを構成するＰＮ
Ｐトランジスタは省略してある。また、第４図と同一部
分は同一符号を附してその説明を省略する。また上記の
記載に於いて、Ｐ層とＮ層とを逆にしてもよいことは明
らかであり、このときはＮＰＮトランジスタをＰＮＰト
ランジスタにアノードをカソードに、カソードをアノー
ドにそれぞれ置換すればよい。
はＳｔ入力を加え、かつ、ＩＮ入力を反転してＳｔ入力
とＩＮとの論理積を取り、この論理積を反転してＱ２の
ベースへ印加しているのが特徴である。なお第６図では
ＮＰＮトランジスタと組になつてＩＩＬを構成するＰＮ
Ｐトランジスタは省略してある。また、第４図と同一部
分は同一符号を附してその説明を省略する。また上記の
記載に於いて、Ｐ層とＮ層とを逆にしてもよいことは明
らかであり、このときはＮＰＮトランジスタをＰＮＰト
ランジスタにアノードをカソードに、カソードをアノー
ドにそれぞれ置換すればよい。
以上記載したように本発明によれば、ラツチ回路に｝い
て、ＩＩＬを使用することにより、きわめて簡単な集積
回路構造でかつ低消費電力の回路とすることができる。
て、ＩＩＬを使用することにより、きわめて簡単な集積
回路構造でかつ低消費電力の回路とすることができる。
第１図ａは従来のＩＩＬ集積回路断面図、第１図ｂはこ
の断面図の等価回路図、第２図ａは従来のラツチ回路図
、第２図ｂは前記ラツチ回路図のプロツクグイャグラム
、第３図ａは本発明の一具体例の集積回路断面図、第３
図ｂは前記本発明の一具体例の等価回路図、第３図ｃは
前記本発明の一具体例の動作波形図、第３図ｄは前記本
発明の一具体例のプロツクダイヤグラム、第４図ａは第
３図ｂに素子を追加したラツチ回路図、第４図ｂは第４
図ａに示されたラツチ回路図の動作波形図、第５図ａは
第４図ａに示されたラツチ回路図に更に素子を追加した
ラツチ回路図、第５図ｂは第５図ａに示されたラツチ回
路図の動作波形図、第６図ａは第３図ｂに示された等価
回路図の応用回路図、第６図ｂは前記応用回路図の動作
波形図である。 ＩＮ，ｓｔ，ｉ］・・・人力端、ＲＥＳＥＴ・・・りセ
ツト入力端、０ＵＴ，０ＵＴ・・・出力端、Ｖｃ・・・
ｃ電源端、Ｑ１〜Ｑ９・・・Ｉ・ランジスタ、Ｄ１〜Ｄ
３・・・ダイオード。
の断面図の等価回路図、第２図ａは従来のラツチ回路図
、第２図ｂは前記ラツチ回路図のプロツクグイャグラム
、第３図ａは本発明の一具体例の集積回路断面図、第３
図ｂは前記本発明の一具体例の等価回路図、第３図ｃは
前記本発明の一具体例の動作波形図、第３図ｄは前記本
発明の一具体例のプロツクダイヤグラム、第４図ａは第
３図ｂに素子を追加したラツチ回路図、第４図ｂは第４
図ａに示されたラツチ回路図の動作波形図、第５図ａは
第４図ａに示されたラツチ回路図に更に素子を追加した
ラツチ回路図、第５図ｂは第５図ａに示されたラツチ回
路図の動作波形図、第６図ａは第３図ｂに示された等価
回路図の応用回路図、第６図ｂは前記応用回路図の動作
波形図である。 ＩＮ，ｓｔ，ｉ］・・・人力端、ＲＥＳＥＴ・・・りセ
ツト入力端、０ＵＴ，０ＵＴ・・・出力端、Ｖｃ・・・
ｃ電源端、Ｑ１〜Ｑ９・・・Ｉ・ランジスタ、Ｄ１〜Ｄ
３・・・ダイオード。
Claims (1)
- 【特許請求の範囲】 １ ＩＮ入力端と、ｓｔ入力端と、＠ｓｔ＠入力端と、
＠ｏｕｔ＠出力端と、前記ＩＮ入力端に１レベルの信号
が印加されたときに不導通になるように前記ＩＮ入力端
に一端が接続された第１のダイオードと、前記ｓｔ入力
端に１レベルの信号が印加されたときに不導通になるよ
うに前記ｓｔ入力端に一端が接続され、他端が前記第１
のダイオードの他端に接続された第２のダイオードと、
前記＠ｓｔ＠入力端に１レベルの信号が印加されたとき
に不導通になるように前記＠ｓｔ＠入力端に一端が接続
された第３のダイオードと、前記第１及び第２のダイオ
ードの他端の信号をベースに受け、コレクタが前記＠ｏ
ｕｔ＠出力端に接続された第１のトランジスタと、前記
第３のダイオードの他端の信号をベースに受け、コレク
タが前記＠ｏｕｔ＠出力端に接続された第２のトランジ
スタと、前記＠ｏｕｔ＠出力信号によつてベースが駆動
されコレクタ出力信号によつて、前記第２のトランジス
タのベース駆動する第３のトランジスタと、前記第１の
トランジスタと組になつてＩＬＬを構成する第４のトラ
ンジスタと、前記第２のトランジスタと組になつてＩＩ
Ｌを構成する第５のトランジスタとを具備することを特
徴とするラッチ回路用半導体論理回路。 ２ 第１の特許請求の範囲記載の半導体論理回路に対し
て、前記＠ｓｔ＠入力端と前記ｓｔ入力端を共通に接続
し、更に、前記第２のダイオードと前記第１のトランジ
スタのベースとの間もしくは、前記第３のダイオードと
前記第２のトランジスタとの間にＩＩＬによるインバー
ターを接続したことを特徴とするラッチ回路用半導体論
理回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50142180A JPS597246B2 (ja) | 1975-12-01 | 1975-12-01 | ハンドウタイロンリカイロ |
| GB49708/76A GB1505340A (en) | 1975-12-01 | 1976-11-29 | Semiconductor latch circuit |
| US05/746,159 US4065187A (en) | 1975-12-01 | 1976-11-30 | Semiconductor latch circuit using integrated logic units and Schottky diode in combination |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50142180A JPS597246B2 (ja) | 1975-12-01 | 1975-12-01 | ハンドウタイロンリカイロ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18319483A Division JPS59117325A (ja) | 1983-10-03 | 1983-10-03 | 半導体論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5266368A JPS5266368A (en) | 1977-06-01 |
| JPS597246B2 true JPS597246B2 (ja) | 1984-02-17 |
Family
ID=15309220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50142180A Expired JPS597246B2 (ja) | 1975-12-01 | 1975-12-01 | ハンドウタイロンリカイロ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4065187A (ja) |
| JP (1) | JPS597246B2 (ja) |
| GB (1) | GB1505340A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2375722A1 (fr) * | 1976-12-21 | 1978-07-21 | Thomson Csf | Element logique a faible consommation |
| JPS5947467B2 (ja) * | 1981-09-01 | 1984-11-19 | セイコーインスツルメンツ株式会社 | 温度センサ−用半導体素子 |
| JPS59117325A (ja) * | 1983-10-03 | 1984-07-06 | Toshiba Corp | 半導体論理回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3969632A (en) * | 1971-07-06 | 1976-07-13 | Thomson-Csf | Logic circuits-employing junction-type field-effect transistors |
| GB1434961A (en) * | 1973-11-08 | 1976-05-12 | Plessey Co Ltd | Integrated circuit arrangements |
| US3909807A (en) * | 1974-09-03 | 1975-09-30 | Bell Telephone Labor Inc | Integrated circuit memory cell |
-
1975
- 1975-12-01 JP JP50142180A patent/JPS597246B2/ja not_active Expired
-
1976
- 1976-11-29 GB GB49708/76A patent/GB1505340A/en not_active Expired
- 1976-11-30 US US05/746,159 patent/US4065187A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5266368A (en) | 1977-06-01 |
| GB1505340A (en) | 1978-03-30 |
| US4065187A (en) | 1977-12-27 |
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