JPS6058593B2 - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPS6058593B2 JPS6058593B2 JP51117154A JP11715476A JPS6058593B2 JP S6058593 B2 JPS6058593 B2 JP S6058593B2 JP 51117154 A JP51117154 A JP 51117154A JP 11715476 A JP11715476 A JP 11715476A JP S6058593 B2 JPS6058593 B2 JP S6058593B2
- Authority
- JP
- Japan
- Prior art keywords
- conductivity type
- semiconductor memory
- buried layer
- load
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/10—SRAM devices comprising bipolar components
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は、高速の半導体記憶セルに関するものである
。
。
従来、バイポーラメモリの記憶セルおよびその周辺回
路としては、第１図の回路図で示されるものが、最も多
用されてきた。
路としては、第１図の回路図で示されるものが、最も多
用されてきた。
この回路においては、ある１つのメモリセル、たとえば
ＭＣＯＯを選択するには、周知のようにＸＯを高レベル
に、また、ＹＯを低レベルにすればよい。この時、Ｖｒ
ｏおよびＶ、、が読出しレベルにあるものとして、各所
の波形の典型例を第２図に示す。 ａは、為の駆動波形
をＶｘと、それに応答したメモリセルＭＣＯＯのオン側
トランジスタＱｏｌのベース電位ＶＣＨと、オフ側トラ
ンジスタＱ。
ＭＣＯＯを選択するには、周知のようにＸＯを高レベル
に、また、ＹＯを低レベルにすればよい。この時、Ｖｒ
ｏおよびＶ、、が読出しレベルにあるものとして、各所
の波形の典型例を第２図に示す。 ａは、為の駆動波形
をＶｘと、それに応答したメモリセルＭＣＯＯのオン側
トランジスタＱｏｌのベース電位ＶＣＨと、オフ側トラ
ンジスタＱ。
ｏのベース電位ＶＣＬの波形を示している。Ｖ、１、Ｖ
ｒ０が読出しレベル（第２図ａ中の鎖線で示す）にある
時には、周知のようにディジット線Ｄ。ｏ、Ｄｏ、には
同図ｂのような波形が出、Ｑｒｏｏ、Ｑｒｏｌのコレク
タには００、０１として示したような読出し出力波形が
得られる。異なるディジットからの出力は、ワイヤド・
オアまたはコレクタ・ドット等の手段により、１つの出
力としてまとめ上げられるが、これらの回路および動作
は周知なので、ここでは説明しない。さて、メモリ回路
の高速化を阻む１つの大きな原因は、第２図に示すよう
に、Ｖｘを印加してからのＶＣＨおよびＶｃし、特にＶ
ＣＨの応答が遅いことである。
ｒ０が読出しレベル（第２図ａ中の鎖線で示す）にある
時には、周知のようにディジット線Ｄ。ｏ、Ｄｏ、には
同図ｂのような波形が出、Ｑｒｏｏ、Ｑｒｏｌのコレク
タには００、０１として示したような読出し出力波形が
得られる。異なるディジットからの出力は、ワイヤド・
オアまたはコレクタ・ドット等の手段により、１つの出
力としてまとめ上げられるが、これらの回路および動作
は周知なので、ここでは説明しない。さて、メモリ回路
の高速化を阻む１つの大きな原因は、第２図に示すよう
に、Ｖｘを印加してからのＶＣＨおよびＶｃし、特にＶ
ＣＨの応答が遅いことである。
このＶＣＨの立上り、立下りは、セルの負荷抵抗ＲＬと
セル・トランジスタα。等のコレクタ点における全浮遊
容量（トランジスタのコレクタ容量、交さ結合した相手
のトランジスタのベース容量、配線の容量、抵抗の浮遊
容量等）の総和との積である時定数により決まる。一方
、■。しは、たとえばオン・トランジスタＱ。ｌのコレ
クタに接続されているダイオードＤ。ｌが導通するため
、ＶＣＨよりは早く立上る。したがつて、■。Ｈの立上
りが遅いために、メモリ回路のアクセス時間が遅くなる
だけでなく、第２図ａに示すように、メモリセル選択の
過渡時に、■ＣＨ−ＶＣしの振幅が小さくなり、いわゆ
る動作余裕度が極端に狭くなる。これら２つの効果（ア
クセス時間の増加と動作余裕度の減少）は、ビット数が
増加し、その結果として、セルの負荷抵抗ＲＬの値が大
きくなればなる程、著しくなる。本発明の目的は、負荷
抵抗ＲＬが大きくなつても、ＶＣＨの応答が早く、した
がつて、アクセス時間の増加が非常に少ないセルを提供
することである。
セル・トランジスタα。等のコレクタ点における全浮遊
容量（トランジスタのコレクタ容量、交さ結合した相手
のトランジスタのベース容量、配線の容量、抵抗の浮遊
容量等）の総和との積である時定数により決まる。一方
、■。しは、たとえばオン・トランジスタＱ。ｌのコレ
クタに接続されているダイオードＤ。ｌが導通するため
、ＶＣＨよりは早く立上る。したがつて、■。Ｈの立上
りが遅いために、メモリ回路のアクセス時間が遅くなる
だけでなく、第２図ａに示すように、メモリセル選択の
過渡時に、■ＣＨ−ＶＣしの振幅が小さくなり、いわゆ
る動作余裕度が極端に狭くなる。これら２つの効果（ア
クセス時間の増加と動作余裕度の減少）は、ビット数が
増加し、その結果として、セルの負荷抵抗ＲＬの値が大
きくなればなる程、著しくなる。本発明の目的は、負荷
抵抗ＲＬが大きくなつても、ＶＣＨの応答が早く、した
がつて、アクセス時間の増加が非常に少ないセルを提供
することである。
また、本発明に従がえば、ＶＣＨの応答が早くなるので
、ＶＣＨ−ＶＯしの過渡時における減少が少なく、動作
余裕度の広いメモリセルを得ることができる。
、ＶＣＨ−ＶＯしの過渡時における減少が少なく、動作
余裕度の広いメモリセルを得ることができる。
さて、実施例を参照しながら、本発明の実施例を説明し
よう。
よう。
第３図に、本発明の実施例を示す。
ａは、第１図の回路のメモリセルに、本発明に従がつて
、コンデンサＣＬＯ，ＣＬｌを挿入した実施例で卒る。
このようなメモリセルでは、ＶＣＨは、過渡時にはコン
デンサ、たとえばＣＬＯを通じてＶｘに追随するので、
立上り、立下がりが早くなる。一方、ＶＣＬの立上り、
立下りは、ダイオードのせいで、Ｃしの影響を殆んど受
けず、結局、■。Ｈ，ＶＣＬの波形は第２図ｃのように
なり、高速化と、動作余裕度の増大という２つの利益を
得られる。第３図ｂは、コレクタ負荷抵抗ＲＬと並列に
ダイオードがない例であるが、この場合は動作余裕度は
、Ｃしの有無にほぼ無関係であるが、高速化という利益
を得ることができる。
、コンデンサＣＬＯ，ＣＬｌを挿入した実施例で卒る。
このようなメモリセルでは、ＶＣＨは、過渡時にはコン
デンサ、たとえばＣＬＯを通じてＶｘに追随するので、
立上り、立下がりが早くなる。一方、ＶＣＬの立上り、
立下りは、ダイオードのせいで、Ｃしの影響を殆んど受
けず、結局、■。Ｈ，ＶＣＬの波形は第２図ｃのように
なり、高速化と、動作余裕度の増大という２つの利益を
得られる。第３図ｂは、コレクタ負荷抵抗ＲＬと並列に
ダイオードがない例であるが、この場合は動作余裕度は
、Ｃしの有無にほぼ無関係であるが、高速化という利益
を得ることができる。
ＶＣＨ，ＶＣしの波形は、やはり第３図ｃのようになる
。第３図Ｃは、ａ（：りＰｎ接合ダイオーの代りにショ
ットキーバリア、ダイオード（以下ＳＢＤと略す）用い
たもので、信号振幅がａの場合よりも小さいだけで、そ
の他はほぼ同一と考えてよい。
。第３図Ｃは、ａ（：りＰｎ接合ダイオーの代りにショ
ットキーバリア、ダイオード（以下ＳＢＤと略す）用い
たもので、信号振幅がａの場合よりも小さいだけで、そ
の他はほぼ同一と考えてよい。
またｄは、ダブルエミッタ型のトランジスタの代りに、
ダイオードＤ２，Ｄｌを用いてディジット線との結合を
行なう型のメモリセルであるが、他の型のセルと同様な
効果が得られる。以上、本発明の実施例として負荷抵抗
をもつフリップフロップ型のセルのみを挙げたが、本発
明は、負荷としてＰｎｐトランジスタやダイオード等の
非線形負荷をもつセルにも適用できることは言うまでも
ない。
ダイオードＤ２，Ｄｌを用いてディジット線との結合を
行なう型のメモリセルであるが、他の型のセルと同様な
効果が得られる。以上、本発明の実施例として負荷抵抗
をもつフリップフロップ型のセルのみを挙げたが、本発
明は、負荷としてＰｎｐトランジスタやダイオード等の
非線形負荷をもつセルにも適用できることは言うまでも
ない。
第４図は、従来型のたとえば第１図のメモリセルの断面
図である。
図である。
右下斜線はｐ型領域を、左下斜線はｎ型領域を示す。具
体的には、１４がベース層、１５はＥｐ層、１６はエミ
ッタ層、１７はｎ＋埋込み層であり、１８はｐ型基板で
ある。１９は透電体の絶縁層てある。
体的には、１４がベース層、１５はＥｐ層、１６はエミ
ッタ層、１７はｎ＋埋込み層であり、１８はｐ型基板で
ある。１９は透電体の絶縁層てある。
また、１１，１２はエミッタ電極、１３はベース電極で
あり、２０は、負荷抵抗ＲＬとダイオード（第１図のＤ
。Ｏ等）の陽極電極とを兼ねている。負荷抵抗（第１図
のＲＬＯＯ等）は電極１３と２０との間のベース層１４
で形成され、ダイオード（例えばＤ。Ｏ等）は、層１４
と１５と間で形成される。なお、コレクタ電極は、たと
えばｎ＋領域が紙面前方に伸びていてそこから取出され
ているが、図示されていない。第５図は、本発明の実施
例の断面図である。
あり、２０は、負荷抵抗ＲＬとダイオード（第１図のＤ
。Ｏ等）の陽極電極とを兼ねている。負荷抵抗（第１図
のＲＬＯＯ等）は電極１３と２０との間のベース層１４
で形成され、ダイオード（例えばＤ。Ｏ等）は、層１４
と１５と間で形成される。なお、コレクタ電極は、たと
えばｎ＋領域が紙面前方に伸びていてそこから取出され
ているが、図示されていない。第５図は、本発明の実施
例の断面図である。
第５ａ図は、第３図ａの実施例の断面図であり、第４図
と同一の部分に対しては、同一の番号を附している。こ
の実施例は、ｐ型領域２１が付加された点を除いて、第
４図と同一である。負荷抵抗は、やはり電極１３，２０
間のベース層１４で形成され、ダイオードはｐ型領域１
４，１９とｎ型領域１５，１７との間に形成される。従
来例では、Ｐｎ接合は、ベース層１４と、低濃度のＥｐ
層１５との間でしか形成されないので、ダイオードと並
例に挿入される容量は少ない。一方、本発明の実施例で
は高濃度ｐ層２１と高濃度のｎ層とでＰｎ接合を形成し
ているので、ダイオードと並列に入るＣしを非常に大き
くできる。また、第５ｂ図は、第３ｃ図のメモリセルの
一実施例の断面図である。この場合、ＳＢＤは金属電極
２０とｎ型層２２との間に形成されるが、本発明の場合
には、領域２２として高濃度のｎ型層を用い、Ｃしを大
きくしている。なお、第３図のその他の実施例もほぼ同
様な構造で、セル回積を殆んど増加させずに実現できる
。
と同一の部分に対しては、同一の番号を附している。こ
の実施例は、ｐ型領域２１が付加された点を除いて、第
４図と同一である。負荷抵抗は、やはり電極１３，２０
間のベース層１４で形成され、ダイオードはｐ型領域１
４，１９とｎ型領域１５，１７との間に形成される。従
来例では、Ｐｎ接合は、ベース層１４と、低濃度のＥｐ
層１５との間でしか形成されないので、ダイオードと並
例に挿入される容量は少ない。一方、本発明の実施例で
は高濃度ｐ層２１と高濃度のｎ層とでＰｎ接合を形成し
ているので、ダイオードと並列に入るＣしを非常に大き
くできる。また、第５ｂ図は、第３ｃ図のメモリセルの
一実施例の断面図である。この場合、ＳＢＤは金属電極
２０とｎ型層２２との間に形成されるが、本発明の場合
には、領域２２として高濃度のｎ型層を用い、Ｃしを大
きくしている。なお、第３図のその他の実施例もほぼ同
様な構造で、セル回積を殆んど増加させずに実現できる
。
勿論、コンアンサを別個に作つて、負荷抵抗と並列に接
続しても、本発明の効果を得ることが出来ることは言う
までもない。第６図は、第３図ａのセルについて、ＣＬ
を変えた時アクセス時間がどう変わるかを示す例である
。Ｂは従来の浮遊容量のみがあるときのデータでありＡ
は浮遊容量もないとしたときの推定値である。Ｃｌ，Ｃ
２，Ｃ３は浮遊容量とは別個に全体として横軸に示すＣ
しとなるようにキャパシタンスを付加した場合である。
この例では、従来の約１０倍のＣを付加することにより
、アクセス時間を約２ノ５にできる。なお、一般的に言
つて、負荷抵抗と並列にＣＬを付加して行くと、例えば
第１図のＸＯ点に続がるＣ負荷が多くなり、■ｘ波形の
立上り、立下りが遅くなるが、そのような場合には、た
とえば、特開昭５０−１２５９４涛に述べたように保持
電流を増加したり、または周知のように、読出し電流１
１を集中して高速化を計る等の手段を併用すると、゛な
お効果が期待できる。
続しても、本発明の効果を得ることが出来ることは言う
までもない。第６図は、第３図ａのセルについて、ＣＬ
を変えた時アクセス時間がどう変わるかを示す例である
。Ｂは従来の浮遊容量のみがあるときのデータでありＡ
は浮遊容量もないとしたときの推定値である。Ｃｌ，Ｃ
２，Ｃ３は浮遊容量とは別個に全体として横軸に示すＣ
しとなるようにキャパシタンスを付加した場合である。
この例では、従来の約１０倍のＣを付加することにより
、アクセス時間を約２ノ５にできる。なお、一般的に言
つて、負荷抵抗と並列にＣＬを付加して行くと、例えば
第１図のＸＯ点に続がるＣ負荷が多くなり、■ｘ波形の
立上り、立下りが遅くなるが、そのような場合には、た
とえば、特開昭５０−１２５９４涛に述べたように保持
電流を増加したり、または周知のように、読出し電流１
１を集中して高速化を計る等の手段を併用すると、゛な
お効果が期待できる。
第１図は、従来型のメモリセルおよび代表的な周辺回路
の図、第２図は第１図の動作を説明するための波形図、
第３図は本発明の実施例、第４図・は、従来型のメモリ
セルの断面図、第５図は本発明の実施例の断面図、第６
図は本発明の効果を示す図である。
の図、第２図は第１図の動作を説明するための波形図、
第３図は本発明の実施例、第４図・は、従来型のメモリ
セルの断面図、第５図は本発明の実施例の断面図、第６
図は本発明の効果を示す図である。
Claims (1)
- １ 半導体基板と、該基板上に設けられた第１導電型高
濃度埋込み層と、該埋込み層の上に順次設けられた第１
導電型のコレクタ領域、第２導電型ベース領域、及び第
１導電型エミッタ領域を有する第１、第２のトランジス
タを備え、該第１、第２のトランジスタのコレクタ、ベ
ースが相互に交さ結合されるとともに、それぞれのコレ
クタは負荷を介してワード線に接続される半導体記憶セ
ルをマトリックス状に少なくとも複数有する半導体メモ
リにおいて前記第１、第２のトランジスタのそれぞれに
ついて、前記第１導電型高濃度埋込み層に接し、かつ前
記ワード線に接続され、前記ベース領域よりも高濃度の
第２導電型不純物領域を有し、もつて前記第１導電型高
濃度埋込み層と前記第２導電型不純物領域との接合面に
形成される容量を前記負荷に接続し、かつ、上記各半導
体記憶セルの読み出し電流源を集中することを特徴とす
る半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51117154A JPS6058593B2 (ja) | 1976-10-01 | 1976-10-01 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51117154A JPS6058593B2 (ja) | 1976-10-01 | 1976-10-01 | 半導体メモリ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60082350A Division JPS60258954A (ja) | 1985-04-19 | 1985-04-19 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5343485A JPS5343485A (en) | 1978-04-19 |
| JPS6058593B2 true JPS6058593B2 (ja) | 1985-12-20 |
Family
ID=14704783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51117154A Expired JPS6058593B2 (ja) | 1976-10-01 | 1976-10-01 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6058593B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55156363A (en) * | 1979-05-25 | 1980-12-05 | Hitachi Ltd | Semiconductor memory device |
| JPS5829628B2 (ja) * | 1979-11-22 | 1983-06-23 | 富士通株式会社 | 半導体記憶装置 |
| JPS5863163A (ja) * | 1981-10-12 | 1983-04-14 | Nec Corp | 半導体装置 |
| JPS59171157A (ja) * | 1983-03-18 | 1984-09-27 | Hitachi Ltd | 半導体装置 |
| JPS60143496A (ja) * | 1983-12-29 | 1985-07-29 | Fujitsu Ltd | 半導体記憶装置 |
-
1976
- 1976-10-01 JP JP51117154A patent/JPS6058593B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5343485A (en) | 1978-04-19 |
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