KR840003892A - 동적방전 회로로 이루어진 반도체 메모리 - Google Patents

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KR840003892A
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두몽 다니엘
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디. 제이. 싹커스
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Abstract

내용 없음

Description

동적방전 회로로 이루어진 반도체 메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명과 결합한 메모리 회로의 선도.
제2도는 제1도의 메모리 회로의 일부에 대한 다른 실시예를 도시한 도면.

Claims (4)

  1. 열로 행으로 된 행렬 형태로 배열된 메모리 셀들로 이루어진 것으로, 각 메모리셀이 콜렉트가 베이스에 엇갈려 접속된 두개의 에미터 접속 트랜지스터를 구비하며, 행렬의 열에 있는 메모리셀들이 제1전원선과 제2전원선 사이에 서로 병렬 접속되어, 스위칭 수단이 제1전원선을 선 선택 전위, 혹은 휴지전위로 하기위해 제1전원선에 접속되며, 전류원이 상기선에 접속된 각 메모리 셀에 기억된 데이타를 보존하기 위해 제2전원선에 접속되며, 상기 스위칭 수단이 그것의 에미터를 거쳐 제1전원성에 접속되고 제1전원선을 선 선택적위로 하기 위해 전압펄스를 수신하는 제1트랜지스터와 아울러 제1전원선을 선 선택 전위에서 유지 전위로 방전시키기 위해, 혹은 제2전원선을 방전시키기 위한 또 다른 트랜지스터를 구비하며, 상기 메모리가 또한 제1트랜지스터 베이스상의 전압펄스의 종단부를 검출하기 위한 그리고 또 다른 트랜지스터를 제어하기 위한 검출수단을 구비하며, 상기 검출 수단이 이런한 목적상 제1트랜지스터의 베이스에 최소한 간접적으로 접속되는 반도체 메모리에 있어서, 검출 수단이 에미터는 제1전원선에 접속되고 베이스는 최소한 제1트랜지스터의 베이스에 간접적으로 접속되는 제2트랜지스터를 구비하며, 또 다른 트랜지스터가 제2트랜지스터의 콜렉터를 거쳐 제어되며, 제1 및 제2트랜지스터가 각각 제1 및 제2의 전도형인 것을 특징으로 하는 동적 방전회로로 이루어진 반도체 메모리.
  2. 제1항에 있어서, 제2트랜지스터에 베이스가 다이오드(20) 및 제4트랜지스터 (T4)의 에미터-베이스 접합점을 거쳐 제1트랜지스터의 베이스에 접속되며 제4트랜지스터가 제1의 전도형이며 그것이 베이스 및 콜렉터가 각각 제1트랜지스터의 베이스 및 콜렉터에 접속되고, 다이오드(20)가 그것의 캐소우드를 통해 제2트랜지스터의 베이스에 접속되며, 전류원(4)가 역시 제2트랜지스터에 접속되는 것을 특징으로 하는 반도체 메모리.
  3. 제1항에 있어서, 제2트랜지스터(T2)의 베이스가 전류원(4) 및 제1의 전도형인 제4트랜지스터(T4)의 에미터에 접속되고, 그것의 콜렉터는 제1트랜지스터(T1)의 콜렉터에 접속되는 반면 그것의 베이스는 제1트랜지스터(T1)의 베이스와 콜렉터 사이에 접속된 분압기(21,22)에 접속되는 것을 특징으로 하는 반도체 메모리.
  4. 재1,2 또는 3항에 있어서, 제2트랜지스터가 플라나 npn형 트랜지스터인 것을 특징으로 하는 반도체 메모리.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019830000731A 1982-02-26 1983-02-23 반도체 메모리 KR910000966B1 (ko)

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FR3237 1982-02-26
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IT8319718A0 (it) 1983-02-23
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GB2117202B (en) 1985-10-23
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