JPS58175190A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔従来技術〕 本発明は、行列マトリックスに配置したメモリセルを有
する半導体メモリであって、各メモリセルがエミッタ接
続した２つのトランジスタを有し１これらトランジスタ
のコレクタをベースに交差接続し、マトリックスの行中
のメモリセルが第１および第２の給電ライン間に互いに
並列に接続されており、第１給電ラインをライン選択電
位或いは休止電位にする為のスイッチング手段か第１給
電ラインに接続されており、給電ラインに接続された各
メモリセル内に記憶されたデータ？維持Ｔる為の電流源
が第２給電ラインに接続されており、前記のスイッチン
グ手段が第１トランジスタを具えており、該第１トラン
ジスタのエミッタが第１給電ラインに接続され、そのベ
ースが第１給電ラインをライン選択電位にする為の電圧
パルスを受ケルようにし、前記のスイッチング手段が更
に、第１給電ラインをライン選択電位から休止電位に放
電させるか或いは第２給電、ラインを放電させる為の池
のトランジスタを具えており、前記の半導体メモリが更
に、第１トランジスタのベースにおける電圧パルスの経
了を検出するとともに前記の池のトランジスタを制御す
る検出手段を具えており、この目的の為に該検出手段が
第１トランジスタのベースに少くとも間接的に接続され
ているようにした半導体メモリに関するものである。 この種類のメモリは特開１３ｉ３５５−　ｘ２９９９２
号明細書から既知であり、ここにはＥ、　Ｃ，Ｌ技術に
基づいた静的メモリが記載さｎている。 本発明は特にＥ、　Ｃ，Ｌ技術（エミッタ結合論理技術
）によって造ったＲＡＭメモリに関するものであるがこ
れに限定されるものではない。 従来技術によれば、常規作動中はメモリの行（選択され
た行）のセルは給電ラインを経て高（選択）電位ｖＨの
点に接続され、池の行のすべての池のセルはこれらの池
の行の数に相当する本数の給電ラインを経て低（休止）
電位ｖＢの点に接続されている。２つの異なる行に属し
ている２つのセル間の転移に際しては、選択された給電
ラインの電位をｖＨからｖＢにできるだ蚤ブ迅速に減少
せしめる必要がある。メモリセルの行に灼する給電ライ
ンは比較的大きなキャパシタンスすなわち容量（行の１
６．８２．６４・・・個のセルを相互連結するアルミニ
ウムテープの容量と各セルの自己容量）を有する。この
大きな容量が、行が休止電位に急速に放電するのを阻止
する。上述した転移の瞬時に特別な放電電流を発生させ
ることは知られており、この放電電流はしばしば゛付加
ｔ？Ｍ”と称されており、放電さすべき給電ラインに供
給される。 この”付加電流”を適当な瞬時に、放電さすべき給電ラ
インとこｎに関連する放電回路との間で切換えることは
、ＩＥＥＥの文献（Ｊ　１　ｆｌ２　ｆｌ　（Ｊａｎｕ
ａｒｙ１９８１　）　、　”Ｌａｒｇｅ　Ｅ、Ｃ，Ｌ、
　Ｂｉｐｏｌａｒ　ＲＡＭ５　”　（第１２０〜１２４
頁、第１１図）に開示されている。 この文献に記載されている回路では、セルの行ｋＪｌす
る給電ラインに接続されているアドレス回路（このアド
レス回路は特にこの文献で″第１トランジスタ”と称さ
れているアドレストランジスタを有している）のいずれ
かの側で選択された所定の２点間でｖＨ−＋ＶＢの転移
の瞬時に生じる動的な電位差を利用している。■Ｈ→ｖ
Ｂの転移の彰時には上記の２点における電圧が変化する
。Ｔなゎちアドレス回路における電圧が低容量の制御回
路の為にＶＨから靭に直ちに減少するも、給電ライン上
の電圧はこの給電ラインの容量が比較的大きい為比較的
ゆっくり減少する。 従来技術によれば、前記の勢的な電位差が第１の差動増
幅器により検出これ、これにより第２の差動増幅器を制
御し、この第２の差動増幅器により付加電流を、放電さ
すべき給電ラインに供給している。 この回路を用いることにより実際に給電ラインの放電を
迅速に達成し得るも、この付加電流源は永続的に作動し
ている。すなわちこの付加電流源はこの付加電流を実際
に必要とする鱒時にのみ作動するものではない。付加電
流は数ミリアンペアの電流強度を有しており、メモリの
軍人カ電流の可成りの部分を占めており、無視すること
ができない。このことはエネルギー消費の点で重大な欠
点となるものであり、従って不必要な熱が半導体メモリ
内に発生する。また従来のこの回路は複雑であり、多く
の回路素子を有しており、従ってメモリの半導体結晶上
で比較的大きなスペースを占める。 〔発明の目的〕 本発明の目的は、従来技術によるのと同じ原理に基づい
て構成するも、付加放電電流に対し永続的に作動する電
流源を用いず、従ってエネルギーが熱となって消費され
るの？著しく減少せしめた半導体メモリを提供せんとす
るにある。本発明の池の目的は、比較的簡単で数個の素
子のみを有し、従ってわずかなスペースしか必要としな
い半導体メモリを提供せんとするにある。 本発明は１行列マトリックスに配置したメモリセルを有
する半導体メモリであって、各イモリセルがエミッタ接
続した２つのトランジスタを有し、これらトランジスタ
のフレフタをベースに交差接続し、マトリックスの行中
のメモリセルが第１および第２の給電ライン間に互いに
並列に接続されており、第１給電ラインをライン選択電
位或いは休止電位にする為のスイッチング手段が第１給
電ラインに接続されており、給電ラインに接続された各
メモリ七ル内に記憶されたデータを維持する為の電流源
が第２給電ラインに接続されており、前記のスイッチン
グ手段が第１トランジスタを具えており、該第１トラン
ジスタのエミッタが第１給電ラインに接続され、そのベ
ースが第１給電ラインをライン選択電位にする為の電圧
パルスを受けるようにし、前記のスイッチング手段が更
に、第１給電ラインをライン選択電位から休止電位に放
電させるか或いは第２給電ライン牙放寛させる為の池の
トランジスタ？具えており、前記の半導体メモリが更に
、第１トランジスタのベースにおける電圧パルスの終了
を検出するとともに前記の池のトランジスタを制御する
検出手段を具えており、この目的の為に該検出手段が第
１トランジスタのベースに少くとも間接的に接続されて
いるようにした半導体メモリにおいて、前記の検出手段
が第２トランジスタを具え、該第２トランジスタのエミ
ッタを第】給電ラインに接続し、該第２トランジスタの
ベースを少くとも間接的に第１）ランジスタのベースに
接続し、前記の池のトランジスタを前記の第２トランジ
スタのフレフタを経て制御し、ｍ　１および第２トラン
ジスタをそれぞれ第１および第２の導電型としたことを
特徴とテる。 給電ラインと第１トランジスタのベースとの間に生じる
電位差は第２トランジスタのベース−エミッタ回路によ
り検出され、これにより第２トランジスタが導通する。 第２トランジスタを流れる電流は池のトランジスタと称
する第１導電型の少くとも１つのトランジスタにより増
幅される。得られた放電、を流Ｇ１第１給電ライン或い
は第２給電ラインのいずれかに供給する。 従来技術に比べて本発明によれば、付加放電電流がわず
かな期間の間流れるだけであるという利点が得られる。 すなわち池のいがなる瞬時においても、行が選択されて
いるが休止状態にあるかにかかわらず、第２トランジス
タは非導通状態に維持される。これにより、従来技術の
メモリに比べてメモリ内のエネルギー消費を著しく減少
せしめる。また本発明によれば、メモリ回路を集積化す
る半導体結晶上のスペースを節約しつる。その理由は、
本発明による回路は特にわずがな個数の素子しか有さな
い為である。 第２トランジスタのエミッタは行の第１給電ラインに、
従って第１トランジスタのエミッタにも接続するのが好
ましい。休止状態において適当なバイアス電圧を得る為
には、電流源に接続されている第２トランジスタのベー
スを、ダイオードと第１導電型の第４トランジスタのエ
ミッターベース通路とを（この順序で）経てＩＲ）＋ラ
ンジスタのベースにも接続し、この第４トランジスタの
ベースおよびコレクタを第１トランジスタのベースおよ
びコレクタにそれぞれ接続する。前述したようにダイオ
ードは第２トランジスタのエミッタおよびベース間に静
的なバイアス電圧を設定Ｔる為、第２トランジスタは導
通状態に近い状態となり、従って、給電ラインおよびメ
モリセルの行が選択状態から非選択状態に切換ゎると第
２トランジスタは極めて迅速に導通状態となる。 所望の静的なバイアス電圧の設定を得る方法は池にもあ
ること町らがである。第２トランジスタのエミッタが行
の第１給電ラインにも接続されており、上述した例とは
わずかに相違する回路の例では、−２トランジスタのベ
ースを電流源に且つ第１導電型の第４トランジスタのエ
ミッタにも接続し、この第４トランジスタのベース全抵
抗分圧器のタップに接続し、この抵抗分圧器の一端を第
１トランジスタのベースに接続し、この抵抗分圧器の地
端を第１導電型の前記のＩ！１トランジスタのコレクタ
に接続Ｔる。 図面につき本発明を説明する。 第１図はメモリマトリックスの１つの行に関する本発明
によるメモリ回路の一部のみを示Ｔ０メモリのマトリッ
クスの行の各々に対し同じ回路を用いる。列区分および
読出し回路等のようなメモリの池の部分自体は既知であ
り、その説明は省略する。 第１図のメモリマトリックス行】０は既知のようにして
形成し、２つの給電ライン】１および１２間に並列に接
続された複数のメモリセル１８を有する。本例ではメモ
リセル１８を構成が周知のＥ、Ｃ０Ｌ型とする。この構
成を、上記のメモリセルを表わＴブロックの１つの中に
示す。すなわち、２つのエミッタを有しフリップフロッ
プとして接続されている２つのトランジスタがこれら２
つのエミッタのうちの第１のエミッタおよび共通抵抗を
経て第２の給電ライン１２に接続されている。 各トランジスタの第２のエミッタは列導線の一本に接続
されている。交差的に結合されているベースおよびコレ
クタは抵抗を経て第１の給電ライン１１に接続されてい
る。図面を簡潔とする為にメモリセル内には符号を付さ
なかった。 第１給電ライン１】はｎｐｎ型トランジスタＴ１のエミ
ッタに接続する。このトランジスタを以後第１トランジ
スタと称する。第１トランジスタＴ１のコレクタは正￥
３圧ライン１５に接続する。第】トランジスタＴ１のベ
ースには給電ライン１１の状

【（選択された状態である
か休止状態であるか）′ｆ副制御°る電圧パルスを供給
する。 第２給電ライン】２は線図的に示Ｔ電流源１６に接続し
、この１！１流源はセル１８に、これらセルに記憶され
ているデータを維持するのに必要な電流を供給する作用
をする。 メモリセル１８の給電ライン】１および１２は大地に対
し比較的大きｌ電気的容量（キャパシタンス）を有して
いる。関連の給電ライン１】および１２と大地との間に
接続したコンデンサ１７および１８によって線図的に示
すこの容量は、ライン１１および１２が長くなればなる
程およびセル１８の個数が多くなればなる程大きくなる
。給電ライン１１が、選択された状態（第１トランジス
タＴ　のベースに高電圧Ｖｎが印加された状ａ）か】 ら休止状ｐ（第１トランジスタＴ１のベース・に低電圧
ＶＢが印加されている状態）に転移する際、第１トラン
ジスタＴ１のベース側における電圧はＶＨからＶＢに迅
速に変化するも、ライン１１および１２における電圧は
コンデンサー７および１８の放電期間の為に第１トラン
ジスタＴ□のベースにお（ブる電圧よりも著しくゆっく
り変化する。従って、ライン１１の放電中筒１トランジ
スタＴ］のベースとそのエミッタとの間に動的な電位差
が生じる。 この電位差は、本発明によるメモリ回路における検出後
に、ライン１１或いは１２の放電を迅速にする為のに時
電流を形成するのに用いる。前述したように本発明によ
るメモリ回路は、第２導電型（本例の場合ｐｎｐ型）の
トランジスタＴ２（以後第２トランジスタと称する）を
具え、そのエミッタを行の給電ライン（本例の場合ライ
ン１］）に接続し、ベースを端子】９に接続し、この端
子を電流源４に接続するとともにトランジスタＴ１のベ
ースに間接的に接続し、トランジスタＴ２のコレクタを
少くとも１つの池のｎｐｎ型トランジスタＴ８を経て行
１０の給電ライン１１＠いは１２に接続したコトを特徴
としている。第２トランジスタＴのコレクタはトランジ
スタＴδのベースに接続する。 トランジスタＴ８のエミッタは接地しそのコレクタは点
Ａでラインｌ】に接続する。或いはまた、トランジスタ
Ｔ８のコレクタは給電ライン１】上の点Ａの代りに給電
ライン１２上の点Ｂに接続することができる。 更に、トランジスタＴ１およびＴ２のベース間の接続は
直接的でなく間接的とする。すなわちこの接続は端子】
９からダイオード２０（このダイオードの陰極をこの端
子］９に接続する）およびトランジスタＴ４　（ｎｐｎ
型）のベース−エミッタ接合を経る接続とする。トラン
ジスタＴ、のベースおよびコレクタはトランジスタＴＩ
ノペースおよびコレクタにそれぞれ接続する。 ダイオード２０は第２トランジスタＴ２のベースおよび
エミッタ間に適切なバイアス電圧を形成するも、このバ
イアス電圧により、給電ライン１】が休止電位を有する
場合にこの第２トランジスタＴ２を丁度導通せしめない
ように（導通状態の直前の状態）する為に設けたもので
ある。 第２トランジスタＴ２のベースは端子１９を経て電流回
路に接続する。この電流回路は、トランジスタＴ１およ
びＴ、から゛の電流回路として、ダイオード２０および
電流源４を有している。この電流回路は給電ライン１１
或いは１２に対して極めて小さな容量を有している。従
って、トランジスタＴ２のベースにおける電圧変化は殆
んどトランジスタＴ１のベースにおける電圧変化と同期
し、一方トランジスタＴユおよびＴ２のエミッタにおけ
るｖＨからＶＢへの電圧変化はコンデンサ１７および１
８の容量が大きい為に著しくゆっくりとなる。 メモリセルのライン１】が選択されているか選択されて
いない安定な作動状態にある場合は、トランジスタＴ２
のバイアス電圧をこのトランジスタＴ２が丁度遮断状態
となるような（導通状態の直前の状態となるような）電
圧とする。ライン１】が選択信号を受けると（すなわち
正電圧がトランジスタＴ□のベースに印加さ渇と）、ト
ランジスタＴ２のベースおよびエミッタにおける電圧が
ほぼ同時に増大し、最終的に互いに等しくなる（実際に
はトランジスタＴ２のエミッタ側で前述した容１比の為
にわずかな遅延が常に生じ、この遅延がＦランジスタテ
２のバイアス電圧の減少に寄与する）。 従ってトランジスタＴ２は、ライン１１が非１択状態か
ら選択状態に転移する際に遮断状態に維持される。ｖＨ
がＶＢに変化する場合には上述した状態と逆の状態が生
じる。丁なわちトランジスタＴ２のベースにおける電圧
は電気的な容量に関する前述した理由の為にトランジス
タＴ２のエミッタにおける電圧減少よりも早く減少する
。従ってトランジスタＴ３のベース−エミッタダイオー
ド（接合）の端子間電圧は増大し、この電圧の増大によ
りこのトランジスタを急激に導通状態とする。従って電
流がこのトランジスタＴ２を経て流れ、トランジスタＴ
によって増幅される。トランジスタＴ８によつて増幅さ
れた電流は点Ａにおいてライン１】に或いは点Ｂにおい
てライン１２に供給され、これによりコンデンサ１７お
よび１８の放電を早める。 放電処理が進行すると、トランジスタＴ２のエミッタニ
オける電圧が減少し、トランジスタＴ２のペースおよび
エミッタ間の電圧は直ちにこのトランジスタが再び遮断
状態となるような電圧になる。 付加放電電流は、このような電流を実際に必要とする短
かい期間中のみ存在することに注意する必要がある。こ
の点が、永続的に作動する放ｍｍ流源を有し、セルの行
がもはや選択されなくなる瞬時に上記の電流源の電流が
この行に正しく切換わって与えられるようにした従来の
回路における作動と相違する点である。 図面にはトランジスタＴ２を通る電流に対し１つのみの
増幅トランジスタを示しである。第２の増幅トランジス
タを導入することによっては（このトランジスタは必ず
しもトランジスタＴ８と縦続接続する必要はない）、構
成の簡単化に特徴のある回路を殆んど複雑にすることは
ない。実際には、増幅度が充分大きく集積回路に組み込
んだ１つのプレーナｐｎｐ型増幅トランジスタを用いれ
ば充分であることを確かめた。 トランジスタＴ８のコレクタを給電ライン】】上の点Ａ
に接続するか給電ライン１２上の点Ｂに接続するかの選
択は、この接続によって回路の池の点に得られる電圧或
いは電流の波形や、一方の場合或いは地方の場合に得ら
れる放電速度のような要因に応じて行なう。点Ａに接続
すると放電速度が極めて速くなる。放電速度はメモリの
池の部分のスイッチング速度に適合させるのが最良であ
る◇第２図は第１図の回路の一部分（第１図のｎ−■線
よりも左側の部分）の池の例を示す。本例でハ体止状態
においてトランジスタＴ２にバイアス電圧を異なるよう
にして与える。第２図の例ではトランジスタＴ□、　Ｔ
２．　Ｔ、を第１図におけ２・のと同様に相互接続する
。電流源４は図示のように端子１９に接続し、この端子
１９はトランジスタＴ２のペースに接続する。しかし端
子１９はｎｐｎ型トランジスタＴ５のエミッタにも接続
し、このトランジスタのコレクタは電圧ライン】５に接
続する。トランジスタＴ５のベースは、２つの抵抗２１
および２２より成りトランジスタＴ１のベースおよびラ
イン１５間に接続された分圧器のタップにｍａする。ト
ランジスタＴのバイアス電圧の値は抵抗２０および２１
の値の比に依存すること明らかである。この方法が特に
、トランジスタＴ２のバイアス電圧を制御し、付加放電
電流を供給する瞬時および期間を決定するトランジスタ
Ｔ０のペース側およびエミッタ側間の容量比を調整する
方法である。

【図面の簡単な説明】

第１図は本発明によるメモリ回路を示す回路図、第２図
は第１図のメモリ回路の一部の変形例を示す回路図であ
る。 ４、】６・・・電流源 １０・・・メモリマトリックス行 １１、　１’２・・・給電ライン １８・・・メモリセル １５・・・正電圧ライン

Claims (1)

1. 【特許請求の範囲】 １　行列マトリックスに配置したメモリセルを有する半
   導体メモリであって、各メモリセルがエミッタ接続した
   ２つのトランジスタを有し１これらトランジスタのコレ
   クタをベースに交差接続し、マトリックスの行中のメモ
   リセルが第１および第２の給電ライン間に互いに並列に
   接続さｎており、第１給電ラインなライン選択電位或い
   は休止電位にする為のスイッチング手段が第１給電ライ
   ンに接続されており、給電ラインに接続された各メモリ
   セル内に記憶されたデータを維持する為の電流源が第２
   給電ラインに接続されており、前記のスイッチング手段
   が第１トランジスタを具えており、ｌ第１）ランジスタ
   のエミッタが第１給電ラインに接続され、そのベースが
   第１給電ラインをライン選択電位にする為の電圧パルス
   を受けるようにし、前記のスイッチング手段が更に、第
   １給電ラインをライン選択電位から休止電位に放電させ
   るが或いは第２給電ラインを放電させる為の院のトラン
   ジスタを具えており、前記の半導体メモリが更に、第１
   トランジスタのベースにおける電圧パルスの終了を検出
   するとともに前記の池のトランジスタを制御する検出手
   段を具えており、この目的の為に該検出手段が第１トラ
   ンジスタのベースに少くとも間接的に接続されているよ
   うにした半導体メモリにおいて、前記の検出手段が第２
   トランジスタを具え、該第２トランジスタのエミッタを
   第１給電ラインニ接続し、該第２トランジスタのベース
   ｌｒ少くトも間接的に第１トランジスタのベースに接続
   し、前記の池のトランジスタを前記の＠２）ランジスタ
   のコレクタを経て制御し、第１および第２トランジスタ
   をそれぞれ第１および＠２の導電型としたことを特徴と
   する半導体メモリ。 ム　特許請求の範囲１記載の半導体メモリにおいて、第
   ２トランジスタのベースをダイオ−Ｆ　（２ｏ）および
   第４トランジスタ（Ｔ４）のエミッターベース接合を経
   て第１トラン、ジスタのベースに接続し、前記の第４ト
   ランジスタを第１導電型とし、この第４トランジスタの
   ベースオヨびコレクタを第１トランジスタのベースおよ
   びコレクタトそれぞれ接続し、前記のダイオード（２０
   ）の陰極を第２トランジスタ（Ｔ２）のベースに接続し
   、第２トランジスタには電流源（４）をも接続したこと
   を特徴とする半導体メモリ。 ＆　特許請求の範囲ｌ記載の半導体メモリにおいて、第
   ２トランジスタ（Ｔ２）のベースを電流源（４）および
   第１導電型のｉ、４）ランジスタ（Ｔ、）のエミッタに
   接続し、第４トランシタのコレクタを第１トランジスタ
   （Ｔ、）のコレクタにｖＶｅし、第４トランジスタのベ
   ースを、第１トランジスタ（Ｔ□）のベースおよびコレ
   クタ間に接続され、た分圧器（ｊｌｌ、２２）に接続し
   たことを特徴とする半導体メモリ。 表　特許請求の範囲ｌ、〜８のいずれか１つに記載の半
   導体メモリにおいて、第２トランジスタをｐｎｐ型のプ
   レーナトランジスタとしたことを特徴とする半導体メモ
   リ。