KR940004401B1 - 바이폴러 트랜지스터를 포함한 앰프를 가진 반도체 메모리 - Google Patents

바이폴러 트랜지스터를 포함한 앰프를 가진 반도체 메모리 Download PDF

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가부시기가이샤 히다찌세이사꾸쇼
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Abstract

내용 없음.

Description

바이폴러 트랜지스터를 포함한 앰프를 가진 반도체 메모리
제1도와 제2도는 종래의 기술을 도시한 도면.
제3도는 본 발명의 제1의 실시예를 도시한 회로도.
제4a도~제4c도는 본 발명과 종래 기술을 비교한 도면.
제5도는 본 발명의 제2의 실시예를 도시한 회로도.
제6도는 본 발명의 제3의 실시예를 도시한 회로도.
제7도는 본 발명의 제4의 실시예를 도시한 회로도.
제8도는 본 발명의 제5의 실시예를 도시한 회로도.
제9도는 본 발명의 제6의 실시예를 도시한 회로도.
제10도와 제11도는 본 발명의 제7의 실시예를 도시한 도면.
제12도는 본 발명의 제8의 실시예를 도시한 회로도.
제13도는 본 발명의 제9의 실시예를 도시한 회로도.
본 발명은 다이나믹 랜덤 액세스 메모리(DRAM)를 고속화(高速化)하기 위한 센스 앰프(sense amplifier)회로, 출력 회로의 회로 구성에 관한 것이다.
종래의 DRAM은 제1도에 도시한 것과 같은 기본 회로 구성을 이용하고 있다(LSI 핸드북 p486~p498참조). 즉, 메모리 셀(memory cell)(MC)은 절연 게이트(gate)형 전계효과(電界效果) 트랜지스터(transistor)(MOS 트랜지스터)와 축적용량(蓄積容量) CS로 구성한 다이나믹(dynamic)형 셀(cell)이다. 동일 도면에서는 1TR형 셀을 사용하고 있으나, 이외에 3TR형, 4TR형의 다이나믹형 셀도 일부에서 사용되고 있다. 이와 같은 셀을 행열상(行列狀)(matrix)으로 배치하여 메모리 셀 어레이(memory cell array)(CA)를 구성한다. 제2도는 동작을 나타내는 타이밍 챠트(timing chart)이다. 제1도와 제2도를 이용해서 DRAM의 동작을 설명한다.
제2도에서
Figure kpo00001
는 칩(chip) 외부에서 주어지는 클럭펄스(clock pulse)하며, 본 신호를 근거로 칩 내부에서 여러가지 펄스를 발생한다. 여기서는
Figure kpo00002
가 높은 전위(高電位)에서 DRAM은 대기(待機)상태, 낮은 전위(低電位)에서 동작 상태로 되는 경우를 예시(例示)하고 있다. 그리고 때에 따라서, '84 ISSCC p276~277에 제시되어 있는 것과 같이, 어드레스(address) 입력의 변화를 검지하여 이것을 기초로 각종 펄스를 발생하는 방법도 생각된다. 대기할때(
Figure kpo00003
;High)에는 프리챠지(precharge) 회로(PC)에 의해 사전에 데이터(data)선 D1,
Figure kpo00004
를 VH전위(예를들면 1/2 Vcc, 여기서 Vcc는 전원 전압)에 설정하여 둔다. 동작할때(
Figure kpo00005
;Low)에는 프리챠지 회로가 OFF로 되고, 그후 어드레스 입력에 의해 소정의 워드(word)선 W가 선택된다. 이 워드선에 접속된 메모리 셀(memory cell)의 스위치(switch)용 MOS 트랜지스터가 도통(道通)하여, 축적 용량 CS의 전하량(電荷量) 즉, 기억 정보에 따라서 데이터선 전위가 변화한다. 그후, 센스 앰프 SA, 액티브 리스토어(active restore) AR을 동작시켜, 데이터선 전위를 대략 전원 전압 Vcc 또는 GND 전위로까지 증폭한다. 그리고 여기서는 설명의 편의상, SA, AR을 나투어서 도시하고 있으나. 이들을 센스 앰프라고 총칭는 일도 있다. 또 그 회로 구성도 여러가지가 가능하다. 그후, 어드레스 신호에 의해 소정의 øY를 선택하고, 이에 의해서, 스위칭용 MOS 트랜지스터 MY1,MY2를 도통시킨다. 이와같이 해서 공통(共通) 데이터선 대(對) I/O, 에는 2줄(本)의 선택 데이터선 D,
Figure kpo00006
전위에 따라서 전위차가 생긴다. 이 전위차를 메인 앰프(main amplifier) MA로 증폭한다. 또 기억의 경우는 기억 회로 WC를 øW로 제어하여, 공통데이터선 대를 데이터 입력 di,
Figure kpo00007
에 따른 전위로 하고, 선택 열(列)의 데이터선을 통해서 메모리 셀 MC에 바라는 정보를 기억시킨다.
그리고, 제2도의 입출력(入出力)신호 레벨(level)은 TTL(Transistor-Transistor-Logic) 인터페이스(interface)를 상정(想定)한 것이지만, ELC(Emitter Coupled Logic) 인터페이스에서는 입출력 레벨을 높은 전위로 -0.9V, 낮은 전위를 -1.7V로 하고, 전원 전압의 포지티브 싸이드(positive side)(正側)를 GND(OV), 네가티브 싸이드(negative side)( 側)를 VEE(-5.2V)로 하면 좋다.
Figure kpo00008
입력은 앞에서 기술한 것과 같이, 메모리의 제어신호이며, 대기할 때와 동작할 때를 절환(切換)하는 것이지만. 소위 어드레스 멀티플렉서(address multiplex) 방식의 메모리에서는,
Figure kpo00009
라고 하는 2신호를
Figure kpo00010
대신으로 사용한다.
종래의 DRAM에서는, 공통 데이터선에 끄집어낸 신호를 MOS 트랜지스터를 사용한 메인 앰프나 출력 회로로 증폭하고 있다. MOS 트랜지스터는 그 게이트 전압의 변화에 대한 드레인(drain) 전류는 변화량, 즉 상호(相互) 콘닥턴스(conductance) gm이 적은 것이 알려져 있다. 그 결과 종래 기술에서는 상기 공통 데이터선의 신호를 높은 감도(高感度)이며, 또한 고속으로 증폭하는 것이 매우 곤란하였었다.
본 발명은 공통 데이터선대 IO,
Figure kpo00011
에 호출된 선택열(列)의 미소한 차동(差動) 신호를 바이폴로 트랜지스터를 이용한 차동 앰프로 높은 감도, 고속으로 검출한다.
그리고, 본 발명의 목적은 고속으로 정보 호출을 행할 수가 있는 반도체 메모리를 제공하는데 있다.
본 발명에 의하면 센스 회로를 다단(多段)으로 종속(縱續) 접속하지 않어도 다음단( 段)의 바이플러 출력 회로에서 필요한 출력 전압을 얻을 수가 있어, 신호의 낮은 진폭화(低振輻化)와는 논리단수저감(論理段數低減)에 의한 고속화도 기대할 수가 있다.
본 발명의 상기와 그외의 목적과 새로운 특징은, 본 명세서의 기술과 첨부도면에 의해서 명확하게 될 것이다.
다음에 본 발명을 실시예를 이용해서 상세하게 설명한다.
[실시예 1]
제3도는 본 발명의 원리적인 구성을 도시한 실시예이다. 동일 도면에서 메모리 셀 어레이 CA, 센스 앰프 SA, 액티브 리스토어 회로 AR 이나 프리챠지 회로 PC는 제1도의 종래 기술과 공통이다. 호출할때에는 센스 앰프, 액티브 리스토어 회로가 동작하기 시작한 후, øY로 열 선택을 행하면, 공통 데어터선에 마련한 부하저항(負荷低抗) RL1, RL2의 한쪽에서, D,
Figure kpo00012
의 낮은 쪽으로 향해서 전류가 흘러, 공통 데이터선의 한쪽이 높은 전위, 다른쪽이 낮은 전위로, 된다. 이 전위차를 바이폴러 차동 앰프 MA로 증폭하여, 후단 회로로 보낸다. 바이폴러 차동 앰프는 높은 감도이기 때문에, 0.1V 정도의 베이스(base) 전위차로, 대략 와전하게 전류 스위치를 행할 수가 있다. 따라서 공통 데이터선의 신호 전위 변화가 적은 단계에서 바이폴러 앰프가 동작하기 시작한다. 제4a도~제4c도는 본 발명의 효과를 종래 기술과 대비(對比)해서 설명 하는 도면이다.
제4a도는 종래 기술에 의한 메인 앰프 MA, 제4b도는 본 발명에 의한 메인 앰프 MA의 중요부의 회로구성을 도시하고 있다. 제4c도는 양 회로의 입출력 전달 특성을 도시하고 있으며, 파선(破線)이 종래회로, 실선(實線)이 본 발명 회로에 의한 특성을 각각 나타내고 있다. 가로축(橫軸)에 메인 앰프 MA의 차동 입력 전압 V7xV2(I/O-
Figure kpo00013
사이의 전압), 세로축에 출력 전압을 나타내고 있다. 동일 도면과 같이 본 발명의 메인 앰프 MA에서는, 약간의 차동 입력 전압으로 출력은 "0", "1"의 소정의 레벨까지 증폭된다. 즉, MA의 감도(感度)를 매우 크게할 수가 있는 것이다. 이것은 MOS 트랜지스터와 바이폴러 트랜지스터에서는 입력 전압, 즉 전자(前者)는 게이트 소오스(gate-source) 사이의 전압 VG5, 후자는 베이스 에미터(base-emitter) 사이의 전압 VBE의 변화에 대한 출력 전류, 즉 전자는 드레인 전류 ID,후자는 코랙터(collector) 전류 Ic의 변화량, 소위 상호 콘닥턴스 gm이, 후자의 쪽이 한층 크기 때문이다. 즉, 제4c도와 같이 차동 앰프는 소정의 입력 전압에 대해서, 대(對)가 되는 각각의 트랜지스터에 흐르는 전류비(current ratio)가 클수록, 그 감도는 높아진다. 이 전류비는 대략 트랜지스터의 상호 콘닥턴스 gm에 비례하여 커져서, 바이폴리 트랜지스터의 gm이 MOS에 비해 한층 크기 때문에 , 감도를 매우 크게할수가 있는 것이다. 이 트랜지스터의 종류에 의한 gm의 상위(相違)는 대략 다음과 같이 설명할 수 있다.
MOS 트랜지스터의 트레인 전류 ID는,
Figure kpo00014
로 표시된다. 여기서 β, VTH는 각각 MOS 트랜지스터의 찬넬 도전율, 스렛쉬홀드(threshold)전압, VGS는 게이트 소오스사이의 전압이다. 한편 바이폴러 트랜지스터의 코넥터 전류는,
Figure kpo00015
로 표시된다. 여기서 IS는 역방향(逆方向) 포화전류(飽和電硫), k는 볼쓰만(boltzmann) 정수(定數), q는 전자(電子)의 전하량, T는 절대온도, VBE는 베이스 에미터 사이의 전압이다. 이상과 같이, ID는 VGS의 2승(二乘)에 비례하여 변화하는데 대해, Ic는 VBE의 지수함수(指數函數)에 비례하여 변화한다. 따라서 바이폴러 트랜지스터의 상호 콘닥턴스는 매우 크게되어, 상기의 대(對)로 되는 트랜지스터에 흐르는 전류비를 매우 크게 할 수가 있다. 예를들면, 통상의 집적(集積)회로에 있어서의 트랜지스터에서는 차동 입력 전압을 0.1V로 하면, 이 전류비는, MOS 트랜지스터의 경우는, 1.5/1,바이폴러 트랜지스터의 경우는 20/1로 된다. 그 결과, 바이폴러 트랜지스터를 이용한 MA에서는 감도가 매우 높아진다.
이상에 기술한 바와 같이 본 발명에 의하면, MA의 감도를 종래에 비해 매우 높게할 수 있으므로 I/O-
Figure kpo00016
선에 약간의 호출신호가 나타난 시점에서 증폭이 가능하게 된다. 따라서 매우 큰 고속화가 가능하게 된다. 그리고, 또 높은 감도의 MA를 이용하고 있기 때문에, 호출 동작할 때의 I/O-
Figure kpo00017
선의 신호 증폭을 적게 설정할 수가 있으므로, 호출신호가, "1"→"0", 또는 "0"→"1"로 변화하는 쏘위 엑세스(access) 시간을 크게 단축하는 것이 가능하게 된다.
[실시예 2]
이상 기술한 실시예1에 있어서, 기억할 때에는 øW가 높은 전위로 되어, di,
Figure kpo00018
에 따라서 공통 데이터선의 한쪽을 낮은 전위, 다른쪽을 높은 전위로 하고, 그리고, 열 선택용의 MOS 트랜지스터 MY1, MY2를 거쳐서, 데이터선 D,
Figure kpo00019
의 전위를 기억 데이터에 따라서 변화시킨다. 이때, 기억 회로 WC에서 I/O선을 큰진폭으로 구동하여, 메모리 셀에 큰 전압을 기억하여, 안정된 동작을 얻기 위해서는 RL1,RL2의 저항치가 큰 쪽이 좋다. 이와 같이, RL1, RL2의 수치는 호출할때에는, 시정수(時定數)(time constant)를 적게하여, 고속화 하기 위하여 적은 쪽이 좋으나, 기억할때에는 상기와 같이 큰 쪽이 좋으므로 , 가변(可變) 저항으로 하는 것이 바람직하다. 이것은 MOS 트랜지스터로 부하 저항을 구성하고 그 게이트 전위를 제어하면 용이하게 실현된다.
제5도는 그 실시예이며, 제3도의 부하 저항을 MOS 트랜지스터로 실현할 것이다. 제3도와 다른 것은 부하 저항을 M1~M4로 구성한 것과, 바이폴리의 차동 앰프의 정전류원(定電流源)을 øMA로 ON, OFF할 수 있도록 한 것이다. 또 기억 드라이버(driver)도 MOS 트랜지스터로 구체적으로 구성한 예를 도시하고 있다. 호출할때에는 øR을 High, øW를 Low로 하여, M1, M2의 등가(等價) 저항치를 적게하여, 공통 데이터선 I/O,
Figure kpo00020
의 응답을 빠르게 한다. 호출할때는 I/O,
Figure kpo00021
의 전위는 높은 전위쪽을 Vcc-VTH이고, 낮은 전위쪽은 Vcc-VTH-ISA×R로 된다. R은 M1, M2의 등가 저항치, ISA는 열 선택용 MOS를 거쳐서, 데이터선의 센스 앰프에 흐르는 전류이다. 호출할때에는 데이터선의 Low 레벨이 M1또는 M2에 의해서 공급되는 전류에 의해서 상승하므로, 메모리 셀로의 재 기억 전압을 OV로 할려면, 메인 앰프에서는 검출 동작이 끝난후, øY를 OFF로 할 필요가 있는 것은 종래의 DRAM과 마찬가지이다. 기억할때에는 øW를 High, øR을 Low로 하는 것에 의해, di,
Figure kpo00022
에 따라서, 선택된 데이터선의 메모리 셀에 정보를 기억시킨다. 이때
Figure kpo00023
R을 Low로 하는 것에 의해, M1, M2의 등가 저항치를 크게하여 공통 데이터선의 Low 레벨을 내리기 쉽게 하고 있다. 이로인해, 고속의 호출 동작과 안정된 동작을 동시에, 실현할 수 있다. 또 바이폴러 차동 앰프 MA의 코렉터 출력에는, 여러개의 다른 코렉터 출력을 접속하고 있다. 이 구성에서는, 예를들면, 메모리 셀 어레이를 여러개의 서브 어레이(sub-array)로 분할하고, 각 서브 어레이마다 바이폴러 차동 앰프를 마련하였을때, 선택 서브 어레이에 속하는 차동 앰프만을 øMA로 ON하는 것에 의해, 선택 서브 어레이의 정보만을 코렉터 출력으로서 끄집어 내는 것을 가능하게 하고 있다.
[실시예 3]
제6도에 도시한 실시예로서 제5도에 도시한 실시예에 대해, 바이폴러 차동 앰프의 베이스 입력에 바이폴러의 포화를 방지하기 위하여 에미터 포로워(emitter-follower)와 다이오드(diode)에 의한 레벨 쉬프트(level shift)회로를 부가한 실시예이며, 공통 데이터선 I/O,
Figure kpo00024
의 높은 레벨이 예를들면 Vcc전위로 되어도 바이폴러 트랜지스터의 베이스 입력 전위를 Vcc-2VBE로 내리고 있으므로, 바이폴러 트랜지스터는 포화하지 않는다. 이로인해, 바이폴러의 포화 현상을 완전하게 방지할 수 있어, 고속의 메모리가 실현된다.
[실시예 4]
제7도는 상술의 포화 방지용 레벨 쉬프트를 바이폴러트랜지스터의 다링통(darlington)접속으로 행한것이다. 이로인해, 제6도와 마찬가지의 효과가 얻어진다.
[실시예 5]
제8도는 제6도의 바이폴러 트랜지스터의 포화 방지용에 바이폴러 차동 앰프의 베이스 입력과 공통 데이터선과의 사이에 MOS트랜지스터 MW3, MW4에 의한 스위치를 부가한 것이 특징이다. MW3, MW4를 P찬넬(channel) MOS로 구성하면 기억 회로의 게이트 제어 신호 øW를 MW3, MW4의 제어 신호에도 이용 된다. 역으로 MW3, MW4를 n찬넬 MOS로 구성하는 경우는, øW와 역상(逆相)의 신호를 인가(印加)하면 좋다. 기억할때에 øR가 High로 되어 d1,
Figure kpo00025
의 한쪽의 High레벨이 공통 데이터선에 나타나도 MW3, MW4가 OFF이기 때문에, 바이폴러트 랜지스터가 포화하는 일은 없다. 또 호출할때의 공통 데이터선의 High레벨은 Vcc-VTH이기 때문에, 이 레벨이 MW3, MW4를 거쳐서 베이스에 인가되어도, 바이폴러 트랜지스터가 포화하지 않도록 바이폴러 차동앰프와 그 부하 저항을 설계하는 것은 비교적 용이하다. 이로인해, 제6도의 호출할때와 기억할때에 있어서, 바이폴러 트랜지스터가 포화하는 일은 없다.
[실시예 6]
이상 기술하여온 제3도~제8도의 실시예에서는 øY를 ON하는 타이밍에 대해서는 언급하지 않았다. 이들의 실시예에서 공통으로 이용하고, 또 제1도에서도 도시한 열 선택용의 MOS트랜지스터 MY1, MY2에서 데이터선과 공통 데이터선을 접속하는 방식에서는 제2도의 타이밍 챠트로 예시한 바와 같이, 워드선이 선택되고, 다음에 센스 앰프, 액티브 리스토어 회로가 동작한 후에, øY를 ON시킬 필요가 있다. 그 이유는, 센스 앰프, 액티브 리스토어가 동작하기 이전에, øY를 ON시키면, 일반으로 공통 데이터선의 기생(寄生)용량이 크기 때문에 메모리 셀에서 데이터선에 호출된 신호는 감쇠(減衰)하여 버려, 오동작(誤動作)을 일으키기 때문이다. 센스 앰프, 액티브 리스토어의 동작에 의해, 데이터선 신호가 정상 레벨까지 달할려면 이들의 회로의 동작 개시후, 30~50ns가 필요하다. 따라서, 종래 DRAM에서는 데이터선의 전위가 예를들면 Vcc-VTH정도로 충전되고나서, øY를 ON시키고 있었으므로, 앞에서 기술한 MA의 동작과 함께, 고속화의 방해로 되어 있었다.
본 발명에서는 제9도의 실선으로 도시한 것과 같이, 센스 앰프, 액티브 리스토어 회로가 ON하여, 데이터선 전위의 증폭 개시후, 데이터선의 High쪽이 정상치, 예를들면 이것을 Vcc로 하면, Vcc-1V에 달하기 이전에, øY를 ON시키면, 한층 고속화가 가능하다. 제9도에서는 종래의 DRAM의 동작 타이밍의 1예를 파선으로 도시하였다. 실선과 같이 빠른 위상(位相)으로 øY를 ON시키면, 공통 데이터선에도, 그만큼 빨리 호출 신호를 얻을 수가 있다. 이 경우, 공통 데이터선에 얻어지는 전위차는 적어지지만, 바이폴러 앰프는 높은 감도이기 때문에, 충분히 검출이 가능하다. 기억할때에도 øY를 ON시키는 타이밍을 호출할때와 마찬가지로 설정하면 좋다. 이와같이 하여 호출에 요하는 지연 시간(delay time) (액세스 시간에 영향)과 기억에 요하는 시간(사이클 시간에 영향)의 양자를 빠르게 할 수가 있어, 상술의 바이폴러 트랜지스터를 이용하는 것에 의한 고속화와 함께 DRAM의 액세스 시간이나 사이클 시간의 크나큰 고속화를 달성할 수 있다.
이상 기술한 각 실시예는 MA를 구성하는 바이폴러 트랜지스터의 베이스 전류를 예를들면 제3도와 같이, I/O,
Figure kpo00026
에 부가한 RL1, RL2에서 공급하는 예가 있지마, 이것을 메모리 어레이중의 액티브 리스토어에 의해 공급하는 구성도 생각된다. 이 경우, Vcc에서 바이폴러 트랜지스터로의 베이스 전류의 공급 능력을 크게 하기 위하여, AR을 SA보다 빠른 시간에 구동하는 방식도 고려된다.
[실시예 7]
이상은 공통 데이터선 신호를 검출하기 위한 바이폴러 트랜지스터를 사용한 메인 앰프의 회로 구성에 대해서 기술하였다. 다음에 메인 앰프이후, 출력회로에 도달할때까지의 구성에 대해서 기술한다. 제10도는 TTL인터페이스의 메인 앰프 이후의 회로 구성의 1실시예이며, 제11도는 그 동작 파형을 도시하고 있다. MA1~MAn은 이미 기술한 바이폴러 차동 앰프를 사용한 메인 앰프에서 øMA1~øMAn에서 ON, OFF를 제어한다. LC는 래치(latch)회로이고, 메모리 어레이로 부터의 호출 신호의 데이터를 VCLk가 High의 기간에 거두어 들이고, Low의 기간은 이것을 홀드(hold)한다. 따라서 워드가 비선택으로 된 후도, 호출 데이터를 유지할 수가 있다. PA는 증폭 회로이며, 0.3~0.6V의 입력 증폭을 약 3V로 증폭하여, 다음 단의 CMOS로 완전한 MOS 레벨 신호를 발생한다. DOE는, 출력의 제어 신호이며, 대기할때 또는 기억 사이클에 있어서, DOE 신호가 Low레벨로 되어, 출력 단자를 높은 임피던스(impedance)로 한다. DOE를 High 레벨로 절환하면, DO는 메모리셀의 호출 신호에 따른 수치로 된다. 그리고, 레벨 변환 회로 PA는, 이미 출원한 일본국 특허출원 소화 59-139661호를 이용한 것이며, 출력의 취출법(取出法)도 앞 출원에 기재한 것과 같이, 바이폴러와 MOS를 조합(組合)시킨 여러가지의 취출법이 제안되고 있다.
또, 레벨 증폭기 PA 이후를 바이폴러만으로 구성하는 것도 가능하다. 본 실시예에 의하면 MA에서 출력까지의 회로는 바이폴로 트랜지스터를 주된 구성 부품으로 하고 있으므로, 매우 고속으로 동작하는 것이 가능하게 된다.
[실시예 8]
제12도는 출력을 ECL 인터페이스로 하는 경우의 메인 앰프 이후의 출력회로 구성을 도시한다. 이 경우, 메인 앰프 이후는 완전한 바이폴러 회로이다. 래치회로의 동작, DOE 신호의 기능은 제10도와 동일하다. 단, ECL 인터페이스에서 통상 대기 또는 기억할때에는, DOE를 High로 하고, DO출력을 Low 레벨로 한다. 호출 동작시에는, DOE를 Low 레벨로 하고, 메모리 셀로부터의 정보에 따라서 DO는 High, 또는 Low로 한다. 제10도, 제12도의 실시예에서는 MA의 출력 진폭을 CMOS의 동작 진폭까지 증폭할 필요가 없으므로, MA, LC회로가 전부 고속 동작이 가능하다.
[실시예 9]
제13도에 도시한 실시예는 제12도에 대해, 래치회로와 출력 회로를 공용한 것이며, 이 회로의 동작도 제10도, 제12도와 마찬가지이기 때문에 상세한 설명은 생략한다. 본 실시예에서는, 래치 회로와 출력 회로를 공용하여 논리(論理), 단수(段數)를 삭감한 것에 의해, 더욱 고속 동작이 가능하게 된다.
이상 기술한 바와 같이, 종래의 DRAM과 공통의 메모리셀 어레이와 공통 데이타선을 이용해서 구성하고, 메인 앰프나 출력 회로에 본 발명을 적용해서 액세스 시간의 크나큰 고속화가 된다. 즉, DRAM의 액세스 시간을 약 1/3로, 또 사이클 시간을 약 1/2로 단축할 수 있다. 한편, 칩의 면적에 대해서는 셀 어레이와 그 직접 주변은 전부 종래의 MOS DRAM과 같은 구성으로 하고, 바이폴로 트랜지스터는 소수의 간접주변 회로에 사용하는 것 만으로 좋으므로 칩의 면적은 거의 증가하지 않는다.
이상 본 발명자에 의해서 이루어진 발명은, 상기 실시예에 따라서 구체적으로 설명하였으나, 본 발명은 상기 실시에에 한정되는 것은 아니며, 그 요지를 이탈하지 않는 범위내에 있어서, 여러가지로 변경할 수가 있는 것은 물론이다.

Claims (7)

  1. 다수의 제1의 데이터선, 상기 제1의 데이터선과 교차하도록 배치된 다수의 워드선, 상기 워드선과 상기 제1의 데이터선의 교차점에 배치되고, 대응하는 워드선을 게이트 전극에 접속한 MOS 트랜지스터 및 상기 MOS 트랜지스터의 드레인-소오스 경로를 거쳐서 대응하는 제1의 데이터선을 한쪽 전극에 접속한 캐패시터를 각각 갖는 다이나믹 메모리셀, 상기 제1의 데이터선에 결합되어 상기 다이나믹 메모리셀에 격납된 신호를 증폭하고, MOS 트랜지스터에 의해 형성되고, 그들의 증폭 및 액티브 리스토어 동작이 제1의 제어신호에 의해 개시되는 센스 앰프 및 액티브 리스토어 회로, ON 및 OFF 동작이 제2의 제어신호로 제어되는 스위치 수단을 거쳐서 상기 다이나믹 메모리셀에서의 호출신호가 공급되도록 상기 스위치수단을 거쳐서 상기 제1의 데이터선에 접속된 제2의 데이터선, 상기 제2의 데이터선에 접속되어 상기 제2의 데이터선에 나타나는 상기 호출신호를 검출하는 증폭회로와 상기 메모리셀에 기억신호를 인가하는 기억회로를 포함하며, 상기 증폭회로는 적어도 제1의 바이폴러 트랜지스터, 제2의 바이폴러 트랜지스터 및 전류원을 구비하며, 적어도 상기 제1 및 제2의 바이폴러 트랜지스터중의 하나의 베이스는 전기적으로 상기 제2의 데이터선에 결합되고, 상기 제1 및 제2의 바이폴러 트랜지스터의 각각의 에미터는 전기적으로 상기 전류원에 결합되고, 상기 제1 및 제2의 바이폴러 트랜지스터의 각각의 코렉터는 전기적으로 출력회로에 결합되고, 상기 센스 앰프 및 액티브 리스토어 회로수단의 상기 증폭 및 액티브 리스토어 동작이 상기 제1의 제어신호에 의해 개시된 후에 상기 스위치수단이 상기 제2의 제어신호에 의해 ON상태로 제어되어, 상기 센스 앰프 및 액티브 리스토어 수단에서의 증폭된 신호가 상기 스위치수단 및 상기 제2의 데이터선을 거쳐서 상기 증폭회로의 상기 하나의 바이폴러 트랜지스터의 베이스전극에 전송되고, 상기 출력회로는 에미터가 상기 제1의 바이폴러 트랜지스터의 상기 코렉터와 결합한 제3의 바이폴러 트랜지스터, 에미터가 상기 제2의 바이폴러 트랜지스터의 상기 코렉터와 결합한 제4의 바이폴러 트랜지스터의 코렉터와 동작 전위 사이에 결합된 제1의 부하수단, 상기 제4의 바이폴러 트랜지스터의 코렉터와 동작전위 사이에 결합된 제2의 부하수단, 베이스가 상기 제3의 바이폴러 트랜지스터의 상기 코렉터와 결합되고 코렉터가 상기 동작 전위와 결합된 제5의 바이폴러 트랜지스터, 베이스가 상기 제4의 바이폴러 트랜지스터의 상기 코렉터와 결합되고 코렉터가 상기 동작전위와 결합된 제6의 바이폴러 트랜지스터를 구비하며, 상기 제3 및 제4의 바이폴러 트랜지스터의 베이스에는 소정의 바이어스 전압이 공급되고, 또 신호는 상기 제5 및 제6의 바이폴러 트랜지스터의 에미터에서 얻어지는 반도체 메모리.
  2. 특허청구의 범위 제1항에 있어서, 상기 제2의 데이터선과 전원단자와의 사이에 부하소자가 접속되어 있는 반도체 메모리.
  3. 특허청구의 범위 제2항에 있어서, 상기 부하소자는 상기 제2의 데이터선과 전원단자 사이의 등가 임피던스의 가변수단을 가지며, 그 등가 임피던스를 호출 동작할 때에는 낮고, 기억동작할때에는 높게 설정하는 것을 특징으로 하는 반도체 메모리.
  4. 특허청구의 범위 제1항에 있어서, 절연게이트 트랜지스터를 포함하는 제2의 스위치수단은 상기 제2의 데이터선과 상기 증폭회로의 입력 사이에 마련되고, 기억동작 동안에는 OFF되는 반도체 메모리.
  5. 특허청구의 범위 제1항에 있어서, 높은 속도의 동작을 얻기 위해 상기 제2의 제어신호(øY)는 상기 데이터선중의 하나에 나타나는 신호가 Vcc-VTH까지 증폭되기 전에 스위치 수단에 인가되는 반도체 메모리.
  6. 특허청구의 범위 제1항에 있어서, 상기 출력회로는 소정의 신호 레벨을 출력하기 위해 출력신호의 레벨을 제어하는 반도체 메모리.
  7. 특허청구의 범위 제1항에 있어서, 상기 출력회로는 ECL 인터페이스로서 동작하는 상기 반도체 메모리를 ECL 회로에 접속하는 반도체 메모리.
KR1019860009476A 1985-11-15 1986-11-11 바이폴러 트랜지스터를 포함한 앰프를 가진 반도체 메모리 KR940004401B1 (ko)

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