JPH0810552B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0810552B2 JPH0810552B2 JP61292484A JP29248486A JPH0810552B2 JP H0810552 B2 JPH0810552 B2 JP H0810552B2 JP 61292484 A JP61292484 A JP 61292484A JP 29248486 A JP29248486 A JP 29248486A JP H0810552 B2 JPH0810552 B2 JP H0810552B2
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- differential amplifier
- memory device
- semiconductor memory
- dram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、高集積化と高速化を図ったダイナミック型
半導体記憶装置に関する。
半導体記憶装置に関する。
（従来の技術） MOS型半導体記憶装置は、素子の微細化、高集積化が
著しい。大型コンピュータのキュッシュ・メモリのよう
に特に高速性が要求される分野では現在、4Kあるいは16
KビットのスタティックRAM（sRAM）が多く使用されてい
る。しかしMOSトランジスタのゲート長が0.5μｍ程度迄
微細化されると、素子の信頼性を確保するため外部電源
を下げなければならず、これまでのような微細化による
高速化はもはや不可能になる。そこでsRAMでは、MOSト
ランジスタより電流駆動能力の大きいバイポーラトラン
ジスタを導入することにより、高速化を図ることが行わ
れている。例えばビット線センスアンプに、バイポーラ
トランジスタをドライバとし、CMOS素子と組合せた差動
増幅回路が用いられる。この様なCMOS素子とバイポーラ
トランジスタを組合せた回路は、BICMOS回路と呼ばれ
る。
著しい。大型コンピュータのキュッシュ・メモリのよう
に特に高速性が要求される分野では現在、4Kあるいは16
KビットのスタティックRAM（sRAM）が多く使用されてい
る。しかしMOSトランジスタのゲート長が0.5μｍ程度迄
微細化されると、素子の信頼性を確保するため外部電源
を下げなければならず、これまでのような微細化による
高速化はもはや不可能になる。そこでsRAMでは、MOSト
ランジスタより電流駆動能力の大きいバイポーラトラン
ジスタを導入することにより、高速化を図ることが行わ
れている。例えばビット線センスアンプに、バイポーラ
トランジスタをドライバとし、CMOS素子と組合せた差動
増幅回路が用いられる。この様なCMOS素子とバイポーラ
トランジスタを組合せた回路は、BICMOS回路と呼ばれ
る。
sRAMに比べて高集積化が容易であるダイナミックRAM
（dRAM）に対しても、同様の考えでBICMOS回路を用いる
ことにより高速化を図ることが提案されている。dRAMの
場合はsRAMと異なり、再書込みを必要とする。このた
め、センスアンプとしてバイポーラトランジスタを用い
た差動増幅器と別に再書込み用に例えばCMOS型フリップ
フロップを設けることが必要である。またdRAMセルは本
質的に破壊読み出し型であるため、ビット線を直接バイ
ポーラトランジスタを用いた差動増幅器に接続すること
はできない。ビット線とバイポーラトランジスタを用い
た差動増幅器の間を直流的にカットする手段として、MO
Sトランジスタを用いたカレントミラー回路を設けるこ
とが既に提案されている。
（dRAM）に対しても、同様の考えでBICMOS回路を用いる
ことにより高速化を図ることが提案されている。dRAMの
場合はsRAMと異なり、再書込みを必要とする。このた
め、センスアンプとしてバイポーラトランジスタを用い
た差動増幅器と別に再書込み用に例えばCMOS型フリップ
フロップを設けることが必要である。またdRAMセルは本
質的に破壊読み出し型であるため、ビット線を直接バイ
ポーラトランジスタを用いた差動増幅器に接続すること
はできない。ビット線とバイポーラトランジスタを用い
た差動増幅器の間を直流的にカットする手段として、MO
Sトランジスタを用いたカレントミラー回路を設けるこ
とが既に提案されている。
しかしこのようなビット線センスアンプ構成では、特
にカレントミラー回路の動作時の直流電流があり、複数
のビット線対のデータを同時に読み出す×4,×８等の構
成の時に消費電流が増大してしまう。
にカレントミラー回路の動作時の直流電流があり、複数
のビット線対のデータを同時に読み出す×4,×８等の構
成の時に消費電流が増大してしまう。
（発明が解決しようとする問題点） 以上のように、dRAMへのBICMOS回路導入には、消費電
流の増大を伴うという問題があった。
流の増大を伴うという問題があった。
本発明はこの様な問題を解決したdRAMを提供すること
を目的とする。
を目的とする。
［発明の構成］ （問題点を解決するための手段） 本発明にかかるdRAMは、ビット線センスアンプとして
CMOSフリップフロップと、バイポーラトランジスタとMO
Sトランジスタを用いたBICMOS差動増幅器とを有し、CMO
Sフリップフロップはビット線対に直接接続し、BICMOS
差動増幅器にはクロックドCMOS（C2MOS）インバータを
介してビット線対を接続して構成したことを特徴とす
る。
CMOSフリップフロップと、バイポーラトランジスタとMO
Sトランジスタを用いたBICMOS差動増幅器とを有し、CMO
Sフリップフロップはビット線対に直接接続し、BICMOS
差動増幅器にはクロックドCMOS（C2MOS）インバータを
介してビット線対を接続して構成したことを特徴とす
る。
（作用） この様な構成とすれば、電流駆動能力の大きいBICMOS
差動増幅器の導入により高速動作を可能とした高集積化
dRAMを実現することができる。しかも本発明では、ビッ
ト線対とBICMOS差動増幅器の間にC2MOSインバータを設
けて直流カットを行なうため、低消費電力化が図られ
る。
差動増幅器の導入により高速動作を可能とした高集積化
dRAMを実現することができる。しかも本発明では、ビッ
ト線対とBICMOS差動増幅器の間にC2MOSインバータを設
けて直流カットを行なうため、低消費電力化が図られ
る。
（実施例） 以下、本発明の実施例を説明する。
第１図は一実施例のdRAMの要部構成を示す等価回路で
ある。図では、それぞれ一個のMOSトランジスタと一個
のキャパシタにより構成される一個のメモリセルMCと一
個のダミーセルDC、及びその情報を読み取るビット線セ
ンセアンプ部を示している。ビット線センスアンプは、
CMOSフリップフロップ１とBICMOS差動増幅器２とから構
成される。CMOSフリップフロップ１は、ｐチャネルMOS
トランジスタQP1〜Qp3とｎチャネルMOSトランジスタQN1
〜QN3により構成され、そのノードは直接ビット線対BL,
▲▼に接続されている。BICMOS差動増幅器２は、バ
イポーラトランジスタT11〜T14、ｐチャネルMOSトラン
ジスタQP4,Qp5及びｎチャネルMOSトランジスタQN8によ
り構成されている。ビット線対BL,▲▼とBICMOS差
動増幅器２の間には、C2MOSインバータ31,32が設けられ
ている。一方のC2MOSインバータ31は、ｐチャネルMOSト
ランジスタQP6,Qp7とｎチャネルMOSトランジスタQN4,Q
N5により構成され，他方のC2MOSインバータ32はｐチャ
ネルMOSトランジスタQP8,Qp9とｎチャネルMOSトランジ
スタQN6,QN7により構成されている。
ある。図では、それぞれ一個のMOSトランジスタと一個
のキャパシタにより構成される一個のメモリセルMCと一
個のダミーセルDC、及びその情報を読み取るビット線セ
ンセアンプ部を示している。ビット線センスアンプは、
CMOSフリップフロップ１とBICMOS差動増幅器２とから構
成される。CMOSフリップフロップ１は、ｐチャネルMOS
トランジスタQP1〜Qp3とｎチャネルMOSトランジスタQN1
〜QN3により構成され、そのノードは直接ビット線対BL,
▲▼に接続されている。BICMOS差動増幅器２は、バ
イポーラトランジスタT11〜T14、ｐチャネルMOSトラン
ジスタQP4,Qp5及びｎチャネルMOSトランジスタQN8によ
り構成されている。ビット線対BL,▲▼とBICMOS差
動増幅器２の間には、C2MOSインバータ31,32が設けられ
ている。一方のC2MOSインバータ31は、ｐチャネルMOSト
ランジスタQP6,Qp7とｎチャネルMOSトランジスタQN4,Q
N5により構成され，他方のC2MOSインバータ32はｐチャ
ネルMOSトランジスタQP8,Qp9とｎチャネルMOSトランジ
スタQN6,QN7により構成されている。
第２図はこのdRAMの主要ノードの動作波形タイミング
図である。先ず、アクティブサイクルで、ロウアドレス
信号によりワード線WLとダミーワード線DWLが選択さ
れ、ドレイン電源電圧VDDの中間電位（1/2）VCCにプリ
チャージされていたビット線対BL,▲▼にメモリセ
ルMCとダミーセルDCに蓄えられていたデータが転送され
る。次にカラムアドレス信号によりカラム選択線CSLA,
▲▼,CSLBが選択されると、C2CMOSインバータ3
1,32が働き、BICMOS差動増幅器２が活性化される。これ
によりビット線対BL,▲▼に転送された情報はBICMO
S差動増幅器２で増幅されて入出力線I/O,▲▼に
転送される。
図である。先ず、アクティブサイクルで、ロウアドレス
信号によりワード線WLとダミーワード線DWLが選択さ
れ、ドレイン電源電圧VDDの中間電位（1/2）VCCにプリ
チャージされていたビット線対BL,▲▼にメモリセ
ルMCとダミーセルDCに蓄えられていたデータが転送され
る。次にカラムアドレス信号によりカラム選択線CSLA,
▲▼,CSLBが選択されると、C2CMOSインバータ3
1,32が働き、BICMOS差動増幅器２が活性化される。これ
によりビット線対BL,▲▼に転送された情報はBICMO
S差動増幅器２で増幅されて入出力線I/O,▲▼に
転送される。
情報の再書込みは、クロックφP,φＮが順次入力さ
れ、CMOSフリップフロップ１が活性化されることにより
行われる。もし、読み出したメモリセルMCの内容が論理
“1"の場合、ビット線BLはドレイン電源電圧VDDに、▲
▼はソース電源電圧VSSになり、メモリセルのキャ
パシタにはVDDが書込まれる。このメモリセルの再書込
みは、カラム選択信号とは無関係にワード線が選択され
た後、ある所定時間経過すると選択されたワード線に関
して全CMOSフリップフロップが活性化されるようにして
おく。
れ、CMOSフリップフロップ１が活性化されることにより
行われる。もし、読み出したメモリセルMCの内容が論理
“1"の場合、ビット線BLはドレイン電源電圧VDDに、▲
▼はソース電源電圧VSSになり、メモリセルのキャ
パシタにはVDDが書込まれる。このメモリセルの再書込
みは、カラム選択信号とは無関係にワード線が選択され
た後、ある所定時間経過すると選択されたワード線に関
して全CMOSフリップフロップが活性化されるようにして
おく。
この実施例によれば、dRAMの高集積化という性能を生
かしながら、sRAM並の高速動作可能なdRAMを得ることが
できる。
かしながら、sRAM並の高速動作可能なdRAMを得ることが
できる。
第３図は、16MビットdRAMでのアクセスタイムを各種
構成について比較して示したものである。CMOSのみの構
成ではアクセスタイムtRAC＝96n secであり、ビット線
センスアンプ以外の部分にBICOMS構成を導入した場合に
はこれが67n secになるが、これはCMOSのみの場合の７
割に過ぎない。これに対し、ビット線センスアンプを他
の部分と共にBICMOS化することにより、アクセスタイム
をCMOSのみの場合に比べて1/2程度まで短縮することが
できる。
構成について比較して示したものである。CMOSのみの構
成ではアクセスタイムtRAC＝96n secであり、ビット線
センスアンプ以外の部分にBICOMS構成を導入した場合に
はこれが67n secになるが、これはCMOSのみの場合の７
割に過ぎない。これに対し、ビット線センスアンプを他
の部分と共にBICMOS化することにより、アクセスタイム
をCMOSのみの場合に比べて1/2程度まで短縮することが
できる。
また従来の一般的なdRAMのセンスアンプでは、その感
度はビット線容量CBとセル容量CSの比で決り、動作マー
ジンとの関係でCSを40fF以下にすることはできなかっ
た。本発明では、ビット線センスアンプが電流増幅型で
あるため、セル容量が20fF以下でも充分に動作する。現
在、4M以上の高集積化dRAMでは、40fF以上の容量を確保
するために、メモリセル製造工程が複雑になり、これが
歩留り低下やコストアップにつながっている。この点本
発明ではセル容量が小さくてよいので、メモリセル製造
工程を複雑にすること必要がなく、ビット当りのコスト
低下が図られる。
度はビット線容量CBとセル容量CSの比で決り、動作マー
ジンとの関係でCSを40fF以下にすることはできなかっ
た。本発明では、ビット線センスアンプが電流増幅型で
あるため、セル容量が20fF以下でも充分に動作する。現
在、4M以上の高集積化dRAMでは、40fF以上の容量を確保
するために、メモリセル製造工程が複雑になり、これが
歩留り低下やコストアップにつながっている。この点本
発明ではセル容量が小さくてよいので、メモリセル製造
工程を複雑にすること必要がなく、ビット当りのコスト
低下が図られる。
なお実施例では、ロウアドレス信号が入力してワード
線が選ばれ、その後カラムアドレス信号が入力してBICM
OS差動増幅器が活性化される場合を説明した。これとは
逆に、カラムアドレス信号をロウアドレス信号より先に
入力し、BICMOS差動増幅器をワード線が選択される前に
活性化してもよい。このようにすれば、ワード線とダミ
ーワード線が選択されるや否や、ビット線に読み出され
た情報がそのまま入出力線まで転送され、より高速の読
出しが可能となる。これは、BICMOS差動増幅器にクロッ
クドインバータを介してビット線対が接続されているた
めにビット線の電流が差動増幅器側に流れないこと、さ
らにT14,T15がバイポーラトランジスタでありそのベー
スを入力端とするために直前に読み出されたデータの履
歴が残らないことによる。
線が選ばれ、その後カラムアドレス信号が入力してBICM
OS差動増幅器が活性化される場合を説明した。これとは
逆に、カラムアドレス信号をロウアドレス信号より先に
入力し、BICMOS差動増幅器をワード線が選択される前に
活性化してもよい。このようにすれば、ワード線とダミ
ーワード線が選択されるや否や、ビット線に読み出され
た情報がそのまま入出力線まで転送され、より高速の読
出しが可能となる。これは、BICMOS差動増幅器にクロッ
クドインバータを介してビット線対が接続されているた
めにビット線の電流が差動増幅器側に流れないこと、さ
らにT14,T15がバイポーラトランジスタでありそのベー
スを入力端とするために直前に読み出されたデータの履
歴が残らないことによる。
また第４図は、入出力線を、読出し用入出力線I/OR,
▲▼と書込み用入出力線I/OW,▲▼と
に分離した場合のdRAM構成であり、この場合にも本発明
は有効である。
▲▼と書込み用入出力線I/OW,▲▼と
に分離した場合のdRAM構成であり、この場合にも本発明
は有効である。
［発明の効果］ 以上述べたように本発明によれば、ビット線センスア
ンプ部にBICMOS差動増幅器を導入することにより高速化
を図ったdRAMを実現することができる。特に本発明では
BICMOS差動増幅器の導入に当り、ビット線対とBICMOS差
動増幅器の間にC2MOSインバータを介在させることによ
り、低消費電力化が実現できる。
ンプ部にBICMOS差動増幅器を導入することにより高速化
を図ったdRAMを実現することができる。特に本発明では
BICMOS差動増幅器の導入に当り、ビット線対とBICMOS差
動増幅器の間にC2MOSインバータを介在させることによ
り、低消費電力化が実現できる。
第１図は本発明の一実施例のdRAMの要部構成を示す等価
回路図、第２図はその動作タイミング図、第３図はこの
実施例のdRAMのアクセイタイムを従来例と比較して示す
図、第４図は他の実施例のdRAMの要部構成を示す等価回
路図である。 １……CMOSフリップフロップ、２……BICMOS差動増幅
器、31,32……C2MOSインバータ、MC……メモリセル、DC
……ダミーセル、BL,▲▼……ビット線対、WL……
ワード線、DWL……ダミーワード線。
回路図、第２図はその動作タイミング図、第３図はこの
実施例のdRAMのアクセイタイムを従来例と比較して示す
図、第４図は他の実施例のdRAMの要部構成を示す等価回
路図である。 １……CMOSフリップフロップ、２……BICMOS差動増幅
器、31,32……C2MOSインバータ、MC……メモリセル、DC
……ダミーセル、BL,▲▼……ビット線対、WL……
ワード線、DWL……ダミーワード線。
フロントページの続き (56)参考文献 特開 昭62−117190（ＪＰ，Ａ) 特開 昭63−133395（ＪＰ，Ａ) 特開 昭63−86188（ＪＰ，Ａ) 特開 昭63−46694（ＪＰ，Ａ) 特開 昭63−131395（ＪＰ，Ａ)
Claims (4)
- 【請求項１】半導体基板にdRAMセルが集積形成された半
導体記憶装置において、dRAMセルの情報を読み取るビッ
ト線センスアンプとして、CMOS型フリップフロップと、
バイポーラトランジスタとMOSトランジスタを組合わせ
た差動増幅器とを備え、前記CMOS型フリップフロップに
はビット線対が直接接続され、前記差動増幅器のベース
入力端にはクロックドCMOSインバータを介してビット線
対が接続されていることを特徴とする半導体記憶装置。 - 【請求項２】前記差動増幅器はカラム選択信号により制
御され、選択されたカラムに対応するもののみ活性化さ
れる特許請求の範囲第１項記載の半導体記憶装置。 - 【請求項３】前記差動増幅器はアクティブ動作時にロウ
選択信号によりワード線が選択される前にカラム選択信
号により活性化される特許請求の範囲第１項記載の半導
体記憶装置。 - 【請求項４】前記dRAMセルは一個のMOSトランジスタと
一個のキャパシタにより構成される特許請求の範囲第１
項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61292484A JPH0810552B2 (ja) | 1986-12-10 | 1986-12-10 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61292484A JPH0810552B2 (ja) | 1986-12-10 | 1986-12-10 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63146292A JPS63146292A (ja) | 1988-06-18 |
| JPH0810552B2 true JPH0810552B2 (ja) | 1996-01-31 |
Family
ID=17782411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61292484A Expired - Lifetime JPH0810552B2 (ja) | 1986-12-10 | 1986-12-10 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0810552B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3834949B2 (ja) * | 1997-08-25 | 2006-10-18 | トヨタ紡織株式会社 | 車両用座席およびその製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62117190A (ja) * | 1985-11-15 | 1987-05-28 | Hitachi Ltd | 半導体記憶装置 |
| JPS6386188A (ja) * | 1986-09-30 | 1988-04-16 | Toshiba Corp | ダイナミツク型半導体記憶装置 |
-
1986
- 1986-12-10 JP JP61292484A patent/JPH0810552B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63146292A (ja) | 1988-06-18 |
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