KR890016570A - 공진턴넬링 트랜지스터를 사용하는 반도체 메모리장치 - Google Patents

공진턴넬링 트랜지스터를 사용하는 반도체 메모리장치 Download PDF

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KR890016570A
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Abstract

내용 없음

Description

공진턴넬링 트랜지스터를 사용하는 반도체 메모리장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 의한 반도체 메모리 장치의 제1실시예에 사용되는 RHET의 요부를 나타내는 횡단면도, 제2a-2d도는 RHET의 동작원리를 설명하기 위한 에너지 밴드도, 제3도는 RHET의 콜렉터 전류대 베이스-에미터 특성과 베이스 전류대 베이스-에미터 특성을 나타내는 그래프.

Claims (10)

  1. 베이스전류가 차동부성저항특성을 갖고 있으며, 또한 베이스-에미터간 전압이 증가될 때 베이스전류내에차동부성저항특성이 발생된 후 콜렉터전류가 크게 흐르는 그러한 전류특성을 갖는 트랜지스터와, 상기 트랜지스터의 콜렉터와 베이스간에 직렬로 결합되는 부하와, 상기 트랜지스터의 베이스 저항을 통해 상기 트랜지스터의 베이스에 결합되는제1 및 제2입력단자들과, 그리고 상기 트랜지스터의 콜렉터에 결합되는 출력단자를 포함하는 것이 특징은 공진턴넬링 트랜지스터를 사용하는 반도체 메모리 장치.
  2. 제1항에서, 상기 반도체 메모리 장치의 기입 동작은 상기 제1 및 제2입력단자들에 고레벨과 저레벨 신호들중하나를 공급함으로서 수행되며, 또한 상기 반도체 메모리 장치의 독출동작은 상기 제1 및 제2 입력단자들중 한 단자에 중간레벨신호를 그리고 다른 단자에 타이밍 펄스신호를 공급함으로서 수행되며, 상기 중간레벨신호는 고레벨과 저레벨간의 중간레벨을 갖는 것이 특징인 공진턴넬링 트랜지스터를 사용하는 메모리장치.
  3. 제2항에서, 기억된 정보내용은 상기 출력단자로부터 출력되는 출력신호내의 전위 변동크기에 따라 독출 동작하는 동안 독출되는 것이 특징인 공진턴넬링 트랜지스터를 사용하는 메모리 장치.
  4. 제1항에서, 상기 트랜지스터는 공진턴넬링 열전자 트랜지스터인 것이 특징인 공진턴넬링 트랜지스터를 사용하는메모리 장치.
  5. 제4항에 있어서, 상기 공진턴넬링 열전자 트랜지스터는 특징도전형 콜렉터층과, 상기 특정 도전형 콜렉터층상에 형성되는 콜렉터 장벽층과, 상기 콜렉터 장벽층상에 형성되는 특정도전형 베이스층과, 상기 특정형 베이스층상에 형성되는 에미터 장벽층과, 그리고 상기 에미터 장벽층상에 형성되는 특정도전형 에미터층을 포함하며, 상기 콜렉터 장벽층은 제1전압이 상기 특정 도전형 베이스층과 상기 특정형 에미터층 양단에 걸릴때 상기 에미터 장벽층을 통해 공진턴넬링함으로서 상기 특정도전형 베이스층에 주입되는 캐리어들의 전위보다 더 큰 장벽높이를 갖고 있으며, 상기 제1전압보다 큰제2전압이 상기 특정도전형 베이스층과 상기 특정도전형 에미터층 양단에 걸릴때 상기 특정도전형 베이스층에 주입되는캐리어들의 전위는 상기 콜렉터 장벽층의 장벽높이보다 크며, 상기 특정도전형은 n-형 및 p-형중 하나인 것이 특징인 공진턴넬링 트랜지스터를 사용하는 메모리 장치.
  6. 제1항에서, 상기 트랜지스터는 공진턴넬링 바이폴라 트랜지스터인 것이 특징인 공진턴넬링 트랜지스터를사용하는 반도체 메모리 장치.
  7. 제6항에서, 상기 공진턴넬링 바이폴라 트랜지스터는 제1도전형 콜렉터층과, 상기 제1도전형 콜렉터층상에형성되는 제2도전형 베이스층과, 상기 제2도전형 베이스층상에 형성되는 에미터 장벽층과, 그리고 상기 에미터 장벽층상에 형성되는 제1도전형 에미터층을 포함하며, 상기 에미터 장벽층은 캐리어들이 관통될 수 있는 박막두께를 갖는 적어도두 장벽층들과 상기 장벽층들간에 제공되는 양자우물층으로 구성되며, 상기 제1도전형 에미터층은 상기 양자우물층의 것보다 큰 도전밴드의 바닥을 가지며, 상기 양자우물층은 상기 제2도전형 베이스층의 것보다 작은 밸런스 밴드의 상부를 가지며, 전공들의 공진턴넬링은 제1전압이 상기 제1도전형 에미터층과 상기 제2도전형 베이스층 양단에 걸릴때 상기 제2도전형 베이스층으로 부터 상기 제1도전형 에미터층으로 발행하며, 전자들은 상기 제1전압보다 큰 제2전압이 상기 제1도전형 에미터층과 상기 제2도전형 베이스층 양단에 걸릴때 상기 제1도전형 에미터층으로부터 상기 제2도전형 베이스층으로주입되며, 상기 제1 및 제2도전형들은 n-형과 p-형의 하나와 다른 하나인 것이 특징인 공진턴넬링 트랜지스터를 사용하는반도체 메모리장치.
  8. 제6항에서, 상기 공진턴넬링 바이폴라 트랜지스터는 제1도전형 콜렉터층과, 상기 제1도전형 콜렉터층상에형성되는 제2도전형 베이스층과, 상기 제2도전형 베이스층상에 형성되는 에미터 장벽층과, 그리고 상기 에미터 장벽층상에 형성되는 제1도전형 에미터층을 포함하며, 상기 에미터 장벽층은 캐리어들이 관통될 수 있는 박막두께를 갖는 적어도두 장벽층들과 상기 장벽층들간에 제공되는 양자우물층으로 구성되며, 상기 제1도전형 에미터층의 도전본대의 바닥과 상기 양자우물층의 도전밴드의 바닥간의 차의 절대값은 상기 양자우물층의 밸런스 밴드의 상부와 상기 제2도전형 베이스층의 밸런스 밴드의 상부간의 차의 절대값보다 더 크며, 상기 제1도전형 에미터층은 상기 양자우물층의 것보다 더 큰 밸런스 밴드의 상부를 가지며, 상기 양자 우물층은 상기 제2도전형 베이스층의 것보다 작은 밸런스 밴드의 상부를 가지며, 정공들의 공진턴넬링은 제1전압이 상기 제1도전형 에미터층과 상기 제2도전형 베이스층 양단에 걸릴때 상기 제2도전형 베이스층으로부터 상기 제1도전형 에미터층으로 발생하며, 전자들은 상기 제1전압보다 큰 제2전압이 상기 제1도전형 에미터층과상기 제2도전형 베이스층 양단에 걸릴때 상기 제1도전형 에미터층으로부터 상기 제2도전형 베이스층으로 주입되며, 상기제1 및 제2도전형들은 n-형과 p-형의 하나와 다른 하나인 것이 특징인 공진턴넬링 트랜지스터를 사용하는 반도체 메모리장치.
  9. 비트라인과, 워드라인과, 판독라인과 그리고 베이스전류가 차동부성저항특성을 가지며, 또한 베이스-에미터간 전압이 증가될때 베이스 전류내에 차동부성저항특성이 발생한 후 콜렉터전류가 크게 흐르는 전류특성을 갖는 트랜지스터, 상기 트랜지스터의 콜렉터와 베이스간에 직렬로 결합되는 부하, 상기 트랜지스터의 베이스 저항을 통해 상기 트랜지스터의 베이스에 결합되는 제1 및 제2입력단자들 및 상기 트랜지스터의 콜렉터에 결합되는 출력단자로 구성되는 메모리셀을 포함하며, 상기 제1입력단자는 상기 워드라인에 결합되며, 상기 제2입력단자는 상기 비트라인에 결합되며, 상기 출력단자는 상기 판독라인에 결합되는 것이 특징인 공진턴넬링 트랜지스터를 사용하는 반도체 메모리 장치.
  10. 다수의 비트라인들과, 다수의 워드라인들과, 다수의 판독라인들과, 그리고 상기 비트라인들중 하나, 상기워드라인들중 하나 그리고 상기 판독라인들중 하나에 각각 연결되는 다수의 동일한 메모리셀들에 의해 구성되는 메모리셀어레이를 포함하되, 상기 메모리셀들 각각은 베이스전류가 차동부성저항특성을 가지며, 또한 베이스-에미터간 전압이 증가될때 베이스전류내에 차동부성저항특성이 발생한 후 콜렉터전류가 크게 흐르는 전류특성을 갖는 트랜지스터, 상기 트랜지스터의 콜렉터와 베이스간에 직렬로 결합되는 부하, 상기 트랜지스터의 베이스 저항을 통해 상기 트랜지스터의 베이스에 결합되는 제1 및 제2 입력단자들 및 상기 트랜지스터의 콜렉터에 결합되는 출력단자로 구성되는 메모리셀을 포함하며,상기 제 1 입력단자는 상기 워드라인에 결합되며, 상기 제2입력단자는 상기 비트라인에 결합되며, 상기 출력단자는 상기 판독라인에 결합되는 것이 특징인 공진턴넬링 트랜지스터를 사용하는 반도체 메모리 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019880004835A 1987-04-28 1988-04-28 공진턴넬링 트랜지스터를 사용하는 반도체 메모리장치 KR910002031B1 (ko)

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