KR910002031B1 - 공진턴넬링 트랜지스터를 사용하는 반도체 메모리장치 - Google Patents

Abstract

내용 없음.

Description

공진턴넬링 트랜지스터를 사용하는 반도체 메모리장치

제1도는 본 발명에 의한 반도체 메모리장치의 제1실시예에 사용되는 RHET의 요부를 나타내는 횡단면도.

제2a-2d도는 RHET의 동작원리를 설명하기 위한 에너지 밴드도.

제3도는 RHET의 콜렉터 전류대 베이스-에미터 특성과 베이스 전류대 베이스-에미터 특성을 나타내는 그래프.

제4도는 RHET를 사용하는 플립플롭의 일실시에를 나타내는 회로도.

제5도는 본 발명에 의한 반도체 메모리장치의 제1실시예의 메모리셀의 동작을 설명하기 위한 요부도.

제6a-6d도는 제5도에 보인 반도체 메모리장치의 동작을 설명하기 위한 타이밍도.

제7도는 본 발명에 의한 반도체 메모리장치의 제1실시예의 요부를 나타내는 회로도.

제8도는 본 발명에 의한 반도체 메모리장치의 제2실시예에 사용되는 RBT의 요부를 나타내는 횡단면도.

제9a-9c도는 RBT의 동작원리를 설명하기 위한 에너지 밴드도.

제10a 및 10b도는 제9b 및 9c도에 일치하여 RBT의 베이스 전류대 베이스-에미터 전압특성과 콜렉터 전류대 베이스-에미터 전압특성 그래프.

제11a 및 11b도는 전자들의 공진턴넬링이전에 구멍들의 공진턴넬링시키기 위한 조건들을 설명하기 위한 RBT의 에너지 밴드도.

제12도는 RBT를 사용하는 플립플롭 회로의 일실시예를 나타내는 회로도.

제13a 및 13b도는 제12도에 보인 플립플롭 회로의 동작을 설명하기 위한 타이밍도.

본 발명은 반도체 메모리장치들에 관한 것으로, 특히 공진턴넬링 트랜지스터(이후 RTT로서 간단히 칭함)를 사용하는 반도체 메모리장치에 관한 것이다.

일반적으로, 스태틱 랜돔 억세스 메모리(SRAM)에서, 적어도 4개의 전계효과 트랜지스터(FET)들은 하나의 메모리셀을 구성하는데 사용된다. 4개의 FET들로부터 두개의 FET는 플립플롭 회로용으로, 나머지 두개의 전송게이트용으로 사용된다. 다른 한편, 이중 에미터 바이폴라 트랜지스터들의 경우에, 적어도 두개의 이중 에미터 바이폴라 트랜지스터는 하나의 메모리 셀을 구성하는데 사용된다.

현재 반도체 집적회로 장치들에서 해결해야될 중요한 기술적인 문제점들중 하나는 고집적밀도의 실현에 관심이 있고 또한 반도체 메모리장치도 예외가 아니다.

종래에는 고집적밀도를 실현시키기 위해, 트랜지스터 자체를 소형하는데 많은 시도를 해왔다. 그러나, 조만간 트랜지스터의 소형화가 현재의 기술에 의해 한계점에 도달하게 되어 고착상태에 있다. 이러한 이유 때문에, 고집적밀도를 얻기위해 다른 조치들을 취해야만 한다.

고집적밀도의 실현에 있어 그 고착상태를 해결하기위해 생각할 수 있는 방법의 하나가 반도체 집적회로 장치의 기능과 효과를 변경시키지 않고서도 반도체 집적회로장치를 구성하는 트랜지스터들의 수를 줄이는 것이다. 그러나, 반도체 메모리장치의 경우에, 통상의 트랜지스터들이 사용되는한 현재의 기술에 의한 한계점에 가까운 정도의 요구를 충족시키는 고착상태에 도달하였다.

그러므로, 현재 집적도를 현저히 증가시킬 수 있는 반도체 메모리장치를 실현시키는 강한 요구가 있다.

따라서, 본 발명의 일반적인 목적은 전술한 문제점들이 제거되고 또한 그러한 요구가 충족될 수 있는 RTT를 사용하는 신규하고도 유용한 반도체 메모리장치를 제공하는데 있다.

본 발명의 또다른 좀더 구체적인 목적은 공진턴넬링 열전자 트랜지스터(RHET) 와 공진턴넬링 바이폴라 트랜지스터(RBT)와 같은 RTT를 능동소자로서 사용하는 반도체 메모리장치를 제공하는데 있다. 본 발명의 반도체 메모리 장치에 의하면, 요구되는 트랜지스터들의 수를 현저히 줄이고 또한 그에 따라 반도체 집적회로의 집적밀도를 개선하는 것이 가능하다.

본 발명의 또다른 목적은 베이스전류가 차동부성저항특성을 가지며 또한 베이스-에미터간 전압이 증가될 때 베이스에서 차동부성저항특성이 발생한 후 콜렉터전류가 크게 흐르는 전류특성을 갖는 트랜지스터와, 트랜지스터의 콜렉터와 베이스간에 직렬로 결합되는 부하와, 트랜지스터의 베이스저항을 통해 트랜지스터의 베이스에 결합되는 제1 및 제2입력단자들과, 그리고 트랜지스터의 콜렉터에 결합되는 출력단자로 구성되는 반도체 메모리장치를 제공하는데 있다. 트랜지스터는 RHET 또는 RBT일 수 있다. 본 발명의 반도체 메모리장치에 의하면, 요구되는 트랜지스터들의 수를 현저히 줄이고 또한 그에따라 반도체 집적회로의 집적밀도를 개선하는 것이 가능하다.

본 발명의 또다른 목적은 비트라인, 워드라인, 판독라인 및 메모리 셀로 구성되는 반도체 메모리 장치를 제공하되, 상기 메모리 셀은 베이스전류가 차동부성저항특성을 가지며 또한 베이스-에미터 전압이 증가될 때 베이스전류에 차동부성저항특성이 발생한 후 코렉터 전류가 크게 흐르는 전류특성을 갖는 트랜지스터와 트랜지스터의 콜렉터와 베이스간에 직렬로 결합되는 부하와, 트랜지스터의 베이스 저항을 통해 트랜지스터의 베이스에 결합되는 제1 및 제2입력단자와, 트랜지스터의 콜렉터에 결합되는 출력단자로 구성되는 장치를 제공하는데 있다. 제1입력단자는 워드라인에 결합되며, 제2입력단자는 비트라인에 결합되며, 또한 출력단자는 판독라인에 결합된다. 트랜지스터 RHET 또는 RBT일 수 있다. 본 발명의 반도체 메모리 장치에 의하면, 정보의 기입은 제1 및 제2입력단자 양단에 고 또는 저레벨신호를 입력시켜줌으로서 수행되며, 또한 기억된 정보의 판독은 워드라인을 통해 제1입력단자에 중간레벨신호를 입력시키고 또한 비트라인을 통해 제2입력단자에 타이밍 펄스신호를 입력시켜줌으로서 수행된다. 기억된 정보는 판독라인상의 신호레벨에서의 전위변동 크기를 검출함으로서 판독된다.

본 발명의 또다른 목적은 다수의 비트라인들, 다수의 워드라인들, 다수의 판독라인들 및 각 메모리셀들이 비트라인들중 하나, 워드라인들중 하나, 그리고 판독라인들중 하나에 연결되는 다수의 동일한 메모리 셀들에 의해 구성되는 메모리 셀 어레이로 구성되는 반도체 메모리장치를 제공하는데 있다. 각 메모리셀들은 베이스전류가 차동부성저항특성을 가지며 또한 베이스-에미터간 전압이 증가될때 베이스전류내에서 차동부성저항특성이 발생한 후 콜렉터 전류가 크게 흐르는 전류 특성을 갖는 트랜지스터와, 트랜지스터의 콜렉터와 베이스간에 직렬로 결합되는 부하와, 트랜지스터의 베이스저항을 통해 트랜지스터의 베이스에 결합되는 제1 및 제2입력단자들과, 그리고 트랜지스터의 콜렉터에 결합되는 출력단자로 구성된다. 제1입력 단자는 워드라인들중 대응하는 것에 연결되며, 제2입력단자는 비트라인들중 대응하는 것에 연결되며, 출력단자는 판독라인들중 대응하는 것에 결합된다. 트랜지스터는 RHET 또는 RBT일 수도 있다. 본 발명의 반도체 메모리장치에 의하면, 예정된 메모리셀로의 정보의 기입은 예정된 메모리셀의 제1 및 제2입력단자 둘다에 고 또는 저레벨신호를 입력시킴으로서 수행되며, 또한 기억된 정보의 독출은 예정된 메모리셀에 결합되는 예정된 워드라인을 통해 제1입력단자에 중간레벨 신호를 입력시키고 또한 예정된 메모리셀에 결합되는 비트라인을 통해 제2입력단자에 타이밍 펄스신호를 입력시키므로서 수행된다. 기억된 정보는 예정된 메모리셀에 결합되는 예정된 판독라인상의 신호에서의 전위변동크기를 검출함으로서 판독된다.

본 발명의 기타 목적 및 특징들은 이해하기 위해 첨부도면을 참조하여 본 발명의 양호한 실시예를 상세히 설명하면 다음과 같다.

본 발명의 기타 목적 및 특징들은 이해하기 위해 첨부도면을 참조하여 본 발명의 양호한 실시예를 상세히 설명하면 다음과 같다.

최근에, 공진턴넬링 열전자 트랜지스터(이후, RHET로 약칭함)와 같은 캐리어 주사원으로서 공진턴넬링 캐리어를 사용하는 소위 RTT에 관한 능동적인 연구와 개발이 된바 있다.

우선, 제1도를 참조하여 본 발명에 의한 반도체 메모리장치의 제1실시예에서 사용되는 일종의 RTT인 RHET에 관해 설명하겠다. 제1도는 RHET의 요부의 횡단면도를 나타낸다.

제1도에서, Al_yGa_1-yAs콜렉터 전위장벽층 12는 n⁺-형 GaAs 콜렉터층 11의 일측면상에 형성되며 또한 n⁺-형 GaAs 베이스층 13은 콜렉터 전위장벽층 12상에 형성된다. 중격자층(에미터 장벽층) 14는 베이스층 13상에 형성되며, 또한 n⁺-형 GaAs 에미터층 15는 중격자층 14상에 형성된다. 에미터전극 16은 에미터층 15상에 형성되며, 베이스전극 17은 베이스층 13상에 형성되며, n⁺-형 GaAs 에미터층 15는 중격자층 14상에 형성된다. 에미터전극 16은 에미터층 15상에형성되며, 베이스전극 17은 베이스층 13층에 형성되며, 또한 콜렉터 전극 18은 콜렉터층 11의 타측면상에 형성된다. 중격자층 14는 한쌍의 Al_xGa_1-xA_s장벽층들 14A와 14C간에 샌드위치되는 GaAs 양자우물층 14B로 구성되어 있다. 그러나, 중격자층 14는 반드시 두장벽층들과 하나의 양자우물층으로 구성될 필요는 없고 또한 다수의 양자우물층들과 이 양자우물층들을 형성하는데 필요한 다수의 장벽층들은 필요에 따라 제공될 수도 있다.

제2a 내지 2d도는 RHET의 동작원리를 설명하기 위한 에너지 밴드도이다. 제2a 내지 2d도에서, 제1도내의 대응부분들과 동일한 부분들은 동일번호와 문자들로 표시하며, 그에 대한 설명은 생략한다. 또한 제2a 내지 2d도에서, 종축은 에너지 레벨을 나타내며, q는 캐리어(전자)의 전하를, Ø_c는 콜렉터 전위장벽층 12와 베이스층 13간의 도전밴드 불연속성을, 그리고 V_BE는 RHET의 베이스-에미터간 전압을 나타낸다.

제2a도는 베이스-에미터간 전압 V_BE가 0 또는 0의 근사값일 경우의 에너지 밴드도를 나타낸다. 제2a도에서, 전압 V_CE는 RHET의 콜렉터와 에미터 양단에 걸리나, 양자우물층 14B의 에너지 레벨은 베이스-에미터간 전압 V_BE가 사실상 0이기 때문에 부밴드의 에너지 레벨 E_X와 다르다. 결과적으로, 중격자층 14를 통해 턴넬링함으로서 에미터층 15내의 전자들이 베이스층 13에 도달하는 것이 불가능하므로 또한 RHET내에 전류가 흐르지 않는다.

제2b도는 베이스-에미터간 전압 V_BE가 거의 2E_x/q와 동일한 경우에 대한 에너지 밴드도를 나타낸다. 제2b도에서, 에미터층 15의 에너지 레벨은 양자우물층 14내의 부밴드의 에너지 레벨 E_x와 일치한다. 이러한 이유때문에, 에미터층 15내의 전자들은 중격자층 14를 통해 공진턴넬링함으로서 베이스층 13에 주입된다. 위치에너지(

2E_x)는 베이스층 13내에서 운동에너지로 변환되어 전자들이 소위 뜨거운상태(열전자들)가 되므로 베이스층 13내로 주입되는 전자들은 베이스층 13을 통해 콜렉터층 11로 탄도학적으로 전송된다. 그러나 콜렉터 전위장벽층 12의 에너지 레벨이 2E_x보다 높을때 모든 전자들은 콜렉터 전위장벽층 12에 의해 차단되어, 결과적으로 베이스에는 전류가 흐르고 콜렉터에는 전류가 흐르지 않는다.

제2c도는 베이스-에미터간 전압 V_BE가 2E_x/q보다 클 경우에 대한 에너지 밴드도를 나타낸다. 이 경우에 에미터층 15의 에너지 레벨이 양자우물층 14B내의 부밴드의 에너지 레벨 E_x보다 더크기 때문에 공진턴넬링 효과가 일어나지 않는다. 따라서 에미터층 15로부터 베이스층 13으로 전자가 주입되지 않게 되어 전류 흐름이 감소한다.

제2d도는 베이스-에미터간 전압 V_BE가 2E_x/q에 비해 훨씬 클 경우에 대한 에너지 밴드도를 나타낸다. 이 경우에, 두 장벽층들 14A와 14C간에서 베이스층 13에 더 가까운 장벽층 14A는 에미터층 15의 에너지 레벨보다 낮은 에너지 레벨을 갖는다. 그러므로, 전자들은 에미터층 15에 더 가까운 장벽층 14C를 통해 직접 관통한다. 그밖에, 장벽층 14C를 통해 직접 관통하는 전자들은 콜렉터 전위장벽층 12의 에너지 레벨에 비교하여 충분히 큰 에너지 레벨을 갖기 때문에 전자들은 콜렉터층 11에 도달한다.

제3도는 RHET의 전압대 전류특성을 나타낸다. 제3도에서, 횡좌표는 RHET의 베이스-에미터간 전압 V_BE를 나타내며, 또한 종좌표는 RHET의 베이스전류 I_B와 콜렉터 전류 Ic를 나타낸다. 그밖에, 일점 쇄선 L_I는 RHIT에 대한 베이스입력전압 V_B가 V_B1일 경우에 대한 부하선을 나타내며, 실선 L_II는 베이스입력전압 V_B가 V_B2일 경우에 대한 부하선을 나타내며, 또한 이점쇄선 L_III은 베이스입력전압 V_B가 V_B3일 경우에 대한 부하선을 나타낸다. 또한 S₁과 S₂는 동작의 안정점들을 나타낸다.

제3도로부터 알 수 있는 바와 같이, RHET의 베이스 전류 I_B는 거의 N-형 특성 즉, 소위 차동부성저항특성을 갖는다. 그러므로, 콜렉터전류 I_C는 차동부성저항특성이 베이스전류 I_B에 나타낼때까지 흐르지 않지만 콜렉터전류 I_C는 부성저항특성이 베이스전류 I_B에 나타난후, 날카롭게 상승한다. RHET의 이러한 특성을 사용함으로서, 하나의 RHET를 사용하는 플립플롭회로를 구성하는 것이 가능하다.

제4도는 RHIT를 사용하는 플립플롭의 일실시에를 나타낸다. 제4도에서, 제3도와 동일한 표시가 사용된다. 제4도에 보인 플립플롭 회로는 RHET Q와 RHET Q의 베이스에 연결되는 저항 R3을 포한한다. V_CC는 양 전원전압을 나타내며, V_B는 입력단자 IN에 입력되는 베이스입력전압을 나타낸다.

제4도에 보인 플립플롭 회로의 동작에 관해 제3도를 참조하여 설명하겠다.

V_B=V_B2일 때, 부하선 L_II상의 두 안정점들 S₁과 S₂가 있다. 안정점 S₁에서, RHET Q는 콜렉터전류 I_C가 흐르지 않기 때문에 오프상태이다. 다른한편, 안정점 S₂에서, RHET Q는 콜렉터전류 I_C가 흐르기 때문에 온상태이다.

안정점 S₁으로부터 안정점 S₂로 이동하기 위해, 즉 RHET Q를 온상태에서 오프상태로 전이시키기 위해 베이스입력전압 V_B는 일단 V_B1보다 더 작게 설정된 다음 다시 V_B2와 동일하게 설정된다.

그러므로, 이 동작으로부터 이해될 수 있는 바와 같이 제4도에 보인 플립플롭 회로는 단하나의 RHET Q만을 능동소자로서, 사용할지라도 플립플롭으로서 정확하게 동작한다.

본 발명은 RHET와 같은 단하나의 RTT만을 사용하는 플립플롭 회로를 효율적으로 이용하여 SRAM내에 사용하기 위해 이 플립플롭 회로를 수정함으로서 그의 집적도를 상당히 개선할 수 있다.

제5도는 본 발명에 의한 반도체 메모리장치의 제1실시예의 메모리셀의 요부를 나타내는 것으로 그의 동작원리를 설명하기 위한 도면이다. 제5도에서, 제4도내의 대응하는 부분들과 동일한 부분들은 동일번호로 나타내며, 또한 그에 대한 설명은 생략한다. 제5도에서, R1, R2 및 R4는 저항을 나타내며 In1과 In2는 입력단자 IN1과 IN2에 입력되는 입력신호들을 각각 나타내며 Ot 는 출력단자 OUT로 부터 출력되는 출력신호를 나타낸다. 베이스 입력전압 V_B는 각 저항들 R1과 R2 를 통해 통과하는 입력신호들 In1과 In2로부터 유도되는 것으로 본다.

제6a 내지 6d도는 제5도에 보인 반도체메모리장치의 동작을 설명하기 위한 타이밍도들이다. 제6a 및 6b도는 각각 입력신호들 In1과 In2를 나타낸다. 제6c도는 베이스입력전압 V_B를 나타내며, 제6d도는 출력신호 Ot를 나타낸다. 제6a 내지 6d도에서, 횡좌표는 시간을 나타내는 한편 종좌표는 레벨을 나타낸다. 제3 및 5도에서와 동일한 표시를 사용한다.

그다음, 제5도에 보인 반도체 메모리장치의 동작에 관해 설명하겠다. 저항들 R1과 R2의 저항성분이 RHET Q 의 베이스-에미터간 저항성분과 저항 R3의 저항성분의 합인 저항성분과 비교하여 작게 설정될 때, 베이스입력전압 V_B는 사실상 저항 R1과 R2 의 저항성분에 따라 좌우된다. 본 실시예에서, 편의상 저항 R1과 R2의 저항성분은 동일한 것으로 했으나 상호 다를 수 있다. 저항들 R1과 R2의 저항성분이 동일할 경우, 베이스 입력전압 V_B는 입력신호들 In1과 In2의 값들간의 중간값을 취한다. 그밖에, RHET Q 의 동작점이 안정점 S₁에 위치될때, RHET Q는 비도통상태로서 오프상태에 있고, 또한 출력신호 Ot는 고레벨을 갖는다. 다른 한편, RHET Q의 동작점이 안정점 S₂에 위치될때, RHET Q는 도통상태로서 온상태에 있고, 또한 출력신호 Ot는 저레벨을 갖는다.

입력신호들 In1과 In2의 조합들에 따라, 입력신호 In1과 In2의 평균전압인 베이스입력전압 V_B의 값은 3개 레벨들 즉, 고레벨, 중간레벨 및 저레벨중 하나에 설정된다. 중간레벨은 고 및 저레벨간의 중간 레벨이다. 입력신호 In1과 In2 양자가 고레벨일때 베이스입력전압 V_B는또한 고레벨을 갖는다. 입력신호 In1과 In2 양자가 저레벨일때 베이스입력전압 V_B는 또한 고레벨을 갖는다. 그렇지 않으면 베이스입력전압 V_B는 중간레벨을 갖는다.

반도체 메모리장치로의 정보의 기입 또는 축적은 다음과 같이 수행된다. 첫번째 경우로서, RHET Q의 동작전압이 안정점 S₁에 위치되고 또한 입력신호들 In1과 In2 양자가 제6도에서 시간 T₂와 T₄에서 보인 바와 같이 고레벨을 갖고 있는 즉, 베이스 입력전압 V_B가 고레벨을 갖고 있는 것으로 본다. 이 경우에 베이스입력전압 V_B가 제3도에서의 전압 V_B3보다 크게 설정될때 RHET Q 의 동작점은 안정점 S₁에서 안정점 S₂로 전이된다.

다른 한편, 둘째 경우로서, 입력신호 In1과 In2가 제6도에서, 시간 T3으로 보인 바와 같이 저레벨을 갖는 것 즉, 베이스입력전압 V_B가 저레벨을 갖는 것으로 본다. 이 경우에 베이스 입력전압 V_B는 제3도에서의 전압 V_B1보다 작게 설정될 때, RHET Q의 동작점은 안정점 S₂에서 안정점 S₁으로 전이된다.

또한 세째경우로서, 입력신호들 In1과 In2중 하나가 고레벨을 갖고 또한 다른 하나가 저레벨을 갖는 것으로 본다. 이 경우에, 베이스 입력전압 V_B가 제3도에서의 전압들 V_B3과 V_B1간에 설정될 때 RHET Q의 동작점은 전이 되지 않는다.

요약하면, 정보의 기입(또는 재기입)은 두 입력신호들 In1과 In2가 고레벨 또는 저레벨을 가질때만 수행된다. 그렇지 않으면, 그 정보는 그대로 기억되어 있다. 다시 말하여, 반도체 메모리 장치는 메모리의 동작을 정확히 수행한다. 제6b에 보인 펄스형을 갖는 입력신호 In2는 기입(재기입) 타이밍도 펄스신호로서 간주될 수도 있다. 이 경우에 만일 입력신호 In1이 고레벨을 가질 경우, 기입타이밍 펄스신호(In2)가 수신될 때 출력신호 Ot는 고레벨에서 저레벨로 변동한다. 다른 한편, 만일 입력신호 In1이 저레벨을 가질경우, 기입타이밍 펄스신호(In2)가 수신될때, 출력신호 Ot는 저레벨에서 고레벨로 변동한다.

반도체 메모리 장치로부터 기억된 정보의 독출은 다음과 같이 수행된다. 이 경우에, 입력신호 In1은 중간 레벨로 설정된다. 결과적으로, RHET Q의 동작점은 입력신호 In2가 수신될때조차 안정점 S₁으로부터 안정점 S₂로 또는 그 반대로 전이되지 않는다. 따라서 기입(재기입)이 행해지지 않는다.

RHET Q의 동작점이 안정점 S₁에 위치될 경우에, RHET Q는 입력신호 In1이 제6도내의 시간 T2에서 보인바와 같이 중간레벨을 갖고 또한 입력신호 In2가 타이밍펄스신호로서 수신될 때 비도통상태로서 오프상태에 있다. 이러한 이유 때문에, 출력신호 Ot에는 단지 극히 작은 전위 변동만이 발생한다. 다시말하여, 입력신호 In2에서 전위변동이 발생할때조차, 출력신호 Ot에는 전위변동이 없으며, 이 상태를 제6d도에서 원으로 둘러싸서 AA로 나타낸다.

다른한편, RHET Q의 동작점이 안정점 S₂에 위치될 경우에, RHET Q는 입력신호 In1이 제6도내의 시간 T5에 보인 바와 같이 중간레벨을 갖고 또한 입력신호 In2는 타이밍펄스신호로서 수신될때 도통상태로서 온상태에 있다. 그밖에, 제6도로부터 알 수 있는 바와 같이, 베이스 입력전압 V_B내에서의 약간의 전위변동은 콜렉터전류 I_C를 급격히 변동시키며, 이 샅태를 제6d도에서 원으로 둘러싸서 BB로 나타낸다.

그러므로, RHET Q의 동작점이 안정점들 S₁과 S₂중 어느 점에 위치되는지를 출력신호 Ot의 전위변동크기를 검출함으로서 아는 것이 가능하며 또한 그에따라 반도체 메모리장치로부터 기억된 정보를 독출하는 것이 가능하다. 출력신호 Ot에서의 전위변동이 작을 때 메모리셀로부터 제1논리값을 판독하는 것이 가능하며 또한 마찬가지로 출력신호 Ot에서의 전위변동이 클때 메모리셀로부터 제2논리값을 판독하는 것이 가능하다.

제7도는 본 발명에 의한 반도체 메모리장치의 제1실시예의 요부 즉, 제5도에 보인 형의 메모리셀들 MC₁₁, MC₁₂, …MC₂₁, MC₂₂로 구성된 메모리셀 어레이의 일부를 나타내는 회로도이다. 제7도에서, 제5도내의 대응부분들과 동일한 부분들은 동일번호를 표시하고 그에 대한 상세한 설명은 생략한다. 제7도에서, 각 메모리셀은 비트라인들 BL1, BL2, … 중 하나, 워드라인들 WL1, WL2, …중 하나 그리고 판독라인들 RL1, RL2, … 중, 하나에 결합된다. 비트라인들 BL1, BL2, …는 대응하는 비트라인 구동기들 20₁, … 21₂, …에 결합되며, 워드라인들 WL1, WL2, …는 대응하는 워드라인 구동기들 21₂…21₂…에 결합되며, 또한 판독라인들 RL1, RL2, …는 대응감지증폭기들 22₁, 22_1,…에 결합된다.

메모리셀들 MC₁₁, MC₁₂, …의 RHET들 Q 각각으로의 입력신호들 In1은 대응워드라인들 WL1, WL2, …를 통해 워드라인 구동기들 21₁, 21₂, …로부터 수신된다. 메모리셀들 MC₁₁, MC₁₂, …의 RHET들 Q 각각으로의 입력신호들 In2은 대응워드라인들 BL1, BL2, …를 통해 비트라인 구동기들 20₁, 20₂, …로부터 수신된다. 그밖에, 메모리셀들 MC₁₁, MC₁₂, …의 RHET들 Q의 출력신호들 Ot는 대응 판독라인들 RL1, RL2, …를 통해 감지증폭기들 22₁, 22₂, …로 공급된다.

예를 들어, 메모리셀 MC₁₁내로 정보를 기입(또는 재기입) 시킬때 비트라인 BL1과 워드라인 WL1은 둘다 각각의 워드라인 구동기 21₁과 비트라인 구동기 20₁에 의해 고 또는 저레벨로 설정된다. 메모리셀 MC₁₂와 같은 비선택 메모리 셀들에 대해, 연결된 비트라인 BL1과 워드라인 WL2는 상호 다른 레벨들 즉, 고와 저레벨들 또는 그 반대로 설정되며 또한 기입은 비선택된 MC₁₂상에서 수행된다.

다른 한편, 메모리셀 MC₁₁로부터 기억된 정보를 판독할 때, 예를 들어 타이밍 펄스신호는 비트라인 구동기 20₁로부터 비트라인 BL1에 입력되며, 또한 워드라인 WL1은 워드라인 구동기 21₁에 의해 중간레벨로 설정된다. 결과적으로, 기억된 정보는 판독라인 RL1상에서 판독되어 감지증폭기 22₁내에서 감지되어 증폭된다. 메모리셀 MC₁₂와 같은 비선택된 메모리셀들에 관한한, 연결된 워드라인 WL2는 중간레벨이외의 레벨로 설정되어 비선택된 메모리셀 MC₁₂상에서 독출이 수행되지 않는다. 그러므로, 비선택된 메모리셀들의 RHET들 Q내에서 변동이 발생하지 않는다. 판독라인 RL1상에 전위변동이 작을때 감지증폭기 22₂는 제1논리레벨을 갖는 신호를 출력시킨다. 다른 한편, 감지증폭기 22₁은 판독라인 RL1상의 번위변동이 클때 제2논리값을 갖는 신호를 출력시킨다.

그러나, 선택된 메모리셀로부터 독출된 정보 즉, 선택된 메모리셀에 연결되는 판독라인(이경우 RL1)상의 전류는 동일한 판독라인에 연결되는 비선택된 메모리셀들에 영향을 줄 수 있다. 이 경우에, 캐퍼시터 C는 제7도에 보인 비와 같이, 메모리셀의 출력(즉, RHET Q의 콜렉터)와 대응 판독라인간에 결합되어 있는 전압변동만을 얻을 수 있어 비선택된 메모리셀들상의 그러한 바람직하지 않는 효과들을 피할 수 있다. 캐피시터 C를 반드시 제공할 필요는 없다.

제1실시예에 의하면, 단일 RHET와 저항들만에 의해 SRAM의 메모리셀을 구성하는 것이 가능하다. 그러므로, 반도체 메모리장치에서 요구되는 능동소자들의 수는 현저히 감소되고 또한 집적밀도는 현저히 개선될 수 있다.

그다음, 본 발명에 의하면 반도체 메모리 장치의 제2실시예에 관해 설명하겠다.

우선, 제8도를 참조하여 본 발명에 의한 반도체 메모리장치의 제2실시예에 사용되는 일종의 RTT인 공진턴넬링 바이폴라 트랜지스터(이하 RBT로 약칭함)에 관해 설명하겠다. 제8도는 RBT의 횡단면도를 나타낸다.

제8도에서, RBT는 콜렉터전극 31, n⁺-형 GaAs 콜렉터층 32, 1×10¹⁷cm^-3의 불순물 농도와 4000Å의 박막두께를 갖는 n-형 GaAs층 33, 5×10¹⁸cm^-3의 불순물 농도와 1500Å의 박막두께를 갖는 p⁺형 GaAs 베이스층 34와, 진성 GaAs 간격분리(spacer)층 36, 공진턴넬링 장벽층 37, 1×10¹⁸cm^-3의 불순물농도와 500Å의 박막두께를 갖는 n-형 Al_xGa_1-xAs(x=0, 1)층 38, 불순물 농도가 n-형으로부터 n⁺-형으로 변동하는 500Å의 박막두께를 갖는 경사접합층 39, 6×10¹⁸cm^-3의 불순물 농도와 1500Å의 박막두께를 갖는 n⁺-형 GaAs 에미터층 40, 그리고 에미터전극 41로 구성된다. 예를 들어, 공진턴넬링 장벽층 37은 20Å의 박막두께를 갖는 AlAs 장벽층 37A, 50Å의 박막두께를 갖는 GaAs 양자우물층 37B, 20Å의 박막두께 갖는 AlAs 장벽층 37C로 구성된다.

제9a 내지 9c도는 RBT를 설명하기 위한 에너지 밴드도들이다. RBT에서, 에미터 장벽층(공진턴넬링 장벽층 37)은 정상 바이폴라 트랜지스터의 에미터와 베이스간의 접합에 제공된다. 전자턴낼링에 의해 발생되는 전류는 콜렉터전류에 기여하여, 정공턴넬링에 의해 발생된 전류는 베이스전류에 기여한다. 에미터 장벽층은 적어도 캐리어들이 관통할 수 있는 박막두께를 갖는 두개의 공진장벽층들과 두 공진장벽층들간에 형성되는 양자우물층으로 구성된다. 본 실시예에서는, 예정된 바이어스 전압이 RBT의 에미터와 베이스 양단에 입력될때 정공들의 공진턴넬링이 전자들의 공진턴넬링 이전에 에미터 장벽층에서 발생하도록 조치가 취해진다. 따라서, 차동부성저항특성이 베이스전류에서 발생되므로, RBT는 플립플롭 회로의 능동소자로서 사용하기에 적합하게 된다.

제9a도는 베이스-에미터간 전압이 0일 경우에 대한 RBT의 에너지 밴드도를 나타내며, 제9b도는 베이스-에미터간 전압이 입력되고, 베이스전류가 정공들의 공진턴넬링으로 인해 흐르게 될 경우에 대해 RBT의 에너지 밴드도를 나타내며, 또한 제9c도는 베이스-에미터간 전압이 입력되고 또한 베이스전류가 더이상 흐르지 않는 경우에 대해 에너지 밴드도를 나타낸다.

제9b 및 9c도의 에너지 밴드도에 상응하는 RBT의 전압대전류 특성은 제10a와 10b도에 각각 나타낸다. 제10a와 10b도에서 I_B는 베이스 전류, I_C는 콜렉터전류, V_BE는 베이스-에미터간 전압을 나타낸다.

전자들을 공진턴넬링시키기 전에 정공들을 공진턴넬링시키기 위한 두 조건으로서, 제11a와 11b도에 보인 두 조건들을 생각할 수 있다. 제11a 및 11b도에서, E_C1, E_C2, E_C1, E_C3, E_C4및 E_C5는 각각 에미터측상의 도전밴드의 바닥, 에미터 장벽층의 제1공진장벽의 도전밴드의 바닥, 에미터 장벽층의 양자우물의 도전밴드의 바닥, 에미터 장벽층의 제2공진 장벽의 도전밴드의 바닥, 그리고 베이스측상의 도전밴드의 바닥을 나타낸다. 그밖에, E_V1, E_V2, E_V1, E_V3, E_V4및 E_V5는 에미터측상의 밸런스 밴드의 상부, 에미터 장벽층의 제1공진 장벽의 밸런드 밴드의 상부, 에미터 장벽층의 양자우물의 밸런스 밴드의 상부, 에미터 장벽층의 제2공진장벽의 밸런스 밴드의 상부, 그리고 베이스측상의 밸런스 밴드의 상부를 각각 나타낸다.

제11a도에서, 에미터측상의 밸런스 밴드의 상부와 도전밴드의 하부사이에는 넓은 간격이 있으며, 또한 E_C1＞ E_C3과 E_V1＞ E_V3＜ E_V5의 조건들이 성립된다. 따라서, 전자의 공진턴넬링이 발생하지 않고, 정공의 공진턴넬링만이 발생한다.

다른 한편, 제11b도에서, 에미터측상의 밸런스 밴드의 상부와 도전밴드의 바닥사이에는 좁은 간격이 있으며, 또한 ｜ E_C3-E_C1｜＞｜E_V3-E_V5｜와 E_V1＞ E_V3＜ E_V3의 조건들이 성립한다. 따라서, 정공들의 공진턴넬링은 전자의 공진턴넬링에 앞서 발생한다.

제11a 및 11b에 나타낸 경우들중 어느 하나에서, 예정된 바이어스 전압이 RBT의 베이스의 에미터 양단에 걸릴때 정공들의 공진턴넬링은 전자들의 공진턴넬링에 앞서 발생한다. 결과적으로, 베이스전류는 차동부성저항을 갖고 있으며, 또한 콜렉터전류는 이 차동부성저항이 베이스전류에 나타난 후 크게 흐른다. RBT의 베이스와 콜렉터간의 접합은 pn 접합이기 때문에, 차동부성저항은 차동부성저항을 얻기 위해 저온 에서 동작되어야만 하는 RHET와 달리 실온이하에서조차 발생한다.

전술한 제8도에 보인 RBT는 제11a도에 보인 특성을 갖는다.

제12도는 RBT를 사용하는 플립플롭 회로의 일예를 나타낸다. 제12도에서, 플립플롭 회로는 RBT Q_RBTRBT Q_RBT의 콜렉터에 결합되는 저항 R_L및 RBT Q_RBT의 베이스에 결합되는 저항 R_B로 구성된다. V_CC와 V_SS는 제1 및 제2전원전압들을 나타내며, V_IN는 입력단자 IN에 입력되는 베이스입력전압을 나타내며, V_OUT는 출력단자 OUT로부터 출력되는 출력전압을 나타낸다. 제12도에 보인 플립플롭 회로는 단일 RBT Q_RBT가 능동소자로서 사용될지라도 플립플롭으로서 정확하게 동작한다.

제13a도에 보인 베이스입력전압 V_IN이 입력단자 IN에 입력될때 제13b도에 보인 출력전압 V_OUT은 출력단자 OUT로부터 출력된다. 다시말하여, 제1전압이 RBT Q_RBT의 에미터와 베이스 양단에 걸릴때 RBT Q_RBT의 베이스로부터 에미터로 정공의 공진턴넬링이 발생하고 도한 제2전압이 RBT Q_RBT의 에미터와 베이스 양단에 걸릴때 RBT Q_RBT의 에미터로부터 베이스로 전자들이 주입된다는 사실을 사용하여 플립플롭 동작을 수행하는 것이 가능하다. 차동부성저항특성이 RBT Q_RBT의 베이스전류에서 발생하기 때문에, 플립플롭 회로의 논리진폭은 비교적 크게 설정될 수 있다. 그러므로, 제1실시예에서와 동일한 메모리 동작을 필수적으로 수행하도록 제5 및 7도의 RHET Q 대신 RBT Q_RBT가 사용될 수 있음을 알 수 있다. 그러나, 제2실시예에서 능동소자로서 RBT를 사용하는 메모리셀 어레이와 메모리셀의 도해를 생략한다. 왜냐하면 그의 회로도는 제5 및 7도에 보인 것들과 동일하기 때문이다.

또한 본 발명은 이 실시예들로 제한되지 않고 본 발명의 정신과 범위로부터 벗어나지 않는 범위내에서 여러가진 수정변경 가능하다.

Claims (10)

1. 베이스전류가 차동부성저항특성을 갖고 있으며, 또한 베이스-에미터간 전압이 증가될 때 베이스전류내에 차동부성저항특성이 발생된 후 콜렉터전류가 크게 흐르는 그러한 전류특성을 갖는 트랜지스터와, 상기 트랜지스터의 콜렉터와 베이스간에 직렬로 결합되는 부하와, 상기 트랜지스터의 베이스 저항을 통해 상기 트랜지스터의 베이스에 결합되는 제1 및 제2입력단자들과, 그리고 상기 트랜지스터의 콜렉터에 결합되는 출력단자를 포함하는 것이 특징은 공진턴넬링 트랜지스터를 사용하는 반도체 메모리장치.
2. 제1항에서, 상기 반도체 메모리장치의 기입동작은 상기 제1 및 제2입력단자들에 고레벨과 저레벨 신호들중 하나를 공급함으로서 수행되며, 또한 상기 반도체 메모리 장치의 독출동작은 상기 제1 및 제2입력단자들중 한 단자에 중간레벨신호를 그리고 다른 단자에 타이밍 펄스신호를 공급함으로서 수행되며, 상기 중간레벨신호는 고레벨과 저레벨간의 중간레벨을 갖는 것이 특징인 공진턴넬링 트랜지스터를 사용하는 반도체 메모리장치.
3. 제2항에서, 기억된 정보내용은 상기 출력단자로부터 출력되는 출력신호내의 전위 변동크기에 따라 독출 동작하는 동안 독출되는 것이 특징인 공진턴넬링 트랜지스터를 사용하는 반도체 메모리 장치.
4. 제1항에서, 상기 트랜지스터는 공진턴넬링 열전자 트랜지스터인 것이 특징인 공진턴넬링 트랜지스터를 사용하는 반도체 메모리 장치.
5. 제4항에 있어서, 상기 공진턴넬링 열전자 트랜지스터는 특징도전형 콜렉터층과, 상기 특정도전형 콜렉터층상에 형성되는 콜렉터 장벽층과, 상기 콜렉터 장벽층상에 형성되는 특정도전형 베이스층과, 상기 특정형 베이스층상에 형성되는 에미터 장벽층과, 그리고 상기 에미터 장벽층상에 형성되는 특정도전형 에미터층을 포함하며, 상기 콜렉터 장벽층은 제1전압이 상기 특정도전형 베이스층과 상기 특정형 에미터층 양단에 걸릴때 상기 에미터 장벽층을 통해 공진턴넬링함으로서 상기 특정도전형 베이스층에 주입되는 캐리어들의 전위보다 더 큰 장벽높이를 갖고 있으며, 상기 제1전압보다 큰 제2전압이 상기 특정도전형 베이스층과 상기 특정도전형 에미터층 양단에 걸릴때 상기 특정도전형 베이스층에 주입되는 캐리어들의전위는 상기 콜렉터 장벽층의 장벽높이보다 크며, 상기 특정도전형은 n-형 및 p-형중 하나인 것이 특징인 공진턴넬링 트랜지스터를 사용하는 반도체 메모리 장치.
6. 제1항에서, 상기 트랜지스터는 공진턴넬링 바이폴라 트랜지스터인 것이 특징인 공진턴넬링 트랜지스터를 사용하는 반도체 메모리 장치.
7. 제6항에서, 상기 공진턴넬링 바이폴라 트랜지스터는 제1도전형 콜렉터층과, 상기 제1도전형 콜렉터층상에 형성되는 제2도전형 베이스층과, 상기 제2도전형 베이스층상에 형성되는 에미터 장벽층과, 그리고 상기 에미터 장벽층상에 형성되는 제1도전형 에미터층을 포함하며, 상기 에미터 장벽층은 캐리어들이 관통될 수 있는 박막두께를 갖는 적어도 두 장벽층들과 상기 장벽층들간에 제공되는 양자우물층으로 구성되며, 상기 제1도전형 에미터층은 상기 양자우물층의 것보다 큰 도전밴드의 바닥을 가지며, 상기 양자우물층은 상기 제2도전형 베이스층의 것보다 작은 밸런스 밴드의 상부를 가지며, 전공들의 공진턴넬링은 제1전압이 상기 제1도전형 에미터층과 상기 제2도전형 베이스층 양단에 걸릴때 상기 제2도전형 베이스층으로 부터 상기 제1도전형 에미터층으로 발행하며, 전자들은 상기 제1전압보다 큰 제2전압이 상기 제1도전형 에미터층과 상기 제2도전형 베이스층 양단에 걸릴때 상기 제1도전형 에미터층으로부터 상기 제2도전형 베이스층으로 주입되며, 상기 제1 및 제2도전형들은 n-형과 p-형의 하나와 다른 하나인 것이 특징인 공진턴넬링 트랜지스터를 사용하는 반도체 메모리장치.
8. 제6항에서, 상기 공진턴넬링 바이폴라 트랜지스터는 제1도전형 콜렉터층과, 상기 제1도전형 콜렉터층상에 형성되는 제2도전형 베이스층과, 상기 제2도전형 베이스층상에 형성되는 에미터 장벽층과, 그리고 상기 에미터 장벽층상에 형성되는 제1도전형 에미터층을 포함하며, 상기 에미터 장벽층은 캐리어들이 관통될 수 있는 박막두께를 갖는 적어도 두 장벽층들과 상기 장벽층들간에 제공되는 양자우물층으로 구성되며, 상기 제1도전형 에미터층의 도전본대의 바닥과 상기 양자우물층의 도전밴드의 바닥간의 차의 절대값은 상기 양자우물층의 밸런스 밴드의 상부와 상기 제2도전형 베이스층의 밸런스 밴드의 상부간의 차의 절대값보다 더 크며, 상기 제1도전형 에미터층은 상기 양자우물층의 것보다 더 큰 밸런스 밴드의 상부를 가지며, 상기 양자우물층은 상기 제2도전형 베이스층의 것보다 작은 밸런스 밴드의 상부를 가지며, 정공들의 공진턴넬링 제1전압이 상기 제1도전형 에미터층과 상기 제2도전형 베이스층 양단에 걸릴때 상기 제2도전형 베이스층으로부터 상기 제1도전형 에미터층으로 발생하며, 전자들은 상기 제1전압보다 큰 제2전압이 상기 제1도전형 에미터층과 상기 제2도전형 베이스층 양단에 걸릴때 상기 제1도전형 에미터층으로부터 상기 제2도전형 베이스층으로 주입되며, 상기 제1 및 제2도전형들은 n-형과 p-형의 하나와 다른 하나인 것이 특징인 공진턴넬링 트랜지스터를 사용하는 반도체 메모리 장치.
9. 비트라인과, 워드라인과, 판독라인과 그리고 베이스전류가 차동부성저항특성을 가지며, 또한 베이스-에미터간 전압이 증가될때 베이스전류내에 차동부성저항특성이 발생한 후 콜렉터전류가 크게 흐르는 전류특성을 갖는 트랜지스터, 상기 트랜지스터의 콜렉터와 베이스간에 직렬로 결합되는 부하, 상기 트랜지스터의 베이스 저항을 통해 상기 트랜지스터의 베이스에 결합되는 제1 및 제2입력단자들 및 상기 트랜지스터의 콜렉터에 결합되는 출력단자로 구성되는 메모리셀을 포함하며, 상기 제1입력단자는 상기 워드라인에 결합되며, 상기 제2입력단자는 상기 비트라인에 결합되며, 상기 출력단자는 상기 판독라인에 결합되는 것이 특징인 공진턴넬링 트랜지스터를 사용하는 반도체 메모리 장치.
10. 다수의 비트라인들과, 다수의 워드라인들과, 다수의 판독라인들과, 그리고 상기 비트라인들중 하나, 상기 워드라인들중 하나 그리고 상기 판독라인들중 하나에 각각 연결되는 다수의 동일한 메모리셀들에 의해 구성되는 메모리셀 어레이를 포함하되, 상기 메모리셀들 각각은 베이스전류가 차동부성저항특성을 가지며, 또한 베이스-에미터간 전압이 증가될때 베이스전류내에 차동부성저항특성이 발생한 후 콜렉터전류가 크게 흐르는 전류특성을 갖는 트랜지스터, 상기 트랜지스터의 콜렉터와 베이스간에 직렬로 결합되는 부하, 상기 트랜지스터의 베이스 저항을 통해 상기 트랜지스터의 베이스에 결합되는 제1 및 제2입력단자들 및 상기 트랜지스터의 콜렉터에 결합되는 출력단자로 구성되는 메모리셀을 포함하며, 상기 제1입력단자는 상기 워드라인에 결합되며, 상기 제2입력단자는 상기 비트라인에 결합되며, 상기 출력단자는 상기 판독라인에 결합되는 것이 특징인 공진턴넬링 트랜지스터를 사용하는 반도체 메모리 장치.

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