DE2017642B2

DE2017642B2 - Programmierbarer Festwertspeicher

Info

Publication number: DE2017642B2
Application number: DE2017642A
Authority: DE
Inventors: Martin Stephen Poughkeepsie Hess; Walter Frank Hopewell Junction Krolikowski
Original assignee: Fujitsu Services Ltd
Current assignee: Fujitsu Services Ltd
Priority date: 1969-04-14
Filing date: 1970-04-13
Publication date: 1980-09-11
Also published as: DE2017642C3; DE2017642A1; US3576549A; NL7005115A

Description

Die Erfindung betrifft einen programmierbaren Festwertspeicher mit einer Vielzahl von Elementen in integrierter Form, von denen jedes einer Reihe und einer Spalte einer Matrix zugeordnet ist und die jeweils von Bereichen unterschiedlichen Leitungstyps durch Dotieren eines Halbleiterkörpers von einer Obcrflä-

chenseite her gebildet sind, wobei die Matrix durch eine erste Gruppe von Leitern entsprechend den Reihen sowie durch eine zweite Gruppe von Leitern entsprechend den Spalten gebildet ist und das Einschreiben einer Information in ein ausgewähltes Element durch Verringerung der Impedanz; eines vor dem Einschreiben hochohmigen Obergangs in dem betreffenden Element mit Hilfe einer Spannung erfolgt, welche an die diesem Element zugeordneten Leiter der ersten und zweiten Gruppe angelegt wird

Bekannt sind beispielsweise Festwertspeicher (IEEE Transactions on Computers, August 1968, Seiten 721—728), die aus einer Vielzahl von Elementen (Speicherelementen) bestehen, die Reihen und Spalten einer Matrix zugeordnet sind. Diese bekannten Speicher verwenden Widerstandsstrukturen, die individuell hergestellt und mit Leitern zum Lesen der gespeicherten Information verbunden sind. Diese Leiter, die ihrerseits in. zwei Gruppen, nämlich in den Reihen der Matrix zugeordnete und in den Spalten der Matrix zugeordnete Leiter unterteilt sind, sind bei diesen bekannten Festwertspeichern auf Schichten aus isolierendem Material aufgebracht, die (Schichten) öffnungen aufweisen, durch welche die Leiter dann mit den Speicherelementen in Kontakt stehen. Diese bekannten Festwertspeicher haben den grundsätzlichen Nachteil, daß die zu speichernde Information bereits bei ihrer Herstellung berücksichtig werden muß bzw. dementsprechend auch bekannt sein muß. Hierdurch wird nicht nur die universelle Verwendbarkeit solcher Festwertspeicher beeinträchtigt, sondern diese Festwertspeicher setzen auch einen relativ aufwendigen und an den jeweiligen Einzelfall angepaßten Herstellungsvorgang voraus.

Um diesen grundsätzlichen Nachteil der voranstehend geschilderten Festwertspeicher zu vermeiden, wurden auch bereits Festwertspeicher entwickelt, die nach ihrer Herstellung eine Programmierung erlauben und daher als »programmierbare Festwertspeicher« bezeichnet werden.

Ein bekauiter programmierbarer Festwertspeicher (US-PS 31 70 100) besitzt Speicherelemente in Form von Metalloxyddioden, die mit Leitern einer Matrix verbunden sind. Das Einschreiben von Informationen erfolgt bei diesem bekannten programmierbaren Festwertspeicher dadurch, daß entweder entsprechend der zu speichernden Information ausgewählte Metalloxyddioden durch mechanisches Ausstanzen entfernt werden oder aber entsprechend elektrische Verbindungen zu den Metalloxyddioden durch Ausstanzen eines Loches unterbrochen werden. Es versteht sich, daß diese bekannten Speicher nur mit verhältnismäßig großen Abmessungen herstellbar sind und daher insbesondere den heutigen Erfordernissen hinsichtlich Miniaturisierung und großer Baudichte nicht entsprechen.

Weiterhin sind programmierbare Festwertspeicher bekannt, bei denen zur Bildung einer Matrix zwei Gruppen von Leitern vorgesehen sind und die Leiter einer Gruppe rechtwinklig zu den Leitern der anderen Gruppe angeordnet sind, wobei eine Gruppe dieser Leiter eine Schicht aus einem Metalloxydmaterial trägt, während die andere Gruppe von Leitern mit einer Schicht aus einem Lötmittel versehen ist. Beide Gruppen von Leitern sind außerdem durch eine Schicht aus isolierendem Material voneinander getrennt. Durch Anlegen einer Hochspannung an jeweils einen ausgewählten ersten und eine/ausgewählten zweiten Leiter wird eine Zerstörung der Schicht aus isolierendem

ίο

Material erreicht, und zwar am Schnittpunkt dieser beiden Leiter, so daß das Lötmittel durch die in der Isolierschicht entstandene öffnung hineinfließen kann, um dann einen elektrischen Kontakt zwischen dem das Lötmittel tragenden Leiter und der Metalloxydschicht auf dem anderen Leiter herzustellen, wodurch an der Kreuzungsstelle zwischen beiden Leitern beim Einschreiben der Information eine Metalloxyddiode erzeugt wird, Auch dieser bekannte programmierbare Festwertspeicher kann nur mit verhältnismäßig großen Abmessungen und geringer Baudichte hergestellt werden, um ein einwandfreies bzw. fehlerfreies Arbeiten sicherzustellen und um vor allem auch zu gewährleisten, daß die beim Schmelzen der Lötmittel auftretende Wärme sicher abgeführt wird.

Weiterhin sind programmierbare Festwertspeicher bekannt (IBM Technical Disclosure Bulletin, Juni 1967; UP-S 33 84 879 und 3191 151), bei denen das Einschreiben einer Information grundsätzlich dadurch erfolgt, daß durch Anlegen einer Spanning an die einem bestimmten Speicherelement zugeordneten Leiter ein in einem der Leiter oder aber in einer Verbindung zwischen diesem Leiter und dem Speicherelement vorgesehener Leiterabschnitt mit vermindertem Querschnitt zum Schmelzen gebracht wird, so daß nach dem Einschreiben der Information die elektrische Verbindung mit dem Speicherelement im Bereich dieses Leiterabschnittes unterbrochen ist Die Speicherelemente selbst sind bei diesen bekannten programmierbaren Festwertspeichern unterschiedlich ausgebildet und bestehen beispielsweise aus Dioden, insbesondere auch aus Dioden, die durch Dotieren in einem gemeinsamen Halbleiterkörper erzeugt wurden, oder aber aus in einen Halbleiterkörper eingebrachten Transistorstruk'uren.

Grundsätzlich haben diese bekannten programmierbaren Festwertspeicher, bei denen das Einschreiben einer Information durch elektrische Zerstörung eines Leiterabschnittes erfolgt, den Nachteil, daß auch sie die Forderungen der modernen integrierten Schaltkreistechnik nach immer kompakteren Ausführungen von Bauelementen nicht erfüllen können. Jede weitergehende Miniaturisierung von elektrischen Schaltkreisen führt nämlich zwangsläufig auch dazu, daß die physikalischen Abmessungen der einzelnen Elemente sowie vor allem auch die physikalischen Abmessungen der zugeordneten Leiterbahnen bzw. Verbindungsleiter stark verkleinert werden müssen. Dies führt in der Praxis bei den bekannten programmierbaren Festwertspeichern dazu, daß bei ihrer Miniaturisierung nicht nur die elektrischen Leiter zwischen den einzelnen Elementen des Festwertspeichers in ihren physikalischen Abmessungen verringert werden müssen, sondern in gleichem Maße auch die schmelzbaren Leiterabschnitte, wodurch sich erhebliche Probleme ergeben. Mit Erhöhung der Bitdichte ergibt sich nämlich in zunehmendem Maße die Notwendigkeit, den Querschnitt der Leiter und dabei insbesondere auch den Querschnitt der schmelzbaren Leiterabschnitte zu verringern. In der f'raxis stößt jedoch eine Verringerung des Querschnitts der schmelzbaren Leiterabschnitte auf große Schwierigkeiten, da dieser Querschnitt ohnehin nur einen Bruchteil der übrigen Leiter bzw. Leiterbahnen betragen darf, so daß letztlich bei diesen bekannten Festwertspeichern nicht der Querschnitt der eigentlichen Leiter, sondern der Querschnitt der schmelzbaren Leiterabschnitte eine Grenze für die Miniaturisierung bildet. So wurde bei einem bekannten Festwertspeicher dieses Typs (US-PS 31 91 151) beispielsweise vorge-

schlagen, daß die die Leiter bildenden Leiterbahnen im Leiterabschnitt mit verringertem Querschnitt nur eine Breite aufweisen sollen, die etwa '/3 der Breite der übrigen Leiterbahnen entspricht. Hieraus ergibt sich, daß bei diesem bekannten Festwertspeicher die Leiterbahnen um den Faktor 3 breiter ausgebildet werden müssen, als es an sich ohne derartige schmelzbare Leiterabschnitte notwendig wäre. Die Möglichkeiten einer Miniaturisierung sind somit bei diesen bekannten programmierten Festwertspeichern stark eingeschränkt.

Schwierigkeiten bzw. Nachteile ergeben sich bei den bekannten programmierbaren Festwertspeichern mit schmelzbaren Leiterabschnitten und insbesondere in kompakter Ausführung dadurch, daß durch den geringen Querschnitt bzw. durch die geringe Breite der schmelzbaren Leiterabschnitte in hohem Maße die Gefahr besteht, daß diese Leiterabschnitte bereits beim Halbleiterkörpers elektrisch von wenigstens einer Gruppe der Leiter trennt.

Beim erfindungsgemäßen Festwertspeicher wird beim Einschreiben einer Information in ein ausgewähltes Element durch Anlegen einer Spannung an die diesem Element zugeordneten Leiter der ersten und zweiten Gruppe die dünne Schicht aus isolierendem Material in der Weise zerstört, daß an der betreffenden Stelle anstelle des hochohmigen, durch die Schicht aus isolierendem Material gebildeten Übergangs nach dem Einschreiben ein leitender Übergang bzw. ein niederohmiger Übergang hergestellt ist.

Da der erfindungsgemäße Festwertspeicher keine Leiterabschnitte verwendet, die beim Einschreiben einer Information zerstört werden, besitzt er auch nicht die Probleme hinsichtlich einer Miniaturisierung. Da bei dem erfindungsgemäßen Festwertspeicher weiterhin die Übergänge, die beim Einschreiben einer Information

Aorragen ozw. i-esen einer liiiüi iViäiiün u'üiCii uic anliegende Spannung zerstört werden, so daß ein korrektes Speichern und Lesen von Informationen dann nicht mehr gewährleistet ist.

Weiterhin ist ein programmierbarer Festwertspeicher bekannt (US-PS 31 91 151), bei welchem die einzelnen Speicherelemente von Bereichen unterschiedlichen Leitungstyps gebildet sind, die durch Dotieren eines Halbleiterkörpers von einer Oberflächenseite her erzeugt sind und die jeweils in elektrischer Verbindung mit einem ersten und einem zweiten Leiter stehen. Jedes Element besitzt einen pn-übergang. Beim Einschreiben einer Information in ein Element wird an den diesem Element zugeordneten ersten und zweiten Leiter eine Spannung angelegt, die dann auch an dem pn-übergang anliegt und diesen in der Weise zerstört, daß der vor dem Einschreiben der Information in Sperrichtung hochohmige Übergang nach dem Einschreiben in beiden Richtungen eine niedrige Impedanz aufweist. Obwohl dieser bekannte programmierbare Festwertspeicher die voranstehend genannten und durch die schmelzbaren Leiterabschnitte bedingten Nachteile vermeidet, erfordert der zusätzliche pn-übergang jedoch einen zusätzlichen Dotierungsprozeß bei der Herstellung. Außerdem beansprucht dieser zusätzliche pn-übergang, der beim Einschreiben der Information zerstört wird, einen zusätzlichen Platz im Halbleitermaterial, was nicht nur zu einer Vergrößerung des Volumens des Festwertspeichers führt, sondern vor allem wird durch diesen zusätzlichen pn-übergang schon aus Platzgründen die Möglichkeit der sonstigen Ausbildung und Ausgestaltung der einzelnen Speicherelemente stark eingeschränkt.

Aufgabe der Erfindung ist es, einen programmierbaren Festwertspeicher der eingangs geschilderten Art dahingehend zu verbessern, daß er unter Aufrechterhaltung der Möglichkeit einer korrekten Speicherung und eines korrekten Lesens von Informationen sowohl für das Einschreiben einer Information notwendige Leiterabschnitte verminderten Querschnitts als auch für das Einschreiben einer Information notwendige zusätzliche pn-Übergänge vermeidet und dadurch die Möglichkeit einer noch weitergehenden Miniaturisierung schafft sowie das Herstellungsverfahren eines Festwertspeichers wesentlich vereinfacht

Zur Lösung dieser Aufgabe ist ein programmierbarer Festwertspeicher der eingangs geschilderten Art erfindungsgemäß so ausgebildet, daß der hochohmige Übergang von einer dünnen Schicht aus isolierendem Materia! gebildet ist, welche die Oberflächenseite des

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Zustand übergeführt werden, zwar innerhalb der physikalischen Grenzen der einzelnen Elemente liegen, jedoch außerhalb des Halbleitermaterials, geht durch diese Übergänge kein Platz im Halbleitermaterial verloren, so daß das Halbleitermaterial für die Ausgestaltung der Elemente voll zur Verfügung steht. Außerdem wird insbesondere auch durch den Wegfall zusätzlicher pn-Übergänge, die in ihren physikalischen Eigenschaften beim Einschreiben von Informationen verändert werden, das Herstellungsverfahren wesentlich vereinfacht.

Weiterbildungen der Erfindung sind in den Unteransprüchen beschrieben.

In der nachstehenden Beschreibung von bevorzugten Ausführungsbeispielen der Erfindung zeigt

Fig. 1 in einer Seitenansicht eine Halbleitereinrichtung mit im Schnitt dargestellten elektrischen Leitern oder Kontakten vor der Zerstörung der Isolierung unter einem der Leiter,

Fig. IA das Schaltschema der Einrichtung nach Fig.l,

Fig.2 die Einrichtung nach Fig.l nach der Zerstörung der Isolierung,

F i g. 2A ein elektrisches Schaltschema der Einrichtung nach F i g. 2 nach der Zerstörung der Isolierung,

F i g. 3 in einer Seitenansicht eine Dioden-Halbleitereinrichtung mit im Schnitt dargestellten Kontakten oder Leitern vor der Zerstörung der Isolierung unter einem der Leiter,

Fig.3A das elektrische Schaltschema der Einrichtung nach F i g. 3,

Fig.4 die Einrichtung nach Fig.3 nad. der Zerstörung der Isolierung und

Fig.4A das elektrische Schaltschema der Einrichtung nach F i g. 4.

Fig.5 zeigt in einer Seitenansicht eine Transistor-Halbleitereinrichtung mit im Schnitt dargestellten Kontakten oder Leitern vor der Zerstörung der Isolierung unter dem Leiter, der über dem Emitterbereich des Transistors angeordnet ist,

Fig.5A das elektrische Schaltschema der Einrichtung nach F i g. 5,

F i g. 6 die Halbleitereinrichtung nach F i g. 5 nach der Zerstörung der Isolierung und

Fig.6A das elektrische Schaltschema der Einrichtung nach F i g. 6.

F i g. 7 zeigt eine abgeänderte Ausführungsform der Transistor-Halbleitereinrichtung nach Fig.5 mit im Schnitt dargestellten Kontakten an dem Emitter-, Basis-

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bzw. Kollektorbereich des Transistors vor der Zerstörung der Isolierung unter einem zweiten Leiter, der über dem Emitterbereich des Transistors angeordnet ist, und

^p i g. 8 Hie Halbleitereinrichtung nach F i g. 7 nach der Zerstörung der Isolierung.

Fig.9 zeigt eine Transistor-Halbleitereinrichtung, die den Einrichtungen nach F i g. 5 und 7 ähnelt, wobei jedocir /or der Zerstörung der Isolierung keiner der im Schnitt dargestellten Leiter oder Kontakte mit dem Emitter-, Basis- oder Kollektorbereich elektrisch verbunden ist.

Fig. 1OA zeigt eine n + ,p-Diode nach der Zerstörung der Isolierung unter zweien der Leiter der Einrichtung nach Fig.9, Fig. 1OB eine pn-Diode, wie sie nach der Zerstörung der Isolierung unter zweien der Leiter der Einrichtung nach Fig. 9 erhalten wird, und Fig. IOC einen n + ,pn-Transistor, wie der nach der Zerstörung des Isolators unter allen drei Leitern der Einrichtung ΠαΟΓί F i g. 9 ciiidlicji wnü.

Fig. 11 zeigt in einer Seitenansicht eine Transistor-Halbleitereinrichtung mit sechs im Schnitt dargestellten Leitern oder Kontakten über dem η + ,ρ- bzw. n-Bereich der Einrichtung vor der Zerstörung der Isolierung.

Fig. 12A, 12B, 12C und 12D stellen die Verbindungsund Widerstandseinrichtungen dar, die erhalten werden, nachdem die Isolierung unter mindestens zwei Leitern zerstört worden ist, die sich über einem oder mehreren der Halbleiterbereiche der Einrichtung nach Fig. 11 befinden.

Fig. 12E, 12Ei 12F und 12Fi zeigen verschiedene Dioder., die nach der Zerstörung der Isolierung unter mindestens einem der Leiter erhalten werden, die über je einem von zwei Halbleiterbereichen der Einrichtung nach Fig. 11 angeordnet sind.

Fig. 12G, 12H, 121 und 12J stellen Transistoren dar. wie sie erhalten werden, wenn die Isolierung unter mindestens drei Leitern der Einrichtung nach Fig. 1! zerstört worden ist.

Fig. 13 zeigt in einer Seitenansicht mit im Schnitt dargestellten Kontakten oder Leitern eine zwei gegeneinandergeschaltete Dioden aufweisende Halbleitereinrichtung vor der Zerstörung der Isolierung und

Fig. 13A ein Schaltschema der Einrichtung nach Fig. 13.

Fig. 14 zeigt die in Fig. 13 dargestellte Einrichtung nach der Zerstörung der Isolierung unter Kurzschluß des η + ,p-Übergangs der Einrichtung und

Fig. 14A das elektrische Schaltschema der Einrichtung nach Fig. 14.

Fig. 15 zeigt das Schaltschema einer nur zum Ablesen nach einmaliger Eingabe dienenden Speicheranordnung mit mehreren untereinander verbundenen Halbleitereinrichtungen der in den Fig.3 und 4 gezeigten Art und

Fig. 16 das Schaltschema einer nur zum Ablesen nach einmaliger Eingabe dienenden Speicheranordnung mit mehreren Halbleitereinrichtungen der in den F i g. 5 und 6 gezeigten Art

Das in F i g. 1 gezeigte Halbleitersubstrat 10 hat einen η + -Bereich 12 und einen p-Bereich 14. Der η + -Bereich 12 und/oder der p-Bereich 14 werden mit Hilfe von Diffusions- oder Epitaxial-Ziehverfahren usw. gebildet. Ein elektrischer Leiter oder ohmscher Kontakt 16 an dem η+ -Bereich wird mit Hilfe von üblichen photolithographischen Abdeck- und Ätzverfahren hergestellt, die zur Bildung einer Öffnung in einer dünnen Isolierschicht 18 führen, die auf der einen Fläche des Halbleitersubstrats 10 angeordnet ist. Der Kontakt 16

und der oberhalb des π + -Bereichs 12 angeordnete und von ihm durch die dünne Isolierschicht 18 getrennte Leiter 20 werden durch übliche Aufdampf- oder Zerstäubungsverfahren aufgetragen und dann durch übliche Metallabdeck- und Ätzverfahren in die gewünschte Form gebracht. Dieser elektrische ohmsche Kontakt für die Halbleitereinrichtung kann aus einem Metall, wie Aluminium, Platin usw. gebildet werden.

Fig. 1 zeigt die Einrichtung vor dem Zerstören der Isolierung durch das Anlegen einer Spannung — Vt, von der Spannungsquelle 21 an den Leiter 20. Die zum Zerstören des unterhalb des Leiters 20 befindlichen Teile der Isolierung an den Leiter 20 angelegte Spannung muß so hoch sein und während einer solchen Zeitdauer angelegt werden, daß die Isolierung zerstört wird.

Die dünne Isolierschicht 18 besteht vorzugsweise aus Siliziumdioxyd, wenn ein Substrat aus Silizium verwendet wird. Sie kann aber auch aus anderen geeigneten Isoliermaterialien, wie Aluminiumoxyd, Siliziumnitrid usw. bestehen. Die dünne Isolierschicht 18 kann durch thermische Oxydziehverfahren (SiOj) oder durch Aufdampf-, Pyrolyse- oder Zerstäubungsverfahren usw. gebildet werden. Die Schicht 18 hat eine Dicke im Bereich von etwa 50 bis etwa 1000 A. Die dünne Isolierschicht 18 hat vorzugsweise eine Dicke im Bereich von etwa 100 bis etwa 600 A, damit die Isolierung leichter /erstört werden kann. Die zum Zerstören des unter dem Leiter 20 befindlichen Teils der dünnen Isolierschicht 18 an den Leiter 20 anzulegende Spannung ist niedriger als 100 V, vorzugsweise in dem Bereich von etwa 5 bis etwa 30 VJe nach der Dicke und der Materialbeschaffenheit der Schicht.

Man kann in die Isolierschicht einen Störstoff, beispielsweise Phosphor, einführen, so daß eine Isolierschicht aus Phosphorsilikatglas entsteht, die unter bestimmten Bedingungen mit einer niedrigeren Spannung zerstört werden kann. Der unter dem Leiter 20 befindliche Teil von sehr dünnen Isolierschichten kann durch das Anlegen einer Spannung im Bereich von etwa 5—30 V zerstört werden. Der zum Zerstören des unter dem Leiter 20 befindlichen Teils der Isolierschicht erforderliche Impuls kann sehr kurz sein und eine Dauer von Bruchteilen einer Sekunde haben.

Der η+ -Bereich 12 hat eine Störstellendichte von mindestens 10²⁰ Störstellen pro cm- Der p-Bereich 14 hat eine Störstellendichte unter 10²⁰ Störstellen pro cm³. Der η+ -Bereich ist zweckmäßig mit einem n-Störstoff, z. B. Phosphor, Arsen usw., dotiert. Der p-Bereich 14 ist zweckmäßig mit einem p-Störstoff, z. B. Bor, dotiert. Das Halbleitersubstrat besteht vorzugsweise aus einem Siliziumeinkristall, der mit Hilfe von üblichen Ziehverfahren hergestellt worden ist, wobei mit Hilfe eines Keims aus einer Schmelze ein Stab aus dotiertem Silizium gebildet und dieser Stab dann in Scheiben oder Substrate zerschnitten wird.

Fig. IA zeigt das elektrische Schaltschema der Halbleitereinrichtung nach F i g. 1. Der Widerstand 22 in Fig. IA ist der Einrichtung nach Fig. 1 elektrisch äquivalent, weil der zwischen dem Leiter 20 und dem η+ -Bereich 12 vorhandene Teil der dünnen Isolierschicht 18 einen hohen Widerstand hat Infolgedessen ist der Widerstand 22 in Fig. IA der Einrichtung nach F i g. 1 vor dem Zerstören der Isolierung elektrisch äquivalent

In F i g. 2 sind Elemente, die solchen der Einrichtung nach F i g. 1 entsprechen oder gleichen, mit denselben Bezugsziffem versehen, weil die F i g. 2 die Einrichtung

nach F i g. 1 nach dem Zerstören der Isolierschicht zeigt. In Fig. 2 ist der Leiter 20 im elektrischen oder ohmschen Kontakt mit dem η + -Bereich 12 gezeigt, weil die Isolierung durch das Anlegen eines Durchbruchsspannungsimpulses Vb zerstört worden ist. Aus der F i g. 2A geht he^rvor, daß die beiden Kontakte 16 und 20 einen widerstandsarmen Verbindungsleiter 24 bilden, wenn beide mi. dem η+ -Bereich in ohmschem Kontakt stehen. In Fig. 2A ist der Widerstand 22 der Fig. IA nicht mehr vorhanden, weil die Einrichtung nach F i g. 2, in welcher die Isolierung unter dem Leiter 20 zerstört worden ist, im wesentlichen einen Verbindungsleiter bildet.

Fig. 3 zeigt eine pn-Halbleiierdiode, die durch übliche Diffusions- und/oder F.pitaxial-Ziehverfahren hergestellt worden ist. In dieser Ausführungsform steht der n-Bereich 30 physisch und elektrisch in Berührung mit einem p-Bereich 32. Man würde also beim ΑηΗΗησρη yon ohmSChSH KontsktS" 2Π dem "~ Und dem η-Bereich der Diodeneinrichtung normalerweise eine pn-Halbleiterdiode erhalten. In der vorliegenden Ausführungsform steht jedoch nur der Leiterkontakt 34 vor und nach dem Zerstören der Isolierung (F i g. 3 bzw. 4) mit dem n-Bereich 30 elektrisch in Kontakt. Eine dünne Isolierschicht 36 isoliert den Leiter 38 elektrisch von dem p-Bereich 32, ehe die Isolierung zerstört wird (F i g. 3). F i g. 3A zeigt das elektrische Schaltschema der Einrichtung nach F i g. 3. Man erkennt einen Widerstand 40, der in Reihe mit einer Diode 42 geschähet ist, die in einem punktierten Kasten 44 dargestellt ist. um anzudeuten, daß die Diode 42 in der Halbleitereinrichtung nach F i g. 3 physisch vorhanden ist, aber elektrisch erst vorhanden ist, wenn nach dem Zerstören der Isolierung (F i g. 4) der Leiter 38 mit dem p-Bereich 32 in ohmscher Berührung steht. Ähnlich wie in der Ausführungsform nach Fig. 1 und 2 wird die Isolierung dadurch zerstört, daß eine mit dem Leiter 38 verbundene Spannungsquelle 46 eine Durchbruchsspannung Vt zum Zerstören des unter dem Leiter 38 befindlichen Teils der Isolierung abgibt. In dem in Fig.4A gezeigten elektrischen Schaltbild der Einrichtung nach Fig.4 ist der Widerstand 40 (Fig. 3) nicht mehr vorhanden, der vor dem Zerstören der Isolierung vorhanden war, weil der unter dem Leiter 38 vorhandene Teil der dünnen Isolierung nicht mehr vorhanden ist. Die nach dem Zerstören der Isolierung erhaltene Einrichtung ist daher in F i g. 4 wie die Diode 42 in F i g. 4A dargestellt. Somit ist die in F i g. 3 gezeigte Einrichtung im wesentlichen eine passive Einrichtung bzw. ein Widerstand und die Einrichtung nach Fig.4 eine aktive Einrichtung bzw. eine Diode.

F i g. 5 und 6 zeigen eine Transistor-Halbleitereinrichtung vor und nach dem Zerstören der Isolierung. In der in F i g. 5 dargestellten Einrichtung steht ein n-KoIlektorbereich 50 im Kontakt mit einem p-Basisbereich 52 und steht dieser im Kontakt mit einem η +-Emitterbereich 54. Für den Kollektorbereich 50 und den Basisbereich 52 ist je ein ohmscher Kontakt 56 bzw. 58 vorgesehen. Der Leiter 60 befindet sich über dem Emitterbereich 54 und ist von ihm durch eine dünne Isolierschicht 62 getrennt Das elektrische Schaltschema der Einrichtung nach F i g. 5 ist in F i g. 5A gezeigt und stellt einen Widerstand 63 in Reihe mit einem Transistor 64 dar. In der Einrichtung nach F i g. 5 ist der Transistor 64 jedoch nur physisch vorhanden. Er ist elektrisch erst vorhanden, wenn der Leiter 60 mit dem Eminer 54 in ohmscher Berührung steht Der den Transistor 64 in F i g. 5A umgebende strichlierte Kasten 66 zeigt daher

an, daß der Transistor 64 vor dem Zerstören der Isolierung physisch und nicht elektrisch vorhanden ist.

Zum Zerstören der Isolierung wird von der Spannungsqueiie 68 eine Spannung an den Leiter 60 angelegt. Nach dem Zerstören der Isolierung ist ein Transistor der in F i g. 6 gezeigten Art vorhanden, wobei der Leiter 60 mit dem Emitterbereich in ohmschem Kontakt steht. Fig.6A zeigt das elektrische Schaltbild der Einrichtung nach F i g. 6 in Form des Transistors 64. Der in Fig.5A aus demselben Grund wie die Widerstände in F i g. 1A und 3A gezeigte Widerstand 63 ist in Fig.6A nach dem Zerstören der Isolierung nicht mehr vorhanden.

Gemäß Fig. 7 besitzt die Transistoreinrichtung 70 einen η+ -Emitterbereich 72, einen p-Basisbereich 74 und einen n-Kollektorbereich 76. Es sind elektrische Kontakte 78,80 und 82 für den Kollektor-, Emitter- bzw. Basisbereich vorhanden. In dieser Ausführungsform Vf'iTä unter Ycr"iVcriujng ccr !wntaKtc 75, 5ü unu « zunächst die Transistoreinrichtung 70 daraufhin geprüft, ob sie als Transistor arbeiten kann. Wenn festgestellt worden ist, daß die Transistoreinrichtung 70 als eine geeignete aktive Einrichtung arbeiten kann, kann man sie in Schaltungen in derselben Weise verwenden wie die Einrichtung nach Fig. 5, indem der elektrische Kontakt mit dem Leiter 80 unterbrochen wird. Danach hat die in Fi g. 7 gezeigte Transistoreinrichtung 70 vor dem Zerstören der Isolierung die aus der Fig.5A hervorgehende elektrische Beschaffenheit.

F i g. 8 zeigt die Einrichtung nach F i g. 7 nach dem Zerstören der Isolierung. Die Einrichtung bildet jetzt einen Transistor mit Kontakten 78, 84 und 82 für den Kollektor-, Emitter- bzw. Basisbereich. Gegebenenfalls kann man noch einen Kontakt 80 als zweiten Kontakt für den Emitter 72 der Transistoreinrichtung 70 vorsehen. Infolgedessen gestattet die Einrichtung nach F i g. 7 die Prüfung der Transistoreinrichtung vor deren Verwendung gemäß F i g. 5.

Fig. 9 zeigt eine Transistor-Halbleitereinrichtung vor dem Zerstören der Isolienjng. Die Transistoreinrichtung 96 besitzt einen π+ -Bereich 90, einen p-Bereich 92 und einen n-Bereich 94. Auf einer Fläche des Halbleitersubstrats befindet sich eine dünne Isolierschicht 98. Au^r der Isolierschicht 98 befinden sich die Leiter 100, 102 und 104, die über dem n-Bereich 94, dem π + -Bereich 90 bzw. dem p-Bereich 92 angeordnet und von dem betreffenden Bereich getrennt sind.

Fig. 1OA, 1OB und IOC zeigen verschiedene Halbleitereinrichtungen, wie sie nach dem Zerstören der Isolierung zwischen zwei ausgewählten oder dreien der Leiter der in Fig.9 gezeigten Einrichtung erhalten werden. In Fig. 1OA, 1OB und IOC sind mit gleichen Bezugsziffern dieselben Elemente der in Fig. 9 gezeigten Einrichtung derselben Art bezeichnet Fig. 1OA ?eigt eine n+,p-Diode, die erhalten wird, wenn die Isolierung zerstört wird, indem man an die Leiter 102 und 104 eine geeignete Spannung legt, so daß elektrische Kontakte zwischen dem Leiter 102 und dem η+ -Bereich 90 und zwischen dem Leiter 104 und dem p-Bereich 92 hergestellt werden.

In Fig. 1OB ist eine pn-Diode gezeigt die gebildet wird, indem man an die Leiter 100 und 104 der Einrichtung nach Fig.9 eine Durchbruchsspannung anlegt Dadurch wird die Isolierung zerstört und werden ilektrische Kontakte zwischen dem Leiter 100 und dem n-Bereich 94 und zwischen dem Leiter 104 und dem p-Bereich 92 hergestellt

In der Ausführungsform nach Fig. IOC ist der

Zustand nach clem Anlegen einer Durchbruchsspannung an jeden der Leiter 100, 102 und 104 der Einrichtung nach F i g. 9 dargestellt. Infolgedessen sind elektrische Kontakte mit dnem n-Bereich 94, einem η + -Bereich 90 und einem p-Bereich 92 vorhanden. Man erhält also in diesem Fall durch die erfindungsgemäße Zerstörung der Isolierung einen npn-Transistor.

F i g. 11 zeigt eine Halbleitereinrichtung 110 mit sechs Leitern 112, 114, 116, 118, 120 und 122, die auf der dünnen Isolierschicht 124 vorhanden sind. Unter den Leitern 116 und 118 befindet sich der η+ -Bereich 126. Zwischen dem η+ -Bereich 126 und dem n-Bereich 129 befindet sich ein p-Bereich 128. Die Leiter 114 und 120 sind durch die dünne Isolierschicht 124 von dem p-Bereich 128 getrennt. Die Leiter 112 und 122 sind durch die dünne Isolierschicht 124 von dem n-Bereich 129 getrennt. Fig. 11 zeigt die Halbleitereinrichtung 110 vor der Zerstörung der Isolierung unter ;wei oder mehreren der Leiter, die auf der dünnen Isolierschicht 124 angeordnet sind.

Fig. 12A, 12B, 12C und I2D zeigen verschiedene Halbleitereinrichtungen, die unter Verwendung des n + -, p- und η-Bereichs allein oder in Kombination gebildet werden. Fig. 12A zeigt ähnlich wie die Fig. 2 eine widerstandsarme Verbindungseinrichtung, die durch die Zerstörung der unter <Jen Leitern 116 und 118 vorhandenen Teile der Isolierung gebildet worden ist. Die Verbindungseinrichtung in Fig. 12A eignet sich besonders zur Herstellung ei.ier widerstandsarmen Verbindung zwischen Halbleitereinrichtungen, wobei über der isolierten Fläche der Einrichtung Leiter angeordnet werden können, die sich rechtwinklig zu den Leitern 116 und 118 und zwischen ihnen erstrecken.

In Fig. I2B ist ein Widerstand gezeigt, der einen p-Basisbereich 128 besitzt. An die Leiter 114 und 120 wird in der vorstehend anhand der anderen Figuren beschriebenen Weise ein Spannungsimpuls angelegt, durch den der unter den Leitern 114 und 120 vorhandene Teil der Isolierung zerstört wird. Man erhält auf diese Weise einen ohmschen Kontakt zwischen den Leitern 114 und 120 und dem p-Bereich 128.

Fig. 12C zeigt einen Kollektorwiderstand, der durch die Zerstörung der unter den Leitern 112 und 122 vorhandenen Teile der Isolierung gebildet worden ist. Im allgemeinen ist der Widerstand des Kollektorbereiches 129 höher als der Widerstand des Basisbereichs 128, so daß der Widerstand nach Fig. 12C einen höheren Widerstandswert besitzt als der Widerstand nach Fig. 12B.

Fig. 12D zeigt eine Kombination von Einrichtungen der in Fig. 12A, 12B und 12C gezeigten Art. Mit Hilfe dieser Kombination kann man verschiedene Widerstands- oder Leitfähigkeitswerte in elektrischen Verbindungen mit anderen Halbleitereinrichtungen derselben integrierten Anordnung erzielen.

Die Fig. 12E, 12E₁,12Fund 12Fi zeigen verschiedene Arten von Dioden, die durch das Zerstören der Isolierung unter gewählten Leitern gebildet worden sind. In Fig. 12E ist eine n + -p-Diode gezeigt, die dadurch gebildet worden ist, daß durch das Zerstören der Isolierung ohmsche Kontakte zwischen dem Leiter 118 und dem η+ -Bereich 126 und zwischen dem Leiter 120 und dem p-Basisbereich 128 hergestellt worden sind. Man kann aus der Einrichtung nach Fig.!! mit Hilfe der Leiter 116 und 114 auch eine n+,p-Einrichtung herstellen. In Fig. 12Ei ist eine Einrichtung hergestellt, die erhalten worden ist, indem durch das erfindungsge-

mäße Zerstören der Isolierung in der Einrichtung nach F i g. 11 Kontakte 116 und 118 mit dem η + -Bereich 126 hergestellt worden sind. Man kann daher an der n + ,p-Diode nach Fig. 12Ei zusätzliche Anschlüsse mit anderen Halbleitereinrichtungen derselber. n,Onol'thi· sehen oder integrierten Anordnung herstellen.

Fig. 12F zeigt eine pn-Diode, in der durch das erfindungsgemäße Zerstören der Isolierung mit Hilfe der Leiter 120 und 122 ohmsche Kontakte mit dem p-Bereich 128 und dem n-Bereich 129 hergestellt worden sind. Man kann dieselbe pn-Diode aus der Einrichtung nach Fig. 11 auch mit Hilfe der Leiter 114 und 112 herstellen.

Fi g. 12Fi zeigt eine pn-Dioden-Einrichtung mit zwei Kontakten für den p-Bereich 128 und den n-Bereich 129. Diese Einrichtung ähnelt der Diode in F i g. 12Ei, bis auf die Anordnung von Kontakten für den p- und den n-Bereich anstatt für den n + - und den p-Bereich in Fig. 12E|. Die Leiter 114 stehen im ohmschen Kontakt mit dem p-Bereich 128 und die Leiter 112 und 122 stehen im ohmschen Kontakt mit dem n-Bereich 129

Fig. 12G, 12H, 121 und 12J zeigen verschiedene Transistoreinrichtungen, die aus der Einrichtung nac.i Fig. 11 dadurch hergestellt worden sind, daß die Isolierung unter mindestens drei ausgewählten Leitern erfindungsgemäß zerstört worden ist. Fig. I2G zeigt einen üblichen n + pn-Transistor, in dem eine ohmsche Verbindung mi. dem η+ -Emitterbereich 126. dem p-Basisbereich 128 und dem n-Kollektorbereich 129 durch Leiter 118, 120 bzw. 122 hergestellt worden ist. Man kann dieselbe n + pn-Transistoreinrichtung auch mit verschiedenen anderen Kombinationen von Leitern herstellen, z. B. 116,114,112; 116, 120,122; usw.

Gemäß Fig. 12H sind für den n + -Bereich 126 mehrere Emitterkontakte 116 und 118 und ist für den Basisbereich 128 und den Kollektorbereich 129 nur je ein Kontakt 120 bzw. 122 vorgesehen. In manchen Halbleitereinrichtungen kann man mit Hilfe von mehreren Kontakten stärkere Ströme an den Emitter der Transistoreinrichtung anlegen.

Fig. 121 zeigt einen n + pn-Transistor mit mehreren Emitter- und Basiskontakten, die durch die Zerstörung der unter den Leitern 114, 116, 118, 120 . id 122 befindlichen Teil' ' - Isolierung hergestellt worden sind. Eine derartige ransistoreinrichtung ermöglicht eine größere Auswahl von Anschlüssen.

Gemäß Fig. 12J sind in einer η+ pn-Halbleitereinrichtung für den Emitter-, den Basis- und den Kollektorbereich jeweils mehrere Emitter-, Basis- bzw. Kollektoranschlüsse vorgesehen.

Fig. 13 zeigt eine Doppeldioden-Halbleitereinrichtung 130 mit einem η+ -Bereich 132, einem p-Bereich 134 und einem n-Bereich 136. Es sind ohmsche Kontakte 138,140 und 142 für den n-Bereich 136, den η + -Bereich 132 bzw. den p-Bereich 134 vorgesehen. Eine Spannungsquelle 144 ist elektrisch mit dem auf der dünnen Isolierschicht 148 vorhandenen Leiter 146 verbunden und dient zur Abgabe der Durchbruchsspannung, die zum Zerstören des unter dem Leiter 146 vorhandenen Teils der Isolierung erforderlich ist. Das elektrische Schaltschema der Doppeldioden-Einrichtung 130 ist in Fig. 13A dargestellt. Durch den elektrischen Anschluß der Halbleiterbereiche 132, 134 und 136 gemäß Fig. 13A erhält man eine Doppeldioden-Halbleitereinrichtung, die unabhängig von der Stromrichtung einen Stromfluß durch beide Dioden verhindert.

Fig. 14 zeigt die Einrichtung nach Fig. 13 nach dem Zerstören der Isolierung. Durch Anlegen eines Snan-

nungsimpulses von 4er SpaunungsqueJle 144 an den Leiter 146 ist der unter diesem befindliche Teil der Isolierung zerstört und ein elektrischer Kontakt nut dem unter dem Leiter 146 befindlichen n+p-Übergang hergestellt worden. Infolgedessen ist eine der beiden Einzeldioden der Doppeldiode kurzgeschlossen, so daß durch die verbleibende Einzeldiode ein Strom fließen kann. Die Umwandlung der Einrichtung nach Fig. 13 aus einer nichtleitenden Doppeldioden-Einrichtung in eine leitende Einfachdioden-Einrichtung nach F i g. 14 kann mit Vorteil beispielsweise in einer nur zum Ablesen nach einmaliger Eingabe dienenden Speicheranordnung der in Fig. 15 und 16 gezeigten Art verwendet werden.

Fig. 15 zeigt eine nur zum Ablesen nach einmaliger Eingabe bestimmte Speicheranordnung mit mehreren untereinander verbundenen, Speicherzellen bildenden Halbleitereinrichtungen der in Fig.3 gezeigten Art, (Lh_n vor dem Zerstören der Isolierung. In der Halbleiteranordnung nach F i g. 15 sind Worttreiber 150 gezeigt, die mit jenen Leitern je einer, der in F i g. 3 gezeigten Halbleitereinrichtungen verbunden sind, die vor dem Zerstören der dünnen Isolierschicht durch diese von dem p-Bereich getrennt sind. Der von dem zwischen den Leitern und dem p-Bereich befindlichen Teil der dünnen Isolierschicht gebildete Widerstand ist in F i g. 15 durch das Bezugszeichen 152 dargestellt Mit den Spalten der Speicherzellen der Speicheranordnung sind Eingabetreiber 154 elektrisch verbunden. Dabei ist jeder Eingabetreiber 154 mit dem η-Bereich der Halbleitereinrichtung nach F i g. 3 elektrisch verbunden. Der gewählte Worttreiber 150 und Eingabetreiber 154 erzeugen Spannungsimpulse mit einem Wert von

mindestens —=— , so daß die dünne isolierschicht

zerstört wird. Mit den Spalten der Speicherzellen der Speicheranordnung ist je ein Leseverstärker 155 /!verbunden.

ι Zur Durchführung einer Speichereingabe in die nur zum Ablesen nach einmaliger Eingabe dienende bestimmte Speicheranordnung nach Fig. 15 wird ein

positiver Spannungsimpuls von mindestens + -=- (dabei ist Vb die Durchbruchsspannung der Isolierung) an die mit dem ersten Worttreiber verbundene Reihe der Speicherzellen der Speicheranordnung angelegt Die

Spannung -γ beträgt die Hälfte der Durchbruchsspannung, die zum Zerstören jenes Teils der Isolierung erforderlich ist, der sich unter dem Leiter befindet, der in jeder Halbleitereinrichtung der ersten Reihe der Speicheranordnung getastet wird. Wenn man gleichzeitig an den gewählten, in der Ausführungsform nach Fig. 15 an den zweiten Eingabetreiber 154 einen

Vh

negativen Spannungsimpuls von mindestens -y- anlegt, erzielt man in der Speicherzelle, die zu der Reihe 1 und der Spalte 2 gehört, einen Spannungsdurchbruch, so daß diese Speicherzelle aus einer widerstandsartigen Einrichtung in eine leitende Diode 156 umgewandelt wird. Auf diese Weise erfolgt eine Eingabe in die Speicherzelle, die zu der Reihe 1 und der Spalte 2 gehört, wobei der im wesentlichen nichtleitende Widerstand 152 in die leitende Diode 156 umgewandelt wird. Diese Eingabe ist nicht umkehrbar, d. h., die Zu der Reihe 1 und der Spalte 2 gehörende Speicherzelle kann nicht in die ursprüngliche Widerstandseinrichtung 152 zurück umgewandelt werden. Es hat somit jede Halblcitcreinrichtung der Speicheranordnung einen ersten elektrischen Zustand und einen zweiten elektrischen Zustand, der nach einer Eingabe erzielt wird Die in Fig. 15 gezeigte Speicheranordnung wurde als eine nur zum Ablesen nach einmaliger Eingabe bestimmte Speicheranordnung bezeichnet Für den Fachmann versteht es sich jedoch, daß man an verschiedenen Speicherzellen der Speicheranordnung insgesamt mehr als eine Eingabe vornehmen kann, weil jede Einrichtung für eine einzige Eingabe

ίο geeignet ist

Zum Ablesen der Information, (Be in der Speicheranordnung nach Fig. 15 gespeichert ist, dienen die Leseverstärker 155, die mit jt; einer Spalte der Speicheranordnung elektrisch verbunden sind. Beim Ablesen sprechen die Leseverstärk er auf den Strom an, der in den Spalten der Speicheranordnung fließt, wenn über den Worttreiber Strom jener Reihe der Speicheranordnung zugeführt wird, vom der Information abgelesen werden soll.

Zum Ablesen der in der ersten Reihe enthaltenen information wird über den ersten Worttreiber der ersten Reihe ein Strom zugeführt Infolgedessen spricht nur der mit dem unteren Ende der zweiten Spalte verbundene, zweite Leseverstärker auf den in der zweiten Spalte fließenden Strom an, wodurch dieser Leseverstärker anzeigt, daß die von der Diode 156 gebildete Speicherzelle infolge der vorhergehenden Eingabe ein Informationselement enthält. Die am unteren Ende der anderen Spalten angeordneten Leseverstärker 155 können infolge des hohen Widerstandswertes des Widerstandes 152 keinen Stromfluß anzeigen. Diese Informationsanzeigeanordnung gestattet ein Ablesen von Informationen aus jeder Speicherzelle, die aus ihrem ursprünglichen nichtleitenden

η Zustand in einen leitenden Zustand gebracht worden ist.

F i g. 16 zeigt eine andere Ausführungsform einer nur zum Ablesen nach einmaliger Eingabe bestimmten Speicheranordnung, wobei jede Speicherzelle der Speicheranordnung aus der in Fig.5 gezeigten Halbleitereinrichtung besteht, in welcher vor der Eingabe die Isolierung noch nicht zerstört worden ist. In Fig. 16 sind mit den Reihen der Speicherzellen der Speicheranordnung je ein Leseverstärker und je ein

t> Eingabetreiber 160 verbunden. Mit dem p-Bastsbereich (siehe F i g. 5) jeder Speicherzelle der Speicheranordnung ist ein Worttreiber 162 verbunden.

Die Eingabe von Informationen in die Speicheranordnung nach Fig. 16 erfolgt im wesentlichen in derselben

so Weise wie die Eingabe in die Speicheranordnung nach F i g. 15. Zur Eingabe wird von dem Eingabetreiber 160 ein negativer Spannungsimpuls von mindestens

-j- beispielsweise an die erste Reihe der Speicherzellen in F i g. 16 abgegeben. Gleichzeitig wird ein positiver

Spannungsimpuls von mindestens + -γ- von dem mit der ersten Kolonne verbundenen Worttreiber 162 abgegeben. Die Transistoreinrichtung 164 wird daher aus ihrem ersten elektrischen Zustand, in dem sie im wesentlichen einen Widerstand bildet, in ihren /weiten elektrischen Zustand umgewandelt, in dem sie einen Transistor bildet (Fig.6 und 6A). Die anderen Zellen der Speicheranordnung bleiben im wesentlichen Wider-

h-, stände 166. Die Worttreiber 162 sind mit der Basis der Transistoren und die Eingabetreiber 160 sind mit jenem Widerstandsteil der Zellen verbunden, der nach der Zerstörung der Isolierung den Emitter bildet. Das

gleichzeitige Anlegen der negativen Spannung -5- von

dem Eingabetreiber 160 an die gewählte Reihe der Speicheranordnung und des positiven Spannungsimpulses + -j— von dem Worttreiber, der mit der gewählten Kolonne der Speicheranordnung verbunden ist, führt zum Zerstören der Isolierung.

Zum Ablesen der Speicheranordnung nach Fig. 16 wird von dem Worttreiber 162 der gewählten Spalte der Speicheranordnung ein Strom zugeführt Infolgedessen liegt an dem Basisbereich des Transistors 164 eine Vorspannung; so daß dieser Transistor 164 einen Strom leitet Der erste Leseverstärker 160 spricht auf den Strom an, der in der ihm zugeordneten, ersten Reihe der Speicherzellen fließt, und zeigt dadurch an, daß die Transistoreinrichtung 160 ein Informationselement

Vb enthält Da die Speicheranordnung nach Fig, 16

Transistoren enthält, eignet sie sich besonders als Speicheranordnung, die nur zum Ablesen nach einmaliger Eingabe bestimmt ist

Man kann zum Ablesen der Speicheranordnungen nach den Fig. 15 und 16 auch einen Spannungsimpuls verwenden. Infolgedessen dienen die Leseverstärker zur Anzeige einer Spannungsänderung, die auftritt, wenn Information in einer bestimmten Speicherzelle enthalten ist

Der Fachmann erkennt daß einige der Ausführungsformen der erfindungsgemäßen Einrichtungen aus npn-Transistoren oder pn-Dioden bestehen. Man kann die Erfindung jedoch auch auf Einrichtungen vom entgegengesetzten Typ, d. h. auf pnp-Transistoren und np-Dioden usw. anwenden.

Hierzu 5 Blatt Zeichnungen

Claims

Patentansprüche;

1. Programmierbarer Festwertspeicher mit einer Vielzahl von Elementen in integrierter Form, von denen jedes einer Reihe und einer Spalte einer Matrix zugeordnet ist und die jeweils von Bereichen unterschiedlichen Leitungstyps durch Dotieren eines Halbleiterkörpers von einer Oberflächenseite her gebildet sind, wobei die Matrix durch eine erste Gruppe von Leitern entsprechend den Reihen sowie durch eine zweite Gruppe von Leitern entsprechend den Spalten gebildet ist und das Einschreiben einer Information in ein ausgewähltes Element durch Verringerung der Impedanz eines vor dem Einschreiben hochohmigen Obergangs in dem betreffenden Element mit Hilfe einer Spannung erfolgt, welche an die diesem Element zugeordneten Leiter der ersten und zweiten Gruppe angelegt wird, dadurch gekennzeichnet, daß der hochohmigs Übergang von einer dünnen Schicht (!8,36,62, 98,124,148) aus isolierendem Material gebildet ist, welche die Oberflächenseite des Halbleiterkörpers elektrisch von wenigstens einer Gruppe der Leiter (20,38,60,100,102,104,112,114,116,118,120,122, 138,146) trennt

2. Programmierbarer Festwertspeicher nach Anspruch 1, dadurch gekennzeichnet, daß jedes Element von einem Bereich (12) gebildet ist, der einen gegenüber dem Halbleiterkörper (14) unterschiedlichen Leitungstyp aufweist, und daß jeder Bereich (12) zusammen mit einem von der dünnen Schicht (IS) aus isolierendem Material gebildeten hochohmigen Übergang i:n Serie zwischen jeweils einem Leiter (20) der ersten Jruppe und einem Leiter (16) der zweiten Gruppe liegt (F i g. I).

3. Programmierbarer Festwertspeicher nach Anspruch 1, dadurch gekennzeichnet, daß jedes Element wenigstens einen pn-übergang aufweist, der von zwei Bereichen (30, 32) unterschiedlichen Leitungstyps gebildet ist, und daß der pn-übergang sowie der von der dünnen Schicht (36) aus isolierendem Material gebildete hochohmige Übergang in Serie zwischen jeweils einem Leiter (38) der ersten Gruppe und einem Leiter (34) der zweiten Gruppe liegen (F i g. 3).

4. Programmierbarer Festwertspeicher nach Anspruch 1, dadurch gekennzeichnet, daß jedes Element drei Bereiche (50,52,54; 72,74, 76; 90,92, 94; 132,134,136; 126,128,129) aufweist, welche zwei pn-Übergänge bilden (F ig. 5,7,9, U, 13).

5. Programmierbarer Festwertspeicher nach Anspruch 4, dadurch gekennzeichnet, daß wenigstens einer dieser Bereiche (50, 52; 74, 76; 134, 136) elektrisch mit einem Leiter (56,58; 78,82; 138,140) der zweiten Gruppe in Verbindung steht, und daß ein Leiter (60, 84, 146) der ersten Gruppe zumindest teilweise über einem anderen, mit dem Leiter der zweiten Gruppe nicht verbundenen Bereich (54, 72, 132) angeordnet und durch die dünne Schicht (62, 184) aus elektrisch isolierendem Material von dem Halbleiterkörper getrennt ist (F i g. 5,7,13).

6. Programmierbarer Festwertspeicher nach Anspruch 4, dadurch gekennzeichnet, daß wenigstens einer dieser Bereiche (50, 52; 74, 76: 134, 136) elektrisch mit einem Leiter (56, 58; 78, 82; 138, 140) der ersten Gruppe in Verbindung steht, und daß ein Leiter (60, 84, 146) der zweiten Gruppe zumindest

teilweise über einem anderen, mit dem Leiter der ersten Gruppe,nicht verbundenen Bereich (54, 72, 132) angeordnet und durch die dünne Schicht (62, 184) aus elektrisch isolierendem Material von dem Halbleiterkörper getrennt ist (F i g, 5,7,13),

7. Programmierbarer Festwertspeicher nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß der durch die dünne Schicht (148) aus isolierendem Material vom Halbleiterkörper getrennte Leiter (146) so angeordnet ist, daß er zwei benachbarte Bereiche (132,134) mit unterschiedlichem Leitungstyp überlappt (F i g. 13).

8. Programmierbarer Festwertspeicher nach Anspruch 4, dadurch gekennzeichnet, daß über jedem Bereich (90,92,94; 126,128,129) unterschiedlichen Leitungstyps jeweils ein Leiter (100, 102, 104; 112, 114, 116, 118, 120, 122) der ersten oder zweiten Gruppe angeordnet und von diesem Bereich durch die dünne Schicht (98, 124) aus isolierendem Material getrennt ist (F i g. 9,11).

9. Programmierbarer Festwertspeicher nach einem der Ansprüche 1—8, gekennzeichnet durch elektrische Spannungsquellen (150,160), die jeweils mit einem Leiter der ersten Gruppe elektrisch verbunden sind und eine Spannung abgeben, die niedriger ist als die zum Einschreiben einer Information nc wendige Spannung, sowie durch zweite Spannungsquellen (154,162), die jeweils mit einem Leiter der zweiten Gruppe verbunden sind und eine Spannung abgeben, welche ebenfalls niedriger ist als die zum Einschreiben einer Information notwendige Spannung, wobei jede erste Spannungsquelle mit einer zweiten Spannungsquelle jeweils eine Summenspannung liefert, die gleich der zum Einschreiben einer Information benötigten Spannung ist (F i g. 15,16).

10. Programmierbarer Festwertspeicher nach einem der Ansprüche 1 —9, dadurch gekennzeichnet, daß die dünne Schicht (18, 36,/"2. 98, 124,148) eine Dicke aufweist, die zwischen 50 und 1000 Angström liegt.

11. Programmierbarer Festwertspeicher nach Anspruch 10, dadurch gekennzeichnet, daß die dünne Schicht (18, 36, 62, 98, 124, 148) aus isolierendem Material eine Dicke besitzt, die zwischen 100 und 600 Angström liegt.

12. Programmierbarer Festwertspeicher nach einem der Ansprüche 1 — 11, dadurch gekennzeichnet, daß die zum Einschreiben einer Information notwendige Spannung kleiner als 100 V ist.

13. Programmierbarer Festwertspeicher nach Anspruch 12, dadurch gekennzeichnet, daß die zum Einschreiben einer Information notwendige Spannung einen Wert zwischen 5 und 50 V aufweist

14. Programmierbarer Festwertspeicher nach Anspruch 13, dadurch gekennzeichnet, daß die zum Einschreiben einer Information notwendige Spannung einen Wert zwischen 5 und 30 V besitzt