JPH04328400A - メモリ装置 - Google Patents
メモリ装置Info
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- JPH04328400A JPH04328400A JP3125249A JP12524991A JPH04328400A JP H04328400 A JPH04328400 A JP H04328400A JP 3125249 A JP3125249 A JP 3125249A JP 12524991 A JP12524991 A JP 12524991A JP H04328400 A JPH04328400 A JP H04328400A
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- Japan
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- bit
- memory cell
- lines
- bit line
- memory
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- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 59
- 238000012360 testing method Methods 0.000 claims abstract description 33
- 230000008094 contradictory effect Effects 0.000 claims description 4
- 239000011159 matrix material Substances 0.000 claims description 2
- 238000001514 detection method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 239000004065 semiconductor Substances 0.000 description 9
- 230000007547 defect Effects 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、読み出し専用半導体
メモリ等のメモリ装置に関し、特にメモリ装置のテスト
に関するものである。
メモリ等のメモリ装置に関し、特にメモリ装置のテスト
に関するものである。
【０００２】
【従来の技術】図５は従来のメモリ装置としての読み出
し専用半導体メモリの構成を示す図であり、図において
、１はアドレスをデコードして該当するワード線をアク
ティブとするＸデコーダ、２はアドレスをデコードして
該当するビット線とセンスアンプの接続を行うＹデコー
ダ、３はマトリックス配置されたメモリセル、４はメモ
リセルよりビット線へ出力される電位を増幅した後デー
タ出力とするセンスアンプ、５はメモリセル３の横列を
接続するワード線、６はメモリセル３の縦列を接続する
ビット線、７はｍビットアドレス入力、８はデータ出力
を表す。上記ワード線５の一端はＸデコーダ１に、ビッ
ト線６の一端はＹデコーダ２に接続されている。図にお
いて、ワード線５とビット線６の交点ａの位置にメモリ
セル３が配置される。
し専用半導体メモリの構成を示す図であり、図において
、１はアドレスをデコードして該当するワード線をアク
ティブとするＸデコーダ、２はアドレスをデコードして
該当するビット線とセンスアンプの接続を行うＹデコー
ダ、３はマトリックス配置されたメモリセル、４はメモ
リセルよりビット線へ出力される電位を増幅した後デー
タ出力とするセンスアンプ、５はメモリセル３の横列を
接続するワード線、６はメモリセル３の縦列を接続する
ビット線、７はｍビットアドレス入力、８はデータ出力
を表す。上記ワード線５の一端はＸデコーダ１に、ビッ
ト線６の一端はＹデコーダ２に接続されている。図にお
いて、ワード線５とビット線６の交点ａの位置にメモリ
セル３が配置される。
【０００３】図２はメモリセル３の内部構成を示す図で
あり、図において、５はワード線、６はビット線、１１
はメモリセル３を構成するトランジスタを表す。
あり、図において、５はワード線、６はビット線、１１
はメモリセル３を構成するトランジスタを表す。
【０００４】次に動作について説明する。読み出し専用
半導体メモリに保持されるデータを読み出す場合、ｍビ
ットアドレス入力７よりアドレスを入力し、Ｘデコーダ
１はアドレス入力のうち０〜ｎビット目までのアドレス
をデコードし、該当するワード線をアクティブにする。 ワード線５をアクティブにされたメモリセル３は、その
メモリセルに保持されるビット情報に応じた電位をビッ
ト線６に出力する。Ｙデコーダ２はアドレス入力のうち
ｎ＋１〜ｍビット目までのアドレスをデコードし、該当
するビット線を選択してセンスアンプに接続する。Ｙデ
コーダ２によって選択されたビット線の電位はセンスア
ンプによって増幅されデータ出力８となる。
半導体メモリに保持されるデータを読み出す場合、ｍビ
ットアドレス入力７よりアドレスを入力し、Ｘデコーダ
１はアドレス入力のうち０〜ｎビット目までのアドレス
をデコードし、該当するワード線をアクティブにする。 ワード線５をアクティブにされたメモリセル３は、その
メモリセルに保持されるビット情報に応じた電位をビッ
ト線６に出力する。Ｙデコーダ２はアドレス入力のうち
ｎ＋１〜ｍビット目までのアドレスをデコードし、該当
するビット線を選択してセンスアンプに接続する。Ｙデ
コーダ２によって選択されたビット線の電位はセンスア
ンプによって増幅されデータ出力８となる。
【０００５】メモリセル３には保持するビット情報に応
じてスレッショルド電圧の高低を変化させたトランジス
タ１１があり、トランジスタ１１のソースはグランドへ
、ドレインはビット線６へ、ゲートはワード線５へ接続
されている。トランジスタ１１のスレッショルド電圧が
高い場合は、ワード線５がアクティブとなってもトラン
ジスタ１１はオンせず、ビット線はフローティング（Ｏ
ＦＦ／高インピーダンス状態）となる。トランジスタ１
１のスレッショルド電圧が低い場合は、ワード線５がア
クティブとなるとトランジスタ１１はオンし、ビット線
６はグランド電位となる。
じてスレッショルド電圧の高低を変化させたトランジス
タ１１があり、トランジスタ１１のソースはグランドへ
、ドレインはビット線６へ、ゲートはワード線５へ接続
されている。トランジスタ１１のスレッショルド電圧が
高い場合は、ワード線５がアクティブとなってもトラン
ジスタ１１はオンせず、ビット線はフローティング（Ｏ
ＦＦ／高インピーダンス状態）となる。トランジスタ１
１のスレッショルド電圧が低い場合は、ワード線５がア
クティブとなるとトランジスタ１１はオンし、ビット線
６はグランド電位となる。
【０００６】
【発明が解決しようとする課題】従来のメモリ装置とし
ての読み出し専用半導体メモリは以上のように構成され
ているので、隣接するビット線間もしくはワード線間の
ショートなどの不良があると、このビット線もしくはワ
ード線に接続された隣接するメモリセルに保持されるビ
ット情報が同一の場合、ショートしていてもメモリセル
のビット変化がなく、テスト時において前記の不良を容
易に検出することができない問題があった。
ての読み出し専用半導体メモリは以上のように構成され
ているので、隣接するビット線間もしくはワード線間の
ショートなどの不良があると、このビット線もしくはワ
ード線に接続された隣接するメモリセルに保持されるビ
ット情報が同一の場合、ショートしていてもメモリセル
のビット変化がなく、テスト時において前記の不良を容
易に検出することができない問題があった。
【０００７】この発明は上記のような問題点を解消する
ためになされたもので、隣接するビット線間もしくはワ
ード線間のショートなどの不良を容易に検出することが
できるメモリ装置を得ることを目的とする。
ためになされたもので、隣接するビット線間もしくはワ
ード線間のショートなどの不良を容易に検出することが
できるメモリ装置を得ることを目的とする。
【０００８】
【課題を解決するための手段】この発明によるメモリ装
置は、ビット線の先端もしくはワード線の先端に、テス
ト用メモリセルを追加し、互いに隣接するテスト用メモ
リセル間で相反するレベルを保持するように設定したも
のである。
置は、ビット線の先端もしくはワード線の先端に、テス
ト用メモリセルを追加し、互いに隣接するテスト用メモ
リセル間で相反するレベルを保持するように設定したも
のである。
【０００９】
【作用】この発明におけるメモリ装置は、ビット線の先
端もしくはワード線端に、テスト用メモリセルを追加し
、隣接するテスト用メモリセル間で相反するレベルを保
持するように設定したものであるため、このテスト用メ
モリセルが保持するビット情報を読み出して、互いに隣
接するテスト用メモリセルの情報ビットが同一であれば
、ビット線間もしくはワード線間のショートだと判定で
き、不良を容易に検出することができる。
端もしくはワード線端に、テスト用メモリセルを追加し
、隣接するテスト用メモリセル間で相反するレベルを保
持するように設定したものであるため、このテスト用メ
モリセルが保持するビット情報を読み出して、互いに隣
接するテスト用メモリセルの情報ビットが同一であれば
、ビット線間もしくはワード線間のショートだと判定で
き、不良を容易に検出することができる。
【００１０】
【実施例】実施例１．以下、この発明の一実施例を図に
ついて説明する。図１は本発明によるメモリ装置として
の読み出し専用半導体メモリを示す構成図であり、図１
において、１はアドレスをデコードしてワード線をアク
ティブとするＸデコーダ、２はアドレスをデコードして
該当するビット線とセンスアンプの接続を行うＹデコー
ダ、３はマトリックス配列されたメモリセル、４はメモ
リセルよりビット線へ出力される電位を増幅した後デー
タ出力とするセンスアンプ、５はメモリセル３の横列を
接続するワード線、６はメモリセル３の縦列を接続する
ビット線、７はｍビットアドレス入力、８はデータ出力
、９はビット線６の先端，すなわちＹデコーダ２に接続
される一端側とは反対側に追加するテスト用メモリセル
、１０はテスト用メモリセル９に接続されるワード線５
ａをアクティブとするテストモード信号入力を表す。
ついて説明する。図１は本発明によるメモリ装置として
の読み出し専用半導体メモリを示す構成図であり、図１
において、１はアドレスをデコードしてワード線をアク
ティブとするＸデコーダ、２はアドレスをデコードして
該当するビット線とセンスアンプの接続を行うＹデコー
ダ、３はマトリックス配列されたメモリセル、４はメモ
リセルよりビット線へ出力される電位を増幅した後デー
タ出力とするセンスアンプ、５はメモリセル３の横列を
接続するワード線、６はメモリセル３の縦列を接続する
ビット線、７はｍビットアドレス入力、８はデータ出力
、９はビット線６の先端，すなわちＹデコーダ２に接続
される一端側とは反対側に追加するテスト用メモリセル
、１０はテスト用メモリセル９に接続されるワード線５
ａをアクティブとするテストモード信号入力を表す。
【００１１】図２はメモリセル３の内部構成を示す図で
あり、従来と同様である。図において、５はワード線、
６はビット線、１１はメモリセル３を構成するトランジ
スタを表す。
あり、従来と同様である。図において、５はワード線、
６はビット線、１１はメモリセル３を構成するトランジ
スタを表す。
【００１２】次に動作について説明する。メモリセル３
に保持されるビット情報の読み出し動作は従来と同様に
、ｍビットアドレス入力７よりアドレスを入力し、Ｘデ
コーダ１はアドレス入力のうち０〜ｎビット目までのア
ドレスをデコードし、該当するワード線をアクティブに
する。ワード線５をアクティブにされたメモリセル３は
、そのメモリセルに保持されるビット情報に応じた電位
をビット線６に出力する。Ｙデコーダ２はアドレス入力
のうちｎ＋１〜ｍビット目までのアドレスをデコードし
、該当するビット線を選択してセンスアンプに接続する
。Ｙデコーダ２によって選択されたビット線の電位はセ
ンスアンプによって増幅されデータ出力８となる。
に保持されるビット情報の読み出し動作は従来と同様に
、ｍビットアドレス入力７よりアドレスを入力し、Ｘデ
コーダ１はアドレス入力のうち０〜ｎビット目までのア
ドレスをデコードし、該当するワード線をアクティブに
する。ワード線５をアクティブにされたメモリセル３は
、そのメモリセルに保持されるビット情報に応じた電位
をビット線６に出力する。Ｙデコーダ２はアドレス入力
のうちｎ＋１〜ｍビット目までのアドレスをデコードし
、該当するビット線を選択してセンスアンプに接続する
。Ｙデコーダ２によって選択されたビット線の電位はセ
ンスアンプによって増幅されデータ出力８となる。
【００１３】メモリセル３の構成及び動作も従来と同様
であり、メモリセル３には保持するビット情報に応じて
スレッショルド電圧の高低を変化させたトランジスタ１
１があり、トランジスタ１１のソースはグランドへ、ド
レインはビット線６へ、ゲートはワード線５へ接続され
ている。トランジスタ１１のスレッショルド電圧が高い
場合は、ワード線５がアクティブとなってもトランジス
タ１１はオンせず、ビット線はフローティング（ＯＦＦ
／高インピーダンス状態）となる。トランジスタ１１の
スレッショルド電圧が低い場合は、ワード線５がアクテ
ィブとなるとトランジスタ１１はオンし、ビット線６は
グランド電位となる。
であり、メモリセル３には保持するビット情報に応じて
スレッショルド電圧の高低を変化させたトランジスタ１
１があり、トランジスタ１１のソースはグランドへ、ド
レインはビット線６へ、ゲートはワード線５へ接続され
ている。トランジスタ１１のスレッショルド電圧が高い
場合は、ワード線５がアクティブとなってもトランジス
タ１１はオンせず、ビット線はフローティング（ＯＦＦ
／高インピーダンス状態）となる。トランジスタ１１の
スレッショルド電圧が低い場合は、ワード線５がアクテ
ィブとなるとトランジスタ１１はオンし、ビット線６は
グランド電位となる。
【００１４】ビット線６の先端に追加するテスト用メモ
リセル９には、互いに隣接するテスト用メモリセル９，
９間で相反するビット情報を保持するように、テスト用
メモリセル９内のトランジスタのスレッショルド電圧を
その製造工程で設定する。例えば図１に示すように、“
１”“０”“１”・・・となるよう“１”と“０”を交
互に設定する。
リセル９には、互いに隣接するテスト用メモリセル９，
９間で相反するビット情報を保持するように、テスト用
メモリセル９内のトランジスタのスレッショルド電圧を
その製造工程で設定する。例えば図１に示すように、“
１”“０”“１”・・・となるよう“１”と“０”を交
互に設定する。
【００１５】読み出し専用半導体メモリのビット線間の
ショートを検査する場合、テストモード信号１０をアク
ティブにすることによって、テスト用メモリセルのワー
ド線５ａをアクティブにし、テスト用メモリセル９が保
持するビット情報をビット線６に出力する。この時、ビ
ット線６は隣接するビット線間で相反する電位となって
いるのでビット線間ショート等の不良がある場合は隣接
するビット線双方の電位が同一となる。従って、テスト
用メモリセルを読み出したとき、読み出されたデータが
隣接するビット線間で同一の場合は不良であると判断で
きる。
ショートを検査する場合、テストモード信号１０をアク
ティブにすることによって、テスト用メモリセルのワー
ド線５ａをアクティブにし、テスト用メモリセル９が保
持するビット情報をビット線６に出力する。この時、ビ
ット線６は隣接するビット線間で相反する電位となって
いるのでビット線間ショート等の不良がある場合は隣接
するビット線双方の電位が同一となる。従って、テスト
用メモリセルを読み出したとき、読み出されたデータが
隣接するビット線間で同一の場合は不良であると判断で
きる。
【００１６】実施例２．なお、上記実施例ではテスト用
メモリセル９内のトランジスタのスレッショルド電圧を
その製造工程で設定するようにしたが、スレッショルド
電圧の高いトランジスタの代わりに、スレッショルド電
圧の低いトランジスタ１１のドレインとビット線を図３
に示すように断線させたり、図４に示すようにソースと
グランドを断線させることによっても同様の効果がえら
れる。
メモリセル９内のトランジスタのスレッショルド電圧を
その製造工程で設定するようにしたが、スレッショルド
電圧の高いトランジスタの代わりに、スレッショルド電
圧の低いトランジスタ１１のドレインとビット線を図３
に示すように断線させたり、図４に示すようにソースと
グランドを断線させることによっても同様の効果がえら
れる。
【００１７】尚、上記実施例においては、テスト用メモ
リセル９をビット線６の先端に設けたが、ワード線５の
先端に設けてもよい。また上記実施例においては、メモ
リ装置として読み出し専用半導体メモリを例にしたが、
磁気バブルメモリ等においても本発明を適用できる。
リセル９をビット線６の先端に設けたが、ワード線５の
先端に設けてもよい。また上記実施例においては、メモ
リ装置として読み出し専用半導体メモリを例にしたが、
磁気バブルメモリ等においても本発明を適用できる。
【００１８】
【発明の効果】以上説明したように本発明のメモリ装置
によれば、ワード線又はビット線の先端に、テスト用メ
モリセルを設け、互いに隣接するテスト用メモリセルに
相反するビット情報を設定したことによって、隣接する
ビット線もしくはワード線間のショートなどの不良を容
易に検出することができる。
によれば、ワード線又はビット線の先端に、テスト用メ
モリセルを設け、互いに隣接するテスト用メモリセルに
相反するビット情報を設定したことによって、隣接する
ビット線もしくはワード線間のショートなどの不良を容
易に検出することができる。
【図１】この発明の一実施例によるメモリ装置としての
読み出し専用半導体メモリを示す構成図である。
読み出し専用半導体メモリを示す構成図である。
【図２】メモリセルの内部構成を示す図である。
【図３】この発明の他の実施例を示すテスト用メモリセ
ルの内部構成を示す図である。
ルの内部構成を示す図である。
【図４】この発明の他の実施例を示すテスト用メモリセ
ルの内部構成を示す図である。
ルの内部構成を示す図である。
【図５】従来のメモリ装置としての読み出し専用半導体
メモリの一例を示す構成図である。
メモリの一例を示す構成図である。
１ Ｘデコーダ
２ Ｙデコーダ
３ メモリセル
４ センスアンプ
５ ワード線
６ ビット線
７ ｍビットアドレス入力
８ データ出力
９ テスト用メモリセル
１０ テストモード信号入力
１１ トランジスタ
Claims (1)
- 【請求項１】 複数のメモリセルをマトリックス配置
して成るメモリセルと、このメモリセルの横列，縦列を
接続するワード線及びビット線と、これらワード線，ビ
ット線の一端に接続されたデコーダとより成るメモリ装
置において、上記ワード線又はビット線の先端に、テス
ト用メモリセルを設け、互いに隣接するテスト用メモリ
セルに相反するビット情報を設定したことを特徴とする
メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3125249A JPH04328400A (ja) | 1991-04-26 | 1991-04-26 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3125249A JPH04328400A (ja) | 1991-04-26 | 1991-04-26 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04328400A true JPH04328400A (ja) | 1992-11-17 |
Family
ID=14905457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3125249A Pending JPH04328400A (ja) | 1991-04-26 | 1991-04-26 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04328400A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6469946B2 (en) | 2000-11-06 | 2002-10-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory and its test method |
| JP2012038403A (ja) * | 2010-08-11 | 2012-02-23 | Pa Net Gijutsu Kenkyusho:Kk | 不揮発性半導体メモリのスクリーニング方法および書き込み装置 |
-
1991
- 1991-04-26 JP JP3125249A patent/JPH04328400A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6469946B2 (en) | 2000-11-06 | 2002-10-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory and its test method |
| JP2012038403A (ja) * | 2010-08-11 | 2012-02-23 | Pa Net Gijutsu Kenkyusho:Kk | 不揮発性半導体メモリのスクリーニング方法および書き込み装置 |
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